DE102009000141A1

DE102009000141A1 - Device and method for identifying memory units of a cache memory

Info

Publication number: DE102009000141A1
Application number: DE102009000141A
Authority: DE
Inventors: Heinz Tilsner; Rainer Gmehlich
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 2009-01-12
Filing date: 2009-01-12
Publication date: 2010-07-15
Also published as: CN102272740A; WO2010079000A1; EP2386086A1

Abstract

Die Erfindung betrifft eine Vorrichtung zur Kennzeichnung von Speichereinheiten eines Cache-Speichers, welcher als Zwischenspeicher zwischen einer Recheneinheit (1) und einem Hauptspeicher (4) arbeitet und welcher Kopien der Daten (D) des Hauptspeichers (4) enthält, die der Recheneinheit (1) zur Verfügung gestellt werden. Um Ausfälle von kompletten Cache-Speichern zuverlässig zu verhindern, ist eine Informationseinheit (U, 14) vorhanden, welche den Funktionszustand mindestens eines Speicherblocks (9a, 9b, 9c) des Cache-Speichers (3) kennzeichnet.The invention relates to a device for identifying memory units of a cache memory, which operates as a buffer between a computing unit (1) and a main memory (4) and which contains copies of the data (D) of the main memory (4) ) to provide. In order to reliably prevent failures of complete cache memories, there is an information unit (U, 14) which identifies the functional state of at least one memory block (9a, 9b, 9c) of the cache memory (3).

Description

Stand der TechnikState of the art

Vorrichtung zur Kennzeichnung von Speichereinheiten eines Cache-Speichers, welcher als Zwischenspeicher zwischen einer Recheneinheit und einem Hauptspeicher arbeitet und welcher Kopien der Daten des Hauptspeichers enthält, die der Recheneinheit zur Verfügung gestellt werden.contraption for characterizing memory units of a cache memory, which as a buffer between a computing unit and a main memory works and which contains copies of the main memory data, which are made available to the arithmetic unit.

Moderne Prozessoren bzw. Mikrokontroller besitzen heute verbreitet Cache-Speicher, der Zugriffe auf Daten bzw. Befehle im Hauptspeicher deutlich beschleunigt. Cache-Speicher sind meist als SRAM aufgebaute Zwischenspeicher, die Kopien der Daten eines Hauptspeichers enthalten und diese auf Grund sehr kurzer Zugriffszeiten dem Prozessor sehr schnell zur Verfügung stellen können. Der Cache-Speicher ist in Speicherblöcken organisiert, welche auch als Cache-lines bezeichnet werden.modern Processors or microcontrollers today have widespread cache memory, access to data or commands in main memory significantly accelerated. Cache memories are mostly buffers constructed as SRAM, the copies of the data of a main memory contain and these on Reason for very short access times to the processor very fast Can provide. The cache is organized in memory blocks, which are also called cache lines be designated.

Bei der Herstellung dieser hoch integrierten Schaltung sowie deren Betrieb kann es zu einer Vielzahl von permanenten Defekten innerhalb der Schaltung kommen, die aber oft nur ein lokal eng begrenztes Gebiet, z. B. einzelne Bits eines Registers oder einzelne Speicherzellen betreffen. Tritt ein solcher Defekt innerhalb eines Cache-Speichers auf, kann dadurch der gesamte Cache-Speicher unbrauchbar werden.at the production of this highly integrated circuit and its operation There may be a variety of permanent defects within the But often only a locally narrowly defined area, z. B. individual bits of a register or individual memory cells affect. If such a defect occurs within a cache memory This can render the entire cache unusable.

Aus der US 5, 708, 789 ist ein Verfahren bekannt, mittels welchem ein Cache-Speicher tolerant gegenüber einzelnen defekten Speicherzellen gemacht wird. Es beruht auf der Speicherung der Index-Bits fehlerhafter Speicherblöcke des Caches in speziellen Registern innerhalb des Cache-Controllers. Bei jedem Zugriff des Prozessors auf den Cache-Speicher werden diese gespeicherten Index-Bits mit der durch den Prozessor angeforderten Adresse verglichen. Bei Übereinstimmung wird ein Signal generiert, welches die Verwendung des betroffenen Speicherblocks (Cache-Line) verhindert.From the US 5, 708, 789 For example, a method is known by which a cache memory is made tolerant of individual defective memory cells. It is based on storing the index bits of bad memory blocks of the cache in special registers within the cache controller. Each time the processor accesses the cache memory, these stored index bits are compared with the processor requested address. If there is a match, a signal is generated which prevents the use of the affected memory block (cache line).

Dieses Verfahren funktioniert allerdings nur bei solchen Cache-Speichern, wo ein eindeutiger Zusammenhang zwischen angeforderter Speicheradresse und Speicherblock des Cache-Speichers besteht. Darüber hinaus sind zusätzlich Register für die Index-Bits sowie Vergleichseinheiten notwendig.This Method works only with such cache memories, where a clear relationship between requested memory address and memory block of the cache memory. About that In addition, there are additional registers for the index bits and comparison units necessary.

Offenbarung der ErfindungDisclosure of the invention

Der Erfindung liegt die Aufgabe zugrunde eine Vorrichtung und ein Verfahren zur Kennzeichnung von Speichereinheiten eines Cache-Speichers anzugeben, bei welchen Ausfälle von kompletten Cache-Speichern zuverlässig verhindert werden.Of the Invention is the object of an apparatus and a method to indicate memory units of a cache memory, in which failures of complete cache memories reliable be prevented.

Die erfindungsgemäße Vorrichtung zur Kennzeichnung von Speichereinheiten eines Cache-Speichers mit den Merkmalen des Anspruchs 1 weist den Vorteil auf, dass eine Verwendung von fehlerhaften Speicherblöcken verhindert wird. Durch die Informationseinheit, welche den Funktionszustand mindestens eines Speicherblocks des Cache-Speichers kennzeichnet, ist ein selektives Abschalten der defekten Speicherblöcke möglich, wobei die Funktionalität des verbleibenden Cache-Speichers erhalten bleibt.The Inventive device for labeling memory units of a cache having the features of Claim 1 has the advantage that a use of faulty Memory blocks is prevented. Through the information unit, which the functional state of at least one memory block of Cache memory is a selective shutdown of the defective Memory blocks possible, with the functionality of the remaining cache memory.

Vorteilhafterweise ist als Informationseinheit zur Kennzeichnung des Funktionszustandes des Speicherblockes ein Informationsbit vorhanden. Diese Kennzeichnung eignet sich nicht nur für Cache-Speicher mit einer direkten Abbildung der Speicherpositionen, sondern auch für vollassoziative und n-fach assoziative Cache-Speicher. Die erfindungsgemäße Vorrichtung lässt sich mit einem geringen Aufwand an zusätzlicher Hardware realisieren, insbesondere dann wenn eine große Anzahl von Speicherblöcken als defekt markiert werden müssen.advantageously, is as an information unit for identifying the functional state of the memory block an information bit available. This marking is not only suitable for cache memory with a direct Illustration of the memory positions, but also for fully associative and n-way associative cache memories. The inventive Device can be with a small amount of additional Realize hardware, especially if a large Number of memory blocks must be marked as defective.

In einer Weiterbildung ist jeweils ein Informationsbit zur Kennzeichnung des Funktionszustandes für jeden Speicherblock vorhanden. Durch die Verwendung dieses zusätzlichen Informationsbits für jeden Speicherblock (Cache-Line) wird dokumentiert, ob dieser Speicherblock defekt oder funktionsfähig ist.In A further development is in each case an information bit for identification the functional state for each memory block available. By using this additional informational bit for each memory block (cache line) is documented whether this memory block is defective or functional.

Als kleinste Informationseinheit enthält der Speicherblock, welcher durch das Informationsbit gekennzeichnet ist, neben der Dateninformation, ein die Gültigkeit der gespeicherten Daten anzeigendes Verwaltungsbit und eine Kennung, die auf die Adresse der Daten hinweist.When smallest unit of information contains the memory block, which is characterized by the information bit next to the Data information, a validity of the stored Data indicating the management bit and an identifier that refers to the address of the Data indicates.

Als Alternative ist jeweils ein Informationsbit für eine Mehrzahl von Speicherblöcken vorgesehen, wobei jeder Speicherblock, bestehend aus der Dateninformation, dem Verwaltungsbit und der Kennung mit demselben Index in jeweils einem anderen Cachespeicherblock angeordnet ist. Auf diese Weise können mittels eines Informationsbits mehrere der Speicherblöcke, so genannte Sets, gleichzeitig abgeschaltet werden, wodurch sich der Bedarf an Speicherplatz für die zusätzlichen Informationsbits reduziert und weniger Verwaltungsaufwand für die Organisation des Cache-Speichers notwendig ist.When Alternative is in each case an information bit for a plurality provided by memory blocks, each memory block, consisting of the data information, the management bit and the identifier with the same index in a different cache block is. In this way, by means of an information bit several of the memory blocks, called sets, at the same time be turned off, thereby reducing the need for space for reduces the extra information bits and less Administrative overhead for organizing the cache necessary is.

In einer weiteren Ausgestaltung der Erfindung ist die Informationseinheit ein Speicher, welcher dem Cache-Speicher vorgeschaltet ist und in welchem die Position des defekten Speicherblockes abgelegt ist. Register zur Speicherung von Index-Bits sowie daran angeschlossene Vergleichseinheiten können somit entfallen.In Another embodiment of the invention is the information unit a memory which precedes the cache memory and in which the position of the defective memory block is stored. Register for storing index bits and connected to them Comparative units can thus be omitted.

Vorteilhafterweise ist der Speicher mit der dem Speicher einen Index zuführenden Recheneinheit verbunden, wobei der Speicher diesen Index mit dem Index, der die Position des defekten Speicherblocks kennzeichnet, vergleicht und bei Übereinstimmung den Zugriff auf den Speicherblock unterbindet. Das Vergleichsergebnis wird dabei in den normalen Prozess des Zugriffs der Recheneinheit auf den Cache-Speicher ohne zusätzlichen Hardwareaufwand eingearbeitet und bewertet.advantageously, is the memory with the index supplying the memory Computing unit, the memory with this index Index indicating the position of the defective memory block, compares and, if they match, accesses the Memory block is disabled. The comparison result is in the normal process of access of the arithmetic unit to the cache memory incorporated and evaluated without additional hardware.

In einer Ausgestaltung sind mindestens die Recheneinheit und der Cache-Speicher auf einem Halbleitersubstrat angeordnet. Mit der erfindungsgemäßen Vorrichtung wird eine Abschaltung des kompletten Chips, der die Recheneinheit und den Cache-Speicher trägt, infolge von permanenten Defekten in lokal begrenzten Gebieten des Cache-Speichers verhindert.In One embodiment is at least the arithmetic unit and the cache memory arranged on a semiconductor substrate. With the invention Device will be a shutdown of the complete chip that the Computing unit and the cache carries, as a result of permanent defects in localized areas of the cache memory prevented.

In einer anderen Weiterbildung der Erfindung existiert ein Verfahren zur Kennzeichnung von Speichereinheiten eines Cache-Speichers, welcher als Zwischenspeicher zwischen einer Recheneinheit und einem Hauptspeicher arbeitet und der Kopien der Daten des Hauptspeichers enthält, die der Recheneinheit zur Verfügung gestellt werden. Um Ausfälle von kompletten Cache-Speichern zuverlässig zu verhindern, wird zur Erkennung des Funktionszustandes eines Speicherblockes ein Test durchgeführt, um einen defekten Speicherblock zu erkennen und durch Setzen einer Information in einer Informationseinheit den Zugriff auf den defekten Speicherblock zu unterbinden. Mittels eines solchen Softwaretests werden die defekten Speicherblöcke zuverlässig erkannt und gekennzeichnet, so dass sie im weiteren Betriebsablauf der Recheneinheit nicht mehr benutzt werden können.In Another embodiment of the invention, a method exists for characterizing memory units of a cache memory, which as a buffer between a computing unit and a main memory works and contains copies of the main memory data, which are made available to the arithmetic unit. Around Failures of complete cache storage reliable to prevent, is used to detect the functional state of a memory block a test performed to a defective memory block and by setting information in an information unit to prevent access to the defective memory block. through such a software test will be the defective memory blocks reliably recognized and marked so that they are in further operation of the arithmetic unit are no longer used can.

Alternativ zu den Sortwaretests besteht auch die Möglichkeit, Fehler während des Betriebs zu erkennen. Dazu können so genannte fehlererkennende bzw. fehlerkorrigierende Codes mit entsprechender Hardwareunterstützung genutzt werden.alternative there is also the possibility of errors in the sorting tests during operation. Can do this so-called error-detecting or error-correcting codes with appropriate hardware support can be used.

Die von der Recheneinheit geforderten Daten werden bei einem unterbundenen Zugriff auf den defekten Speicherblock aus dem Hauptspeicher geladen, wodurch sichergestellt wird, dass der Prozessablauf in der Recheneinheit korrekt weitergeführt wird.The required by the arithmetic unit data are prevented in a Access to the defective memory block loaded from main memory, thereby ensuring that the process flow in the arithmetic unit is continued correctly.

Da der Cache-Speicher über einen eigenen Cache-Controller verfügt, welcher die Zugriffe der Recheneinheit auf den Cache-Speicher und den Hauptspeicher koordiniert, erfolgt der Test am einfachsten über diesen Cache-Controller, der kontrollierte Zugriffe auf den Cache-Speicher ermöglicht. Somit lässt sich die Testsoftware besonders einfach gestalten.There the cache memory via its own cache controller has, which the accesses of the arithmetic unit to the Cache memory and the main memory coordinated, the test is done The easiest way to use this cache controller is controlled Access to the cache memory allows. Thus lets make the test software very easy.

Vorteilhafterweise erlaubt der Cache-Controller die Auswahl eines Speicherblockes eines Hauptspeicherblocks über die Erstellung eines Konfigurationsregisters innerhalb des Cache-Controllers, welches direkt von der Recheneinheit beschrieben wird. Dadurch ist ein einfacher und schneller Vergleich der getesteten Adressen möglich.advantageously, The cache controller allows the selection of a memory block of a main memory block via the creation of a configuration register within the cache controller, which is described directly by the arithmetic unit. This is a simpler way and faster comparison of the tested addresses possible.

In einer Weiterbildung wird zum kontinuierlichen Zugriff auf alle Speicherblöcke das Konfigurationsregister umprogrammiert. Somit kann der Reihe nach auf alle Datenblöcke eines Sets zugegriffen werden.In a training is for continuous access to all memory blocks reprogrammed the configuration register. Thus, in turn all blocks of a set are accessed.

Kurze Beschreibung der ZeichnungenBrief description of the drawings

Die Erfindung lässt zahlreiche Ausführungsformen zu. Eine davon soll anhand der in der Zeichnung dargestellten Figuren näher erläutert werden.The Invention allows for numerous embodiments. One of them should be based on the figures shown in the drawing be explained in more detail.

Es zeigt:It shows:

1: Prinzipdarstellung einer Recheneinheit mit Cache-Speicher 1 : Schematic representation of a computing unit with cache memory

2: erstes Ausführungsbeispiel für den Aufbau eines Cache-Speichers 2 : First embodiment for the construction of a cache memory

3: zweites Ausführungsbeispiel für den Aufbau eines Cache-Speichers 3 : Second embodiment for the construction of a cache memory

4: schematisches Ablaufdiagramm eines Ausführungsbeispieles des erfindungsgemäßen Verfahrens 4 : schematic flow diagram of an embodiment of the method according to the invention

5: drittes Ausführungsbeispiel mit Vorschaltung eines Speichers vor den Cache-Speicher 5 : Third embodiment with a memory upstream of the cache memory

Ausführungsformen der ErfindungEmbodiments of the invention

Gleiche Merkmale sind mit gleichen Bezugszeichen gekennzeichnet.Same Features are identified by the same reference numerals.

In 1 ist eine Recheneinheit 1 auf einem Halbleitersubstrat 2 angeordnet. Auf demselben Halbleitersubstrat 2 sind ein Cache-Speicher 3 und ein Hauptspeicher 4 platziert, wobei der Cache-Speicher 3 als SRAM aufgebaut ist und als Zwischenspeicher dient, der Kopien des Hauptspeichers 4 enthält. Die Recheneinheit 1 ist mit dem Cache-Speicher 3 verbunden, welcher über den Datenbus 5 mit dem Hauptspeicher 4 kommuniziert. Der Cache-Speicher 3 kann auf Grund sehr kurzer Zugriffzeiten der Recheneinheit 1 die Daten sehr schnell zur Verfügung stellen.In 1 is an arithmetic unit 1 on a semiconductor substrate 2 arranged. On the same semiconductor substrate 2 are a cache 3 and a main memory 4 placed, with the cache memory 3 is built as SRAM and serves as a cache, the copies of the main memory 4 contains. The arithmetic unit 1 is with the cache memory 3 connected, which via the data bus 5 with the main memory 4 communicated. The cache memory 3 can due to very short access times of the arithmetic unit 1 provide the data very quickly.

Es gibt verschiedene Arten von Cache-Speichern, die sich dadurch unterscheiden, wie einzelne Blöcke des Hauptspeichers 4 den Speicherpositionen im Cache-Speicher 3 zugeordnet werden können. Es wird zwischen direkter Abbildung (direct mapped), voll assoziativer Abbildung (Fully associative) und n-fach assoziativer Abbildung (n-way set associative) unterschieden.There are several types of cache memories that differ in how individual blocks of main memory 4 the memory locations in the cache memory 3 can be assigned NEN. A distinction is made between direct mapped, fully associative and n-way set associative mappings.

Bei einer direkten Abbildung gibt es für eine vorgegebene Adresse nur eine Möglichkeit, wo sich die Daten innerhalb des Cache-Speichers 3 befinden können. Diese befinden sich in einem Speicherblock, welcher als kleinste Speichereinheit gilt und auch als Cache-Line bezeichnet wird.In a direct mapping, there is only one way for a given address where the data is within the cache memory 3 can be located. These are located in a memory block, which is considered the smallest memory unit and is also referred to as a cache line.

Bei einer voll assoziativen Abbildung können sich die Daten einer Adresse in jedem beliebigen Speicherblock des Cache-Speichers 3 befinden. Bei einer Anfrage an den Cache-Speicher, ob ausgewählte Daten in diesem gespeichert sind, ist es daher notwendig alle Tags des Cache-Speichers 3 zu überprüfen. Ein Tag ist dabei eine Kennung, welche aus der Speicheradresse gebildet wird.In a fully associative mapping, the data of an address may be in any block of memory in the cache memory 3 are located. Therefore, in a request to the cache memory whether selected data is stored in it, it is necessary all tags of the cache memory 3 to check. A tag is an identifier which is formed from the memory address.

Bei der n-fach assoziativen Abbildung werden n direkt zugeordnete Caches-Speicher frei angewählt.at The n-fold associative mapping becomes n directly allocated cache memory freely selected.

In 2 ist ein Cache-Speicher 3 mit einer voll assoziativen Abbildung dargestellt. Der Cache-Speicher 3 besteht aus drei Cachespeicherblöcken 6, 7, und 8. Jeder Cachespeicherblock 6, 7, und 8 weist eine Vielzahl von Zeilen auf, die durch den Index I gekennzeichnet sind. Im vorgegebenen Beispiel existieren die Zeilen 0 bis 255. Um eine eindeutige Identifikation der Daten in jedem Cachespeicherblock 6, 7 und 8 zu ermöglichen, weist jeder Speicherblock eines Cachespeicherblocks 6, 7, 8 neben den eigentlichen Daten D ein zusätzliches Verwaltungsbit V sowie eine Kennung in Form des Tags T auf. Dabei bezeichnet jedes Index I einen Speicherblock, der aus dem Verwaltungsbit V, der Kennung T und den Daten D besteht. Ein solcher Speicherblock 9a, 9b, 9c wird auch als Cache-Line bezeichnet. Mehrere Speicherblöcke 9a, 9b und 9c mit demselben Index I werden als Set 9 bezeichnet.In 2 is a cache memory 3 shown with a fully associative figure. The cache memory 3 consists of three cache blocks 6 . 7 , and 8th , Each cache block 6 . 7 , and 8th has a plurality of lines indicated by the index I. In the example given, lines 0 through 255 exist. To uniquely identify the data in each cache block 6 . 7 and 8th to allocate, allocates each block of memory to a cache block 6 . 7 . 8th in addition to the actual data D an additional management bit V and an identifier in the form of the tag T on. In this case, each index I denotes a memory block which consists of the management bit V, the identifier T and the data D. Such a memory block 9a . 9b . 9c is also called a cache line. Several memory blocks 9a . 9b and 9c with the same index I are called set 9 designated.

Das Verwaltungsbit V gibt an, ob der Speicherblock 9a, 9b, 9c überhaupt gültige Daten enthält. Die Kennung (der Tag T) wird aus der an dem Cache-Speicher 3 angelegten Speicheradresse gebildet. Dazu wird die Adresse unterteilt in einen Offset, den Index sowie die Kennung der Adresse, den Tag T. Der Offset wird verwendet, um das gewünschte Datum (z. B. Byte) innerhalb eines Speicherblockes 9a, 9b oder 9c auszuwählen. Der Index I adressiert beim Cachezugriff das Set 9, in dem die gewünschten Daten liegen. Da bei einem direkt abbildenden Cache-Speicher ein Set 9 aus genau einem Speicherblock 9a besteht, gibt der Index I in diesem Fall direkt die Speicherposition im Cache-Speicher 3 an.The management bit V indicates whether the memory block 9a . 9b . 9c contains valid data at all. The tag (tag T) will be out of cache at the cache 3 created memory address formed. For this purpose, the address is divided into an offset, the index and the identifier of the address, the tag T. The offset is used to specify the desired date (eg byte) within a memory block 9a . 9b or 9c select. The index I addresses the set during cache access 9 , in which the desired data lie. Because with a direct mapping cache a set 9 from exactly one memory block 9a In this case, the index I directly gives the memory location in the cache memory 3 at.

In 2 ist jeder Speicherblock 9a, 9b und 9c um ein zusätzliches Bit U erweitert. In diesem Bit U ist der Betriebszustand des jeweiligen Speicherblocks 9a, 9b, 9c gespeichert, d. h. es wird angezeigt, ob der Speicherblock 9a, 9b bzw. 9c defekt oder funktionsfähig ist.In 2 is every memory block 9a . 9b and 9c extended by an additional bit U. In this bit U is the operating state of the respective memory block 9a . 9b . 9c stored, ie it indicates whether the memory block 9a . 9b respectively. 9c is defective or functional.

Beim Zugriff der Recheneinheit 1 auf den Cache-Speicher 3 wird von der Recheneinheit 1 der Index I_R geliefert, um das entsprechende Set 9 identifizieren zu können. Weiterhin wird die aus der angelegten Adresse gebildete Kennung T_R, die ebenfalls von der Recheneinheit 1 gesendet wird, mit den in den Speicherblöcken 9a, 9b, 9c abgespeicherten Kennungen T in jeweils einem Vergleicher 10a, 10b 10c verglichen, um das Vorhandensein oder Fehlen des gewünschten Speicherblocks 9a, 9b, 9c zu erkennen. Aus Geschwindigkeitsgründen werden alle Kennungen T im ausgewählten Set 9 parallel ausgewertet.When accessing the arithmetic unit 1 to the cache memory 3 is from the arithmetic unit 1 the index I _R delivered to the corresponding set 9 to be able to identify. Furthermore, the identifier T _R formed from the applied address, which is likewise generated by the arithmetic unit 1 is sent with the in the memory blocks 9a . 9b . 9c stored identifiers T in each case a comparator 10a . 10b 10c compared to the presence or absence of the desired memory block 9a . 9b . 9c to recognize. For speed reasons, all identifiers T are in the selected set 9 evaluated in parallel.

Mittels eines Und-Gliedes 11a, 11b und 11c, welches für jeden Cachespeicherblock 6, 7, und 8 vorgesehen ist, werden für jeden Speicherblock 9a, 9b, 9c jedes Cachespeicherblockes 6, 7, und 8 neben der Kennung T, auch das Bit U und das Verwaltungsbit V ausgewertet. Die Ausgangssignale der Und – Glieder 11a, 11b und 11c werden durch ein Oder-Glied 12 zusammengefasst, welches ein Ausgangssignal des Cache-Speichers 3 generiert.By means of an and-member 11a . 11b and 11c which is for each cache block 6 . 7 , and 8th is provided, for each memory block 9a . 9b . 9c every cache block 6 . 7 , and 8th in addition to the identifier T, also the bit U and the management bit V evaluated. The output signals of the AND - links 11a . 11b and 11c be through an OR member 12 summarized, which is an output of the cache memory 3 generated.

Ist das Bit U in einem der Speicherblöcke 9a, 9b, 9c auf Null gesetzt, was zum Ausdruck bringt, dass der entsprechende Speicherblock defekt ist, wird auf Grund der beschriebenen Logik am Ausgang des Oder-Gliedes 12 ein Fehlersignal (Miss-Signal) ausgegeben, was bedeutet, dass die von der Recheneinheit 1 angeforderten Daten nicht zur Verfügung stehen. Steht das Bit U auf eins, wird am Ausgang des Oder-Gliedes 12 ein Hit-Signal ausgegeben, was bedeutet, dass die von der Recheneinheit 1 geforderten Daten zur weiteren Verarbeitung bereit stehen.Is the bit U in one of the memory blocks 9a . 9b . 9c set to zero, which indicates that the corresponding memory block is defective, becomes due to the logic described at the output of the OR gate 12 an error signal (miss signal) is output, which means that from the arithmetic unit 1 requested data is not available. If the bit U is at one, the output of the OR gate is output 12 a hit signal is output, which means that from the arithmetic unit 1 required data for further processing.

Bei der in 3 dargestellten Ausführungsform der Erfindung ist nur für jedes Set 9 ein Bit U vorgesehen. Auch in diesem Fall stellt die Recheneinheit 1 eine Anfrage auf das Vorhandensein eines bestimmten Datensatzes, indem die Recheneinheit 1 die Kennung T_R und den Index I_R sendet. Die Kennung T_R wird mittels der Vergleicher 10a, 10b und 10c mit den in den Speicherblöcken 9a, 9b, 9c abgespeicherten Kennungen T verglichen, deren Ergebnis jeweils über das Und-Glied 11a, 11b und 11c mit dem Inhalt des Verwaltungsbits V verarbeitet wird. Die Ergebnisse der drei Und-Glieder 11a, 11b und 11c werden auch in diesem Fall im Oder-Glied 12 zusammengefasst. Das Ausgangssignal des Oder-Gliedes wird in einem Und-Glied 13 mit dem Bit U zusammengeführt. Gibt das Bit U an, dass das Set 9 funktionstüchtig ist, wird an die Recheneinheit 1 ein Hit-Signal ausgegeben und somit angezeigt, dass die gewünschten Daten im Cache-Speicher 3 zur Verfügung stehen. Zeigt das Bit U einen Defekt der Daten des Sets 9 an, wodurch das komplette Set abgeschaltet ist, steht am Ausgang des Und-Gliedes 13 ein Miss-Signal an.At the in 3 illustrated embodiment of the invention is only for each set 9 a bit U provided. Also in this case, the arithmetic unit 1 a request for the presence of a particular record by the arithmetic unit 1 the identifier T _R and the index I _R sends. The identifier T _R is determined by means of the comparators 10a . 10b and 10c with those in the memory blocks 9a . 9b . 9c stored identifiers T compared, the result of each via the AND member 11a . 11b and 11c is processed with the contents of the management bit V. The results of the three and-members 11a . 11b and 11c are also in this case in the OR-member 12 summarized. The output of the OR gate is in an AND gate 13 merged with the bit U. Specifies the bit U that the set 9 is functional, is sent to the arithmetic unit 1 a hit signal is output and thus indicated that the desired data is in the cache memory 3 be available. If the bit U shows a defect of the data of the set 9 on, whereby the complete set is switched off, stands at the exit of the and-member 13 a miss signal.

Diese Ausführungsform findet in n-fach assoziativen Cache-Speichern Anwendung, da dadurch der Bedarf an zusätzlicher Hardware reduziert wird.These Embodiment finds in n-fold associative cache memories Application, because of the need for additional hardware is reduced.

Eine mögliche Ausführungsform des erfindungsgemäßen Verfahrens soll anhand von 4 erläutert werden.A possible embodiment of the method according to the invention is based on 4 be explained.

Im Block 401 wird ein Speichertest durchgeführt, in welchem die defekten Speicherblöcke 9a, 9b, 9c erkannt werden. Anschließend werden im Block 402 die betroffenen Speicherblöcke 9a, 9b, 9c durch Setzen des Bits U auf Null markiert, wenn sie defekt sind. Funktionsfähige Speicherblöcke 9a, 9b, 9c werden durch Setzen des Bits U auf 1 markiert.In the block 401 a memory test is performed in which the defective memory blocks 9a . 9b . 9c be recognized. Subsequently, in the block 402 the affected memory blocks 9a . 9b . 9c by setting the bit U to zero if they are defective. Functional memory blocks 9a . 9b . 9c are marked by setting the bit U to 1.

Im Block 403 wird das Bit U bei Zugriffen durch die Recheneinheit 1 auf den Cache-Speicher 3 wie im Zusammenhang mit 2 und 3 beschrieben, zur Erzeugung eines Hit- oder eines Miss-Signales mit einbezogen. Zugriffe auf Speicherblöcke 9a, 9b, 9c mit fehlerhaften Speicherzellen werden somit immer als Miss-Signal interpretiert. Tritt ein solches Miss-Signal auf, werden im Block 404 die von der Recheneinheit angeforderten Daten aus dem Hauptspeicher 4 geladen.In the block 403 the bit U is accessed by the arithmetic unit 1 to the cache memory 3 as related to 2 and 3 described, included for generating a hit or a miss signal. Accesses to memory blocks 9a . 9b . 9c with faulty memory cells are thus always interpreted as a miss signal. If such a miss signal appears on the block 404 the data requested by the arithmetic unit from the main memory 4 loaded.

Anstelle des Bits U kann aber auch ein inhaltsadressierbarer Speicher 14 (Content Addressable Memory – CAM) die Information darüber aufnehmen, welche Speicherplätze defekt sind und welcher Speicherblock 9a, 9b, 9c abgeschaltet ist. Nach dem Test des Cache-Speichers 3 wird in dem Speicher 14 für jeden defekten Speicherblock der Index I abgelegt. In 5 ist ein solcher Speicher 14 mit der nicht weiter dargestellten Recheneinheit 1 verbunden und erhält als Eingangssignal von der Recheneinheit 1 den gewünschten Index I_R. Durch einen Vergleich des gewünschten Index I_R mit den in dem Speicher 14 abgelegten Indizes I für die fehlerhaften Speicherblöcke wird sehr einfach festgestellt, ob die von der Recheneinheit 1 gewünschten Daten verfügbar sind. Die Kennung T_R, welche von der Recheneinheit 1 ausgegeben wird, wird mit Hilfe der Vergleicher 10a, 10b und 10c mit den in den Speicherblöcken 9a, 9b, 9c abgespeicherten Kennungen T verglichen. Das Resultat jedes Vergleichers wird über jeweils ein Und-Glied 11a, 11b und 11c mit dem Inhalt des Verwaltungsbits V der relevanten Speicherblocks 9a, 9b, 9c verarbeitet. Die Ergebnisse der drei Speicherblöcke 9a, 9b, 9c werden wiederum im Oder-Glied 12 zusammengefasst.Instead of the bit U but also a content-addressable memory 14 (Content Addressable Memory - CAM) to record the information about which memory locations are defective and which memory block 9a . 9b . 9c is switched off. After the test of the cache memory 3 will be in the memory 14 for each defective memory block the index I is stored. In 5 is such a memory 14 with the computing unit not shown 1 connected and receives as an input signal from the arithmetic unit 1 the desired index I _R. By comparing the desired index I _R with that in the memory 14 Stored indices I for the faulty memory blocks is very simply determined whether that of the arithmetic unit 1 desired data are available. The identifier T _R , which from the arithmetic unit 1 is issued, using the comparator 10a . 10b and 10c with those in the memory blocks 9a . 9b . 9c stored identifiers T compared. The result of each comparator is via an AND-element 11a . 11b and 11c with the contents of the management bit V of the relevant memory block 9a . 9b . 9c processed. The results of the three memory blocks 9a . 9b . 9c become again in the OR-member 12 summarized.

Das Resultat des Indexvergleiches des Speichers 14 wird gemeinsam mit dem Ausgangssignal des Oder-Gliedes 12 in einem weiteren Und-Glied 15 bewertet. Ist der von der Recheneinheit 1 geforderte Index I_R nicht im Speicher 14 abgelegt, und stimmt eine der Kennungen T der Speicherblöcke 9a, 9b, 9c mit der durch die Recheneinheit 1 ausgegebenen Kennung T_R überein, wird kein Signal ausgegeben, da die gewünschten Daten funktionsfähig sind. Ist der Vergleich des geforderten Index I_R mit einem im Speicher 14 abgelegten Index I positiv, so wird ein Signal des Speichers 14 über einen Inverter 16 an das Und-Glied 15 geführt, da das mit dem Index I gekennzeichnete Set 9 einen defekten Datenblock enthält, der nicht weiter verarbeitet werden kann.The result of the index comparison of the memory 14 becomes common with the output of the OR gate 12 in another and-member 15 rated. Is that of the arithmetic unit 1 not required index I _R in memory 14 stored, and agrees one of the identifiers T of the memory blocks 9a . 9b . 9c with the by the arithmetic unit 1 issued identifier T _R , no signal is output, since the desired data are functional. Is the comparison of the required index I _R with one in memory 14 stored index I positive, then becomes a signal of the memory 14 via an inverter 16 to the and-member 15 because the set marked with the index I 9 contains a defective data block that can not be further processed.

Durch das Abschalten einzelner funktionsunfähiger Speicherblöcke 9a, 9b, 9c oder eines ganzen Sets 9 von Speicherblöcken können lokal begrenzte Fehler des Cache-Speichers eliminiert werden, wodurch das gesamte Halbleiterchip inklusive des Recheneinheit weiterhin funktionsfähig bleibt.By switching off individual non-functioning memory blocks 9a . 9b . 9c or a whole set 9 Memory blocks can eliminate locally limited errors of the cache memory, whereby the entire semiconductor chip including the arithmetic unit remains functional.

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Zitierte PatentliteraturCited patent literature

US 5708789 [0004]

Claims

Device for identifying memory units of a cache memory, which is used as a buffer between a computing unit ( 1 ) and a main memory ( 4 ) and which copies of the data (D) of the main memory ( 4 ), that of the arithmetic unit ( 1 ), characterized in that an information unit (U, 14 ), which determines the functional state of at least one memory block ( 9a . 9b . 9c ) of the cache memory ( 3 ).

Device according to claim 1, characterized in that an information bit (U) is present as the information unit.

Apparatus according to claim 2, characterized in that in each case an information bit (U) for characterizing the functional state for each memory block ( 9a . 9b . 9c ) is available.

Apparatus according to claim 1 or 3, characterized in that the memory block ( 9a . 9b . 9c ) contains, in addition to the data information, a management bit (V) indicating the validity of the stored data (D) and an identifier (T) indicative of the address of the data (D).

Apparatus according to claim 2, characterized in that in each case an information bit (U) for a plurality of memory blocks ( 9 ), each memory block ( 9a . 9b . 9c ), consisting of the data information (D), the management bit (V) and the identifier (T) with the same index (I) in each case a different main memory block ( 6 . 7 . 8th ) is arranged.

Apparatus according to claim 1, characterized in that the information unit is a memory ( 14 ), which is the cache memory ( 3 ) and in which the position of at least one defective memory block ( 9a . 9b . 9c ) is stored.

Apparatus according to claim 6, characterized in that the memory ( 14 ) with the memory ( 14 ) an index (I _R ) supplying computing unit ( 1 ), the memory ( 14 ) this index (I _R ) with the index (I), the position of the defective memory block ( 9a . 9b . 9c ), compares and, if it matches, accesses the memory block ( 9a . 9b . 9c ) stops.

Device according to one of the preceding claims, characterized in that at least the arithmetic unit ( 1 ) and the cache memory ( 3 ) on a semiconductor substrate ( 2 ) are arranged.

Method for identifying memory units of a cache memory, which is used as a buffer between a computing unit ( 1 ) and a main memory ( 4 ) and the copies of the data (D) of the main memory ( 4 ), that of the arithmetic unit ( 1 ) are provided, characterized in that for detecting the functional state of at least one memory block ( 9a . 9b . 9c ) a test is performed to check a defective memory block ( 9a . 9b . 9c ) and by setting information in an information unit (U, 14 ) access to the defective memory block ( 9a . 9b . 9c ) to prevent.

Method according to claim 9, characterized in that in the case of a blocked access to the memory block ( 9a . 9b . 9c ) from the arithmetic unit ( 1 ) required data (D) from the main memory ( 4 ) getting charged.

A method according to claim 9 or 10, characterized in that the test is performed via a cache controller, the controlled accesses to the cache memory ( 3 ).

Method according to claim 11, characterized in that the selection of a memory block ( 9a . 9b . 9c ) a storage unit ( 6 . 7 . 8th ) via the creation of a configuration register within the cache controller, which is directly from the computing unit ( 1 ) is described.

Method according to claim 12, characterized in that for continuous access to all memory blocks ( 9a . 9b . 9c ) the configuration register is reprogrammed.