DE102008034346B4 - Method for accessing a memory chip - Google Patents
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Abstract
Verfahren zum Zugriff auf einen Speicherchip (200), gekennzeichnet durch: Positionieren einer Mehrzahl von ersten Eingangspins (PIN_R0, PIN_R1, PIN_R2, PIN_R3, PIN_R4, PIN_R5) und einer Mehrzahl von zweiten Eingangspins (PIN_C0, PIN_C1, PIN_C2, PIN_C3, PIN_C4) auf dem Speicherchip (200); jeweiliges Eingeben einer Mehrzahl von Zeilenadressensignalen (RowAdr0, RowAdr1, RowAdr2, RowAdr3, RowAdr4, RowAdr5) in die Mehrzahl der ersten Eingangspins (PIN_R0, PIN_R1, PIN_R2, PIN_R3, PIN_R4, PIN_R5), wobei eine Länge eines Zeilenadressen-Befehlspakets jedes Zeilenadressensignals (RowAdr0, RowAdr1, RowAdr2, RowAdr3, RowAdr4, RowAdr5) einer Mehrzahl von Taktperioden eines Taktsignals (CLK) entspricht; und jeweiliges Eingeben einer Mehrzahl von Spaltenadressensignalen (ColAdr0, ColAdr1, ColAdr2, ColAdr3, ColAdr4) in die Mehrzahl der zweiten Eingangspins (PIN_C0, PIN_C1, PIN_C2, PIN_C3, PIN_C4), wobei eine Länge eines Spaltenadressen-Befehlspakets jedes Spaltenadressensignals (ColAdr0, ColAdr1, ColAdr2, ColAdr3, ColAdr4) einer Mehrzahl von Taktperioden eines Taktsignals (CLK) entspricht.Method for accessing a memory chip (200), characterized by: positioning a plurality of first input pins (PIN_R0, PIN_R1, PIN_R2, PIN_R3, PIN_R4, PIN_R5) and a plurality of second input pins (PIN_C0, PIN_C1, PIN_C2, PIN_C3, PIN_C4) the memory chip (200); respective input of a plurality of row address signals (RowAdr0, RowAdr1, RowAdr2, RowAdr3, RowAdr4, RowAdr5) into the plurality of first input pins (PIN_R0, PIN_R1, PIN_R2, PIN_R3, PIN_R4, PIN_R5), whereby a length of a row address command packet (each row address command packet , RowAdr1, RowAdr2, RowAdr3, RowAdr4, RowAdr5) corresponds to a plurality of clock periods of a clock signal (CLK); and respectively inputting a plurality of column address signals (ColAdr0, ColAdr1, ColAdr2, ColAdr3, ColAdr4) into the plurality of second input pins (PIN_C0, PIN_C1, PIN_C2, PIN_C3, PIN_C4), wherein a length of a column address command packet of each column address signal (ColAdr0, ColAdr2, ColAdr3, ColAdr4) corresponds to a plurality of clock periods of a clock signal (CLK).
Description
Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Zugriff auf einen Speicherchip gemäß dem Oberbegriff des Anspruchs 1.The present invention relates to a method for accessing a memory chip according to the preamble of
Hinsichtlich der synchronen DRAM-(SDRAM-)Architektur mit doppelter Datenrate (DDR) des Standes der Technik weist ein SDRAM üblicherweise folgende Eingabesignale auf: zwei Taktsignale, d. h. CLK und #CLK, sechzehn Speicheradressen-Eingabesignale A0–A15, vier Speicherbankadressen-Eingabesignale B0–BA3, ein Chip-Auswahlsignal CS, ein Zeilenadressen-Strobesignal RAS, ein Spaltenadressen-Strobesignal CAS, ein Write-Enable-Signal WE, ein Synchronsignal CKE, ein Kalibrierungssignal ZQ und ein Resetsignal RESET. Die Länge eines Eingabebefehls jedes oben erwähnten Eingabesignals entspricht einer Taktperiode eines Taktsignals und jedes Eingabesignal wird über seinen eigenen Pin, der für das Eingabesignal bestimmt ist, in einen Speicherchip eingegeben. Daher weist der Speicherchip des SDRAM des Standes der Technik üblicherweise neunundzwanzig Eingangspins auf.With respect to the prior art synchronous double data rate (SDRAM) DRAM (SDRAM) architecture, an SDRAM typically has the following input signals: two clock signals, i. H. CLK and #CLK, sixteen memory address input signals A0-A15, four memory bank address input signals B0-BA3, a chip select signal CS, a row address strobe signal RAS, a column address strobe signal CAS, a write enable signal WE, a sync signal CKE , a calibration signal ZQ and a reset signal RESET. The length of an input command of each input signal mentioned above corresponds to one clock period of a clock signal, and each input signal is input to a memory chip via its own pin dedicated to the input signal. Therefore, the memory chip of the prior art SDRAM typically has twenty-nine input pins.
Beim doppelreihigen Speicherbaustein (DIMM) des Standes der Technik werden zwei benachbarte Speicherchips mit neunundzwanzig elektrischen Verdrahtungen aneinander angeschlossen. Allgemein gesagt, je mehr Eingangspins der Speicherchip hat, desto näher ist der Abstand zwischen zwei elektrischen Verdrahtungen, wodurch eine erhöhte Problematik der Anordnung bzw. des Layouts der elektrischen Verdrahtungen und eine verstärkte Interferenz zwischen den durch die elektrischen Verdrahtungen übertragenen Signale verursacht wird. Deshalb ist das Layout der DIMMs aufgrund dieser Nachteile problematisch. Hinsichtlich der Erprobung der als DIMMs ausgeführten Speicherchips scheinen die Werkzeugkosten zu hoch zu sein und die Anzahl der Speicherchips, die eine Erprobungsstation testen kann, scheint nicht ausreichend zu sein.In the prior art double-row memory device (DIMM), two adjacent memory chips having twenty-nine electrical wirings are connected to each other. Generally speaking, the more input pins the memory chip has, the closer the distance between two electrical wirings, thereby causing increased problems of the layout of the electrical wirings and increased interference between the signals transmitted through the electrical wirings. Therefore, the layout of the DIMMs is problematic because of these disadvantages. In terms of testing the memory chips running as DIMMs, the tooling cost seems to be too high and the number of memory chips that a testing station can test seems to be insufficient.
Aus dem Dokument
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Vor diesem Hintergrund ist es Aufgabe der Erfindung, ein Verfahren zum Zugriff auf einen Speicherchip bereitzustellen, das die Anzahl der Eingangspins eines Speicherbausteins reduzieren kann.Against this background, it is an object of the invention to provide a method for accessing a memory chip, which can reduce the number of input pins of a memory chip.
Die Lösung dieser Aufgabe erfolgt durch die Merkmale des Anspruchs 1 die Unteransprüche offenbaren bevorzugte Weiterbildungen der Erfindung.The solution of this object is achieved by the features of
Wie aus der nachfolgenden detaillierten Beschreibung eindeutiger ersichtlich, weist das beanspruchte Verfahren zum Zugriff auf einen Speicher die folgenden Schritte auf: Positionieren einer Mehrzahl von ersten Eingangspins und einer Mehrzahl von zweiten Eingangspins auf dem Speicherchip; Eingeben einer entsprechenden Mehrzahl von Zeilenadressensignalen in die Mehrzahl der ersten Eingangspins, wobei eine Länge eines Zeilenadressen-Befehlspakets jedes Zeilenadressensignals einer Mehrzahl von Taktperioden eines Taktsignals entspricht, und das Zeilenadressen-Befehlspaket eine Mehrzahl von Zeileneingabebefehlen aufweist; und Eingeben einer entsprechenden Mehrzahl von Spaltenadressensignalen in die Mehrzahl der zweiten Eingangspins, wobei eine Länge eines Spaltenadressen-Befehlspakets jedes Spaltenadressensignals einer Mehrzahl von Taktperioden eines Taktsignals entspricht und das Spaltenadressen-Befehlspaket eine Mehrzahl von Spalteneingabebefehlen aufweist.As will be more clearly apparent from the following detailed description, the claimed method of accessing a memory comprises the steps of: positioning a plurality of first input pins and a plurality of second input pins on the memory chip; Inputting a corresponding plurality of row address signals into the plurality of first input pins, wherein a length of a row address command packet of each row address signal corresponds to a plurality of clock periods of a clock signal, and the row address command packet has a plurality of row input commands; and inputting a corresponding plurality of column address signals to the plurality of second input pins, wherein a length of a column address command packet of each column address signal corresponds to a plurality of clock periods of a clock signal and the column address command packet has a plurality of column input commands.
Weitere Einzelheiten, Merkmale und Vorteile der Erfindung ergeben sich aus nachfolgender Beschreibung von Ausführungsbeispielen anhand der Zeichnungen.Further details, features and advantages of the invention will become apparent from the following description of exemplary embodiments with reference to the drawings.
Darin zeigt:It shows:
Es wird auf
Bei der DDR-SDRAM-Architektur des Standes der Technik entspricht eine Länge eines Eingabebefehls jedes Eingabesignals einer Taktperiode eines Taktsignals und jedes Eingabesignal wird durch seinen eigenen Pin in einen Speicherchip eingegeben. Daher weist der Speicherchip des Standes der Technik neunundzwanzig Eingangspins auf. Um die Anzahl der Eingangspins zu reduzieren, verwendet die vorliegende Erfindung das Konzept des „Befehlspakets”. Das heißt, jeder PIN wird zum Empfang eines Befehlspakets verwendet und das Befehlspaket weist eine Mehrzahl von Eingabebefehlen, wie z. B. vier Eingabebefehle, auf. Dadurch kann die Anzahl der Eingangspins eines erfindungsgemäß eingebauten Speicherchips reduziert werden. Weil jedes Befehlspaket jedoch vier Eingabebefehle aufweist und die Länge eines Eingabebefehls einer Taktperiode entspricht, entspricht die Länge eines Befehlspakets vier Taktperioden. Beim Arbeitsprozess des Speichers können das Zeilenadressensignal und das Spaltenadressensignal nicht gleichzeitig in die gleiche Speicherbank eingegeben werden. Wenn das Befehlspaket verwendet wird, dessen Länge vier Taktperioden beträgt, ist es folglich bei der herkömmlichen Architektur erforderlich, vier Taktperioden zu warten, nachdem das Zeilenadressensignal in eine Speicherbank eingegeben ist, und danach kann das Spaltenadressensignal in die gleiche Speicherbank eingegeben werden, was eine ernsthafte Verschlechterung der Leistung des Speichers verursacht.In the prior art DDR SDRAM architecture, a length of an input command of each input signal corresponds to one clock period of a clock signal, and each input signal is input to a memory chip through its own pin. Therefore, the prior art memory chip has twenty-nine input pins. To reduce the number of input pins, the present invention uses the concept of the "instruction packet". That is, each PIN is used to receive a command packet, and the command packet has a plurality of input commands, such as a command packet. For example, four input commands. As a result, the number of input pins of a memory chip installed according to the invention can be reduced. However, because each command packet has four input commands and the length of an input command corresponds to one clock period, the length of a command packet is equal to four clock periods. In the working process of the memory, the row address signal and the column address signal can not be simultaneously input to the same memory bank. Thus, if the instruction packet whose length is four clock periods is used, it is necessary in the conventional architecture to wait for four clock periods after the row address signal is input to a memory bank, and then the column address signal can be input to the same memory bank, which is a serious one Deterioration of the performance of the memory caused.
Daher stellt die vorliegende Erfindung ein Verfahren bereit, das die Anzahl der Eingangspins eines Speicherchips reduziert, ohne die Leistungen des Speichers ernsthaft zu verschlechtern. Der Arbeitsprozess wird wie folgt beschrieben.Therefore, the present invention provides a method that reduces the number of input pins of a memory chip without seriously degrading the performance of the memory. The working process is described as follows.
Es wird auf
Es wird auf
Es wird auf
Es sollte beachtet werden, dass die Eingabebefehle der sechs Zeilenadressen-Befehlspakete der sechs Zeilenadressensignale nur zum Zwecke der Veranschaulichung dienen. In der Praxis können die vierundzwanzig Zeileneingabebefehle neu angeordnet werden und die zwanzig in
Wie oben erwähnt, weisen sowohl die Zeilenadressensignale als auch die Spaltenadressensignale die Einstellinformationen für die Speicheradressen (A0, A1, ..., u. s. w.) auf und daher können unterschiedliche Speicherbänke zur gleichen Zeit betrieben werden.
Bei der DDR-SDRAM-Architektur des Standes der Technik weisen viele Parameter, wie z. B. die RAS-to-RAS-Delay-Time tRRD, die RAS-Pre-Charge-Time tRP, die RAS-to-CAS-Deley-Time tRCD, die Row-Cycle-Time tRC, ..., u. s. w., vorgeschriebene Werte auf. Wenn die Taktperiode des Speichers gleich 1,25 Nanosekunden beträgt, betragen die Längen des von der vorliegenden Erfindung vorgesehenen Zeilenadressen-Befehlspakets und Spaltenadressen-Befehlspakets gleich 5 Nanosekunden, was dazu verwendet werden kann, um die zugehörigen Arbeitsvorgänge der DDR-SDRAM-Architektur des Standes der Technik adäquat zu ersetzen, ohne die vorgeschriebenen Werte der zugehörigen Parameter zu verletzen. Zum Beispiel beträgt die RAS-Pre-Charge-Time tRP mindestens 10 Nanosekunden und ist identisch zur Länge von zwei Zeilenadressen-Befehlspaketen. Das heißt, eine Länge eines Intervalls zwischen einer Pre-Charge-Operation und einer Activation-Operation einer Speicherbank ist identisch zur Länge des Zeilenadressen-Befehlspakets. Daher wird die Leistung des Speichers nicht beeinflusst.In the DDR SDRAM architecture of the prior art, many parameters such. For example, the RAS-to-RAS delay time tRRD, the RAS pre-charge time tRP, the RAS-to-CAS Deley time tRCD, the row cycle time tRC, ..., u. s. w., prescribed values. When the clock period of the memory is equal to 1.25 nanoseconds, the lengths of the row address command packet and column address command packet provided by the present invention are equal to 5 nanoseconds, which can be used to accomplish the related operations of the prior art DDR SDRAM architecture to adequately replace the technique without violating the prescribed values of the associated parameters. For example, the RAS pre-charge time tRP is at least 10 nanoseconds and is identical to the length of two row address command packets. That is, a length of an interval between a pre-charge operation and an activation operation of a memory bank is identical to the length of the row address command packet. Therefore, the performance of the memory is not affected.
Darüber hinaus weist die DDR-SDRAM-Architektur des Standes der Technik ein Chip-Auswahlsignal auf, das zum Freischalten eines Speicherchips verwendet wird. Weil bei der vorliegenden Erfindung sowohl die sechs Zeilenadressensignale als auch die fünf Spaltenadressensignale die Einstellinformationen für die Speicheradressen aufweisen, weist die vorliegende Erfindung ferner ein erstes Chip-Auswahlsignal CSR (d. h. das Zeilenadressen-Chip-Auswahlsignal), das zum Freischalten des Speicherchips verwendet wird, um die Zeilenadressensignale zu empfangen, und ein zweites Chip-Auswahlsignal CSC (d. h. das Spaltenadressen-Chip-Auswahlsignal) auf, das zum Freischalten des Speicherchips verwendet wird, um die Spaltenadressensignale zu empfangen. Das Zeilenadressen-Chip-Auswahlsignal CSR und das Spaltenadressen-Chip-Auswahlsignal CSC über einen dritten Eingangspin (d. h. den ersten in
Das oben beschriebene Verfahren zum Zugriff auf den Speicherchip wird kurz zusammengefasst. Bei der Ausführungsform der vorliegenden Erfindung sind die Längen der sechs Zeilenadressen-Befehlspakete der sechs Zeilenadressensignale identisch mit vier Taktperioden und jedes Zeilenadressen-Befehlspaket weist vier Zeileneingabebefehle auf; und die Längen der fünf Spaltenadressen-Befehlspakete der fünf Spaltenadressensignale sind identisch mit vier Taktperioden und jedes Spaltenadressen-Befehlspaket weist vier Spalteneingabebefehle auf. Wenn man die oben erwähnten elf Adresseneingabesignale, die zwei Taktsignale CLK und #CLK, das Zeilenadressen-Chip-Auswahlsignal CSR, das Spaltenadressen-Chip-Auswahlsignal CSC, ein On-Die-Termination-Signal ODT, ein synchrones Signal CKE, ein Calibration-Signal ZQ und ein Reset-Signal RESET zusammenzählt, benötigt das Verfahren zum Zugriff auf den Speicherchip, das durch die erfindungsgemäße Ausführungsform bereitgestellt wird, neunzehn Eingabesignale. Das heißt, der Speicherchip benötigt lediglich neunzehn Eingangspins. Im Gegensatz zum Speicherchip des Standes der Technik mit neunundzwanzig Eingangspins reduziert die vorliegende Erfindung die Eingangspins des Speicherchips tatsächlich. Daher ist das Layout des DIMMs einfacher und die Erprobungskosten können außerdem reduziert werden.The above-described method of accessing the memory chip will be briefly summarized. In the embodiment of the present invention, the lengths of the six row address command packets of the six row address signals are identical to four clock periods, and each row address command packet has four row input commands; and the lengths of the five column address command packets of the five column address signals are identical to four clock periods and each column address command packet has four column input commands. If one of the above-mentioned eleven address input signals, the two clock signals CLK and #CLK, the row address chip selection signal CSR, the column address chip selection signal CSC, an on-the-termination signal ODT, a synchronous signal CKE, a calibration When the signal ZQ and a reset signal RESET are added together, the method for accessing the memory chip provided by the embodiment of the invention requires nineteen input signals. That is, the memory chip requires only nineteen input pins. In contrast to the prior art memory chip with twenty-nine input pins, the present invention actually reduces the input pins of the memory chip. Therefore, the layout of the DIMM is simpler and the trial cost can also be reduced.
Zusammenfassend ist festzustellen:
Die vorliegende Erfindung stellt ein Verfahren zum Zugriff auf einen Speicherchip bereit. Das Verfahren umfasst die folgenden Schritte: Positionieren einer Mehrzahl von ersten Eingangspins und einer Mehrzahl von zweiten Eingangspins auf dem Speicherchip; jeweiliges Eingeben einer Mehrzahl von Zeilenadressensignalen in die Mehrzahl der ersten Eingangspins, wobei eine Länge eines Zeilenadressen-Befehlspakets jedes Zeilenadressensignals einer Mehrzahl von Taktperioden eines Taktsignals entspricht und das Zeilenadressen-Befehlspaket eine Mehrzahl von Zeileneingabebefehlen umfasst; und jeweiliges Eingeben einer Mehrzahl von Spaltenadressensignalen in die Mehrzahl der zweiten Eingangspins, wobei eine Länge eines Spaltenadressen-Befehlspakets jedes Spaltenadressensignals einer Mehrzahl von Taktperioden eines Taktsignals entspricht und das Spaltenadressen-Befehlspaket eine Mehrzahl von Spalteneingabebefehlen umfasst.In summary:
The present invention provides a method of accessing a memory chip. The method includes the steps of: positioning a plurality of first input pins and a plurality of second input pins on the memory chip; respectively inputting a plurality of row address signals into the plurality of first input pins, wherein a length of a row address command packet of each row address signal corresponds to a plurality of clock periods of a clock signal and the row address command packet comprises a plurality of row input commands; and respectively inputting a plurality of column address signals into the plurality of second input pins, wherein a length of a column address command packet of each column address signal corresponds to a plurality of clock periods of a clock signal and the column address command packet comprises a plurality of column input commands.
BezugszeichenlisteLIST OF REFERENCE NUMBERS
- 100100
- Doppelreihiger Speicherbaustein (DIMM)Double-row memory chip (DIMM)
- 110_1–110_8110_1-110_8
- Speicherchipsmemory chips
- 120120
- Steuereinheitcontrol unit
- 200200
- Speicherchipmemory chip
- A0–A15A0-A15
- Speicheradressen-EingabesignaleMemory address input signals
- BA0–BA3BA0-BA3
- Speicherbankadressen-EingabesignaleMemory bank address input signals
- CLK, #CLKCLK, #CLK
- Taktsignaleclock signals
- CSCS
- Chip-AuswahlsignalChip select signal
- CASCAS
- Spaltenadressen-StrobesignalColumn address strobe
- CKECKE
- synchrones Signalsynchronous signal
- ColAdr0–ColAdr4ColAdr0-ColAdr4
- SpaltenadressensignaleColumn address signals
- CSRCSR
- Erstes Chip-AuswahlsignalFirst chip select signal
- CSCCSC
- Zweites Chip-AuswahlsignalSecond chip select signal
- PIN_CLKPIN_CLK
- Taktsignal-PinClock signal pin
- PIN_R0–PIN_R5PIN_R0-PIN_R5
- Zeilenadressen-SignalpinsRow address signal pins
- PIN_C0–PIN_C4PIN_C0-PIN_C4
- Spaltenadressen-SignalpinsColumn address signal pins
- PIN_CSRPIN_CSR
- Erster Chip-Auswahlsignal-PinFirst chip select signal pin
- PIN_CSCPIN_CSC
- Zweiter Chip-Auswahlsignal-PinSecond chip select signal pin
- RowAdr0–RowAdr5RowAdr0-RowAdr5
- ZeilenadressensignaleRow address signals
- RASRAS
- Zeilenadressen-StrobesignalRow address strobe
- RESETRESET
- Reset-SignalReset signal
- ZQZQ
- Calibration-SignalCalibration signal
Claims (11)
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Legal Events
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---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
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R020 | Patent grant now final |