DE102007001072B4 - Phasenänderungsspeicherbauelement mit Pull-Down-Transistormitteln - Google Patents

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Abstract

Phasenänderungsspeicherbauelement mit – einem Phasenänderungsspeicherzellenfeld, das wenigstens einen ersten Speicherblock (BLK0), der eine Mehrzahl von Phasenänderungsspeicherzellen (Cp) beinhaltet, die jeweils zwischen je eine von einer Mehrzahl von Bitleitungen (BL0 bis BLn) und eine erste Wortleitung (WL0) eingeschleift sind, und einen zweiten Speicherblock (BLK1), der eine Mehrzahl von Phasenänderungsspeicherzellen (Cp) aufweist, die jeweils zwischen je eine der Mehrzahl von Bitleitungen und eine zweite Wortleitung (WL1) eingeschleift sind, sowie wenigstens einen ersten und wenigstens einen zweiten Pull-Down-Transistor (MN0 bis MN14) umfasst, die zwischen dem ersten und dem zweiten Speicherblock angeordnet sind und einen Spannungspegel der ersten beziehungsweise der zweiten Wortleitung herunterziehen und sich einen Knoten (N1 bis N4) teilen, und – einem Zeilentreiber (15_1 bis 15_4), der seitlich von dem ersten und dem zweiten Speicherblock sowie dem ersten und zweiten Pull-Down-Transistor angeordnet ist und einen ersten und einen zweiten Pull-Up-Transistor (MP0, MP1) beinhaltet, die dafür ausgelegt sind, den Spannungspegel von jeder der ersten und der zweiten Wortleitung heraufzuziehen.

Description

  • Die Erfindung bezieht sich auf ein Phasenänderungsspeicherbauelement mit leitfähigen Leitungen oder Wortleitungen und entsprechenden Pull-Down-Transistormitteln.
  • Phasenänderungsspeicher mit wahlfreiem Zugriff (PRAMs) speichern Daten unter Verwendung eines Phasenänderungsmaterials, wie irgendeiner Anzahl von Chalcogenidlegierungen, das basierend auf einem speziellen Erwärmungs- und Abkühlungsprozess, der auf das Material angewendet wird, entweder einen kristallinen Zustand oder einen amorphen Zustand annehmen kann. Der Widerstandswert eines Phasenänderungsmaterials in seiner kristallinen Form ist im Vergleich zu dem Widerstandswert des Phasenänderungsmaterials in seiner amorphen Form relativ niedrig. Im Allgemeinen wird der kristalline Zustand als ein Setz(oder ”0”)-Zustand bezeichnet, und der amorphe Zustand wird als ein Rücksetz(oder ”1”)-Zustand bezeichnet.
  • Ein Phasenänderungsspeicher ist ein Bauelement, das eine Mehrzahl von Phasenänderungsspeicher(PCM)-Zellen beinhaltet, die an Stellen angeordnet sind, an denen sich eine Mehrzahl von Bitleitungen und eine Mehrzahl von Wortleitungen schneidet. Jede PCM-Zelle weist ein Bauelement, das aus einem Phasenänderungsmaterial besteht, dessen Widerstand von seinem Zustand (kristallin oder amorph) abhängig ist, und ein Zugriffselement (z. B. eine Zellendiode) auf, das den Strom steuert, der durch das Phasenänderungsmaterial fließt.
  • 1 stellt ein herkömmliches Phasenänderungsspeicherbauelement 1 dar, das ein Phasenänderungsspeicher(PCM)-Zellenfeld 2 und einen Zeilentreiber 6 beinhaltet. Das PCM-Zellenfeld 2 beinhaltet eine Mehrzahl von PCM-Zellen 3, die zwischen einer Mehrzahl von Bitleitungen BL0 bis BLn und je einer von Wortleitungen WL0 und WL1 eingeschleift sind. Der Zeilentreiber 6 beinhaltet einen Inverter, der aus einem Pull-Up-Transistor 7 und einem Pull-Down-Transistor 8 besteht, und arbeitet so, dass er die Spannungspegel der Wortleitungen WL0 und WL1 in Reaktion auf Zeilenadressensignale XS0 und XS1 einstellt.
  • Um Daten, die in den PCM-Zellen 3 gespeichert sind, zu lesen oder zu schreiben, muss eine der Bitleitungen BL0 bis BLn und eine der Wortleitungen WL0 und WL1 ausgewählt werden. Wenn zum Beispiel die PCM-Zelle 3 (die zwischen die Bitleitung BLn und die Wortleitung WL1 eingeschleift ist) ausgewählt wird, durchläuft als ein Ergebnis ein Strom (der den Strompfad 5 durchlaufend gezeigt ist) die PCM-Zelle 3, wodurch ein Datenlese- oder Datenschreibvorgang ermöglicht wird.
  • Da jede der Wortleitungen WL0 und WL1 einen hohen intrinsischen Widerstand aufweist (als Widerstände R_WL0, R_WL1 gezeigt), kann nur eine begrenzte Anzahl von PCM-Zellen mit einer gegebenen Wortleitung verbunden werden. Um eine derartige hochohmige Wortleitung richtig zu betreiben, muss der Zeilentreiber 6 des Weiteren eine hohe Stromtreiberkapazität aufweisen.
  • Die Patentschrift US 6.567.287 B2 offenbart ein Halbleiterspeicherbauelement eines Typs mit einem vertikalen Stapelaufbau, bei dem Zeilendecoder- und/oder Spaltendecoderschaltkreise vertikal unter einem zugehörigen Speicherzellenfeld angeordnet sind, alternativ zu herkömmlichen Anordnungen, bei denen diese Schaltkreise seitlich neben dem zugehörigen Speicherzellenfeld vorgesehen sind. Weitere herkömmliche Auslegungen von Halbleiterspeicherbauelementen mit einem Speicherzellenfeld und zugehörigen peripheren Schaltkreisen sind in der Patentschrift US 6.259.644 B1 , der Offenlegungsschrift US 2004/0114428 A1 und dem Lehrbuch K. Itoh, VLSI Memory Chip Design, Springer-Verlag, März 2001, Seiten 146 bis 157 offenbart.
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines Phasenänderungsspeicherbauelements der eingangs genannten Art zugrunde, das in der Lage ist, die oben erwähnten Schwierigkeiten des Standes der Technik zu reduzieren oder zu vermeiden und insbesondere eine vergleichsweise hohe Stromtreiberkapazität zu ermöglichen.
  • Die Erfindung löst dieses Problem durch die Bereitstellung eines Phasenänderungsspeicherbauelements mit den Merkmalen des Anspruchs 1. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Das Phasenänderungsspeicherbauelement der Erfindung zeigt eine verbesserte Stromtreiberkapazität ungeachtet des Wortleitungswiderstands.
  • Vorteilhafte Ausführungsformen der Erfindung werden im Folgenden beschrieben und sind in den Zeichnungen gezeigt, die außerdem das vorstehend zum leichteren Verständnis der Erfindung erläuterte herkömmliche Ausführungsbeispiel darstellen. Hierbei zeigen:
  • 1 ein Schaltbild eines repräsentativen Teils des herkömmlichen Phasenänderungsspeicherauelements,
  • 2 ein Blockdiagramm eines Phasenänderungsspeicherbauelements gemäß der Erfindung,
  • 3 ein Schaltbild eines repräsentativen Teils des Phasenänderungsspeicherbauelements von 2,
  • 4 eine Layoutansicht des Phasenänderungsspeicherbauelements von 2,
  • 5A eine Querschnittansicht entlang einer Linie A-A' von 4,
  • 5B eine Querschnittansicht entlang einer Linie B-B' von 4,
  • 5C eine Querschnittansicht entlang einer Linie C-C' von 4,
  • 6 eine perspektivische Ansicht des Phasenänderungsspeicherbauelements von 4,
  • 7 ein Schaltbild eines repräsentativen Teils eines weiteren Phasenänderungsspeicherbauelements gemäß der Erfindung,
  • 8 eine Layoutansicht eines weiteren Phasenänderungsspeicherbauelements gemäß der Erfindung,
  • 9A eine Querschnittansicht entlang einer Linie A-A' von 8,
  • 9B eine Querschnittansicht entlang einer Linie B-B' von 8,
  • 9C eine Querschnittansicht entlang einer Linie C-C' von 8,
  • 10 eine perspektivische Ansicht des Phasenänderungsspeicherbauelements von 8 und
  • 11 eine Querschnittansicht eines weiteren Phasenänderungsspeicherbauelements gemäß der Erfindung.
  • In 2 ist ein Phasenänderungsspeicherbauelement 10 gemäß einer Ausführungsform der Erfindung dargestellt. Zwecks Bequemlichkeit der Erläuterung weist dieses exemplarische Phasenänderungsspeicherbauelement 10 vier Speicherbänke auf. Wie in 2 gezeigt, beinhaltet das Phasenänderungsspeicherbauelement 10 eine erste bis vierte Speicherbank 100_1 bis 100_4, Zeilendecoder 12_1 und 12_2, Zeilentreiber 15_1 bis 15_4, Spaltendecoder 20_1 und 20_2 sowie Eingabe/Ausgabe(E/O)-Schaltkreise 30_1 bis 30_4. Jede der Speicherbänke 100_1 bis 100_4 beinhaltet eine Mehrzahl von PCM-Zellen, die in einem Matrixfeld (nicht gezeigt) angeordnet sind.
  • Der Zeilendecoder 12_1 ist so angeordnet, dass er den Speicherbänken 100_1 und 100_2 dazu dient, Zeilenadressen in den Speicherbänken 100_1 und 100_2 zu bezeichnen. In ähnlicher Weise ist der Zeilendecoder 12_2 so angeordnet, dass er Zeilenadressen in den Speicherbänken 100_3 und 100_4 bezeichnet. Die Zeilentreiber 15_1 bis 15_4 stellen Spannungspegel von Wortleitungen entsprechend Zeilenadressen ein, die von den Zeilendecodern 12_1 und 12_2 geliefert werden.
  • Die Spaltendecoder 20_1 und 20_2 sind zu zwei Speicherbänken 100_1 bis 100_3 beziehungsweise 100_2 bis 100_4 gehörig angeordnet, um Spaltenadressen in der ersten bis vierten Speicherbank 100_1 bis 100_4 zu bezeichnen. Der Spaltendecoder 20_1 kann zum Beispiel Spaltenadressen in der ersten Speicherbank 100_1 und der dritten Speicherbank 100_3 auswählen. Die E/A-Schaltkreise 30_1 bis 30_4 sind bezüglich einer zugehörigen Speicherbank 100_1 bis 100_4 angeordnet und arbeiten so, dass sie Daten in die geeignete Speicherbank 30_1 bis 30_4 schreiben und/oder aus dieser lesen.
  • 3 zeigt einen repräsentativen Teil eines Phasenänderungsspeicherbauelements von 2. Wenngleich zwecks Kürze lediglich die Speicherbank 100_2 und der Zeilentreiber 15_2 dargestellt sind, ist ersichtlich, dass die anderen Speicherbänke 100_1, 100_3 und 100_4 und die anderen Zeilentreiber 15_1, 15_3 und 15_4 von 2 einen ähnlichen Aufbau aufweisen können.
  • Wie in 3 gezeigt, beinhaltet der Speicherblock 100_2 des Phasenänderungsspeicherbauelements einen ersten Speicherblock BLK0, einen zweiten Speicherblock BLK1, eine Mehrzahl von ersten Pull-Down-Transistoren MN01 bis MN04 und eine Mehrzahl von zweiten Pull-Down-Transistoren MN11 bis MN14. Der zweite Zeilentreiber 15_2 beinhaltet einen ersten Pull-Up-Transistor MP0 und einen zweiten Pull-Up-Transistor MP1.
  • Der erste Speicherblock BLK0 beinhaltet eine Mehrzahl von PCM-Zellen Cp, die zwischen jede einer Mehrzahl von Bitleitungen BL0 bis BLn und die erste Wortleitung WL0 eingeschleift sind, und der zweite Speicherblock BLK1 beinhaltet eine Mehrzahl von PCM-Zellen Cp, die zwischen jede einer Mehrzahl von Bitleitungen BL0 bis BLn und die zweite Wortleitung WL1 eingeschleift sind.
  • Wie vorstehend erörtert, kann jede PCM-Zelle Cp ein Widerstandselement Rp beinhalten, das zwischen einem amorphen Zustand und einem kristallinen Zustand wechseln kann, und kann des Weiteren ein Zugriffselement D beinhalten, das in der Lage ist, Strom zu steuern, der durch das variable Widerstandselement Rp fließt.
  • Wie in 3 gezeigt, kann das variable Widerstandselement Rp zwischen jede der Bitleitungen BL0 bis BLn und sein jeweiliges Zugriffselement D eingeschleift sein. Das exemplarische Zugriffselement D ist eine Zellendiode mit einer Kathode, die mit den Wortleitungen WL0 und WL1 gekoppelt ist, und einer Anode, die mit dem variablen Widerstandselement Rp gekoppelt ist. Man beachte, dass die Positionen des variablen Widerstandselements Rp und der Wortleitungen WL0 und WL1 vertauscht sein können.
  • In verschiedenen Ausführungsformen kann das Phasenänderungsmaterial eine binäre (zweielementige) Verbindung wie GaSb, InSb, InSe, Sb2Te3 oder GeTe, eine ternäre (dreielementige) Verbindung wie GeSb-Te, GaSeTe, InSbTe, SnSb2Te4 oder InSbGe oder eine quaternäre (vierelementige) Verbindung sein, wie AgInSbTe, (GeSn)SbTe, GeSb(SeTe) oder Te81Ge15Sb2S2. Das am häufigsten verwendete Phasenänderungsmaterial ist GeSbTe (GST). Es versteht sich jedoch, dass in anderen Ausführungsformen jegliche Anzahl bekannter oder später entwickelter Materialien verwendet werden kann, so lange sie bestimmte gewünschte Eigenschaften aufrechterhalten, wie die Fähigkeit, basierend auf einer gesteuerten Anwendung von Wärme den Widerstand zu ändern.
  • Die Mehrzahl von ersten Pull-Down-Transistoren MN01 bis MN04 kann den Spannungspegel der ersten Wortleitung WL0 herunterziehen. In ähnlicher Weise kann die Mehrzahl von zweiten Pull-Down-Transistoren MN11 bis MN14 den Spannungspegel der zweiten Wortleitung WL1 herunterziehen. Wenngleich die offenbarten Verfahren und Systeme beispielhaft mit einer Mehrzahl von ersten Pull-Down-Transistoren MN01 bis MN04, die so angeordnet sind, dass sie PCM-Zellen des ersten Speicherblocks BLK0 zugeordnet sind, und einer Mehrzahl von zweiten Pull-Down-Transistoren MN11 bis MN14 gezeigt und beschrieben sind, die so angeordnet sind, dass sie den PCM-Zellen des zweiten Speicherblocks BLK1 zugeordnet sind, sind die offenbarten Verfahren und Systeme nicht auf das dargestellte Beispiel beschränkt. In anderen Ausführungsformen kann zum Beispiel die Mehrzahl von ersten Pull-Down-Transistoren MN01 bis MN04 und die Mehrzahl von zweiten Pull-Down-Transistoren MN11 bis MN14 so angeordnet sein, dass sie einer vorgegebenen Anzahl, z. B. zwei, von PCM-Zellen des ersten und zweiten Speicherblocks BLK0 und BLK1 zugeordnet sind.
  • Jeder der Mehrzahl von ersten Pull-Down-Transistoren MN01 bis MN04 und jeder der Mehrzahl von zweiten Pull-Down-Transistoren MN11 bis MN14 können je einen entsprechenden Knoten N1 bis N4 gemeinsam nutzen. Die jeweiligen Knoten N1 bis N4 können mit der Massespannung VSS verbunden sein. Der erste Pull-Down-Transistor MN02 kann zum Beispiel zwischen die erste Wortleitung WL0 und den zweiten Knoten N2 eingeschleift sein, wobei das Gate des Transistors MN02 mit einem ersten Adressensignal XS0 verbunden ist und auf dieses reagiert. In ähnlicher Weise kann der zweite Pull-Down-Transistor MN12 mit der zweiten Wortleitung WL1 verbunden sein, wobei das Gate des Transistors MN12 mit einem zweiten Adressensignal XS1 verbunden ist und auf dieses reagiert.
  • In verschiedenen Ausführungsformen können sich der erste und der zweite Pull-Up-Transistor MP0 und MP1 einen fünften Knoten N5 selektiv teilen. Der fünfte Knoten N5 kann mit der Leistungsspannung VDD verbunden sein. Wie in 3 gezeigt, können sich, wenn der erste und der zweite Pull-Up-Transistor MP0 und MP1 beide PMOS-Transistoren sind, diese einen Sourceknoten teilen. Spezieller kann der erste Pull-Up-Transistor MP0 zwischen die erste Wortleitung WL0 und den fünften Knoten N5 eingeschleift sein und an seinem Gate auf das erste Adressensignal XS0 reagieren, und der zweite Pull-Up-Transistor MP1 kann zwischen die zweite Wortleitung WL1 und den fünften Knoten N5 eingeschleift sein und an seinem Gate auf das zweite Adressensignal XS1 reagieren.
  • Nunmehr wird unter Bezugnahme auf 3 ein exemplarischer Betrieb des Phasenänderungsspeicherbauelements 10 beschrieben. Während eines Schreibvorgangs des Phasenänderungsspeicherbauelements 10 kann das variable Widerstandselement Rp durch Erwärmen des Phasenänderungsmaterials über seine Schmelztemperatur Tm (unter Verwendung eines Stroms, der durch selbiges hindurchfließt) und anschließendes schnelles Abkühlen des Materials in seinen amorphen Zustand (d. h. Logikpegel ”1”) transformiert werden. Andernfalls kann das variable Widerstandselement Rp durch Erwärmen auf eine Temperatur zwischen seiner Kristallisationstemperatur Tx und der Schmelztemperatur Tm, Halten auf der gleichen Temperatur während einer vorgegebenen Zeitspanne, und anschließendes Abkühlen des Materials in seinen kristallinen Zustand (d. h. Logikpegel ”0”) transformiert werden. Während Schreibvorgängen kann eine beträchtlich hohe Menge an Schreibstrom durch das variable Widerstandselement Rp fließen, um einen Phasenübergang zu induzieren. Schreibströme von etwa 1 mA und von etwa 0,6 mA bis 0,7 mA können zum Beispiel für einen Rücksetzvorgang beziehungsweise einen Setzvorgang angewendet werden. Während eines Lesevorgangs des Phasenänderungsspeicherbauelements 10 können gespeicherte Daten aus der PCM-Zelle Cp gelesen werden, indem Strom mit einem ausreichend niedrigen Pegel bereitgestellt wird, so dass keine Phasenänderung bei dem variablen Widerstandselement Rp induziert wird.
  • Wie vorstehend beschrieben, wird eine Bitleitung, z. B. BL1, unter der Mehrzahl von Bitleitungen BL0 bis BLn ausgewählt und eine Wortleitung, z. B. WL1, der Wortleitungen WL0 bis WL1 ausgewählt, wenn die Daten aus der PCM-Zelle Cp gelesen oder in dieser gespeichert werden. Da die ausgewählte Wortleitung WL1 auf niedrigen Pegel wechseln sollte, werden die zweiten Pull-Down-Transistoren MN11 bis MN14, die der ausgewählten Wortleitung WL1 zugeordnet sind, eingeschaltet. Ein Schreib-/Lesestrom (wie durch das Bezugszeichen I1 bezeichnet), der von einem Schreib-/Leseschaltkreis (nicht gezeigt) bereitgestellt wird, kann die Bitleitung BL1, die PCM-Zelle Cp und den zweiten Pull-Down-Transistor MN12 durchlaufen, um zu der Massespannung VSS zu gelangen.
  • In dem Phasenänderungsspeicherbauelement gemäß der Erfindung kann der Schreib-/Lesestrom durch die ersten Pull-Down-Transistoren MN01 bis MN04 oder die zweiten Pull-Down-Transistoren MN11 bis MN14 laufen, die in dem PCM-Zellenfeld 100_2 positioniert sind, ohne durch eine Wortleitung mit einem hohen Widerstand zu laufen, um zu der Massespannung VSS zu gelangen. Somit besteht keine Beschränkung in der Anzahl von PCM-Zellen, die mit den ersten und zweiten Wortleitungen WL0 und WL1 verbunden werden können, basierend auf deren Widerständen. Als ein Ergebnis kann die Stromtreiberkapazität des Zeilentreibers 15_2 erhöht werden.
  • Da sich des Weiteren die ersten Pull-Down-Transistoren MN01 bis MN04 und die zweiten Pull-Down-Transistoren MN11 bis MN14 entsprechende Knoten N1 bis N4 innerhalb des PCM-Zellenfeldes 100_2 teilen, können die ersten Pull-Down-Transistoren MN01 bis MN04 oder die zweiten Pull-Down-Transistoren MN11 bis MN14, die einzeln ausgebildet sind, einen höheren Integrationsgrad aufweisen als jene, die innerhalb des PCM-Zellenfeldes ausgebildet sind.
  • 4 stellt eine Layoutansicht des Phasenänderungsspeicherbauelements von 2 dar, während die 5A bis 5C verschiedene Querschnittansichten desselben sind und 6 eine perspektivische Ansicht des Phasenänderungsspeicherbauelements von 4 zeigt. Man beachte, dass eine dielektrische Zwischenschicht, eine intermetallische dielektrische Schicht oder dergleichen zwecks Kürze in 6 nicht gezeigt sind.
  • Bezugnehmend auf die 3 bis 6 ist ein Bauelementisolationsbereich 120 auf einem Halbleitersubstrat 110 eines ersten Leitfähigkeitstyps (z. B. p-leitend) angeordnet, um einen ersten und einen zweiten aktiven Bereich, die mit ”n-aktiv” beziehungsweise ”p-aktiv” bezeichnet sind, auf dem Halbleitersubstrat 110 zu definieren. Eine Mehrzahl von ersten n-aktiven Bereichen kann in dem PCM-Zellenfeldbereich I ausgebildet sein, und eine Mehrzahl von zweiten p-aktiven Bereichen kann in dem Zeilentreiberbereich 11 ausgebildet sein. In dem vorliegenden Beispiel kann das Halbleitersubstrat 110 ein Siliciumsubstrat, SOI (Silicium-auf-Isolator), ein Ga-As-Substrat, ein Si-Ge-Substrat, ein keramisches Substrat, ein Quarzsubstrat oder ein Glassubstrat für ein Anzeigebauelement sein. Des Weiteren kann der Bauelementisolationsbereich 120 eine fließfähige Oxidschicht (FOX-Schicht), die eine lokale Oxidation von Silicium (LOCOS) verwendet, oder ein flacher Grabenisolations(STI)-Bereich sein.
  • Eine Mehrzahl von ersten und zweiten Pull-Down-Transistoren MN01, MN11, MN02 und MN12 ist auf dem PCM-Zellenfeldbereich I ausgebildet, und ein erster und ein zweiter Pull-Up-Transistor MP0 und MP1 sind auf dem Zeilentreiberbereich II ausgebildet.
  • Die Mehrzahl von ersten und zweiten Pull-Down-Transistoren MN01, MN11, MN02 und MN12 kann eine erste und eine zweite Gateelektrode 120 und 121 beinhalten, die sich in einer Richtung auf dem ersten und dem zweiten n- bzw. p-aktiven Bereich erstrecken. Des Weiteren kann ein erster gemeinsamer Übergangsbereich 114 in dem ersten, n-aktiven Bereich zwischen der ersten und der zweiten Gateelektrode 120 und 121 ausgebildet sein, und ein erster Übergangsbereich 115 kann entgegengesetzt zu dem ersten gemeinsamen Übergangsbereich 114 bezüglich der ersten Gateelektrode 120 ausgebildet sein. Außerdem kann ein zweiter Übergangsbereich 116 entgegengesetzt zu dem ersten gemeinsamen Übergangsbereich 114 bezüglich der zweiten Gateelektrode 121 ausgebildet sein.
  • In dem vorliegenden Beispiel ist der erste gemeinsame Übergangsbereich 114 den Knoten N1 und N2 (d. h. den Sourceknoten) zugeordnet, die von den ersten und zweiten Pull-Down-Transistoren MN01, MN11, MN02 und MN12 gemeinsam genutzt werden, während der erste Übergangsbereich 115 Drainknoten der ersten Pull-Down-Transistoren MN01 und MN02 zugeordnet ist, und der zweite Übergangsbereich 116 Drainknoten der zweiten Pull-Down-Transistoren MN11 und MN12 zugeordnet ist.
  • Der erste und der zweite Pull-Up-Transistor MP0 und MP1 können einen zweiten gemeinsamen Übergangsbereich 117 beinhalten, der in dem zweiten, p-aktiven Bereich zwischen der ersten und der zweiten Gateelektrode 120 und 121 ausgebildet ist. Ein dritter Übergangsbereich 118 kann außerdem bezüglich der ersten Gateelektrode 120 entgegengesetzt zu dem zweiten gemeinsamen Übergangsbereich 117 ausgebildet sein. In ähnlicher Weise kann ein vierter Übergangsbereich 119 bezüglich der zweiten Gateelektrode 121 entgegengesetzt zu dem zweiten gemeinsamen Übergangsbereich 117 ausgebildet sein.
  • Man beachte, dass der zweite gemeinsame Übergangsbereich 117 dem Knoten N5 (d. h. einem Sourceknoten) zugeordnet ist, der von dem ersten und dem zweiten Pull-Up-Transistor MP0 und MP1 gemeinsam genutzt wird, dass der dritte Übergangsbereich 118 einem Drainknoten des ersten Pull-Up-Transistors MP0 zugeordnet ist und der vierte Übergangsbereich 119 einem Drainknoten des zweiten Pull-Up-Transistors MP1 zugeordnet ist.
  • Weiterhin kann eine Gateisolationsschicht unter der ersten und der zweiten Elektrode 120 und 121 ausgebildet sein. Außerdem kann ein Abstandshalter auf den Seitenwänden der ersten und der zweiten Gateelektrode 120 und 121 ausgebildet sein. Der erste und der zweite gemeinsame Übergangsbereich 114 und 117 können ebenso wie der erste bis vierte Übergangsbereich 115 bis 119 innerhalb des ersten, n-aktiven und des zweiten, p-aktiven Bereichs unter Verwendung der ersten und der zweiten Gateelektrode 120 und 121 ausgebildet sein, wobei die Abstandshalter als selbstjustierte Ionenimplantationsmasken verwendet werden.
  • Ein Zwischenschichtdielektrikum (ILD) 130 mit einer Mehrzahl von Kontaktöffnungen, die den ersten und den zweiten gemeinsamen Übergangsbereich 114 und 117 freilegen, sowie der erste bis vierte Übergangsbereich 115 bis 119 können auf dem Halbleitersubstrat 110 ausgebildet sein. Hierbei kann das ILD 130 eine fließfähige Oxidschicht (FOX-Schicht), eine Torensilazen(TOSZ)-Schicht, eine undotierte Silicatglas(USG)-Schicht, eine Borsilicatglas(BSG)-Schicht, eine Phosphosilicatglas(PSG)-Schicht, eine Borphosphosilicatglas(BPSG)-Schicht, eine plasmaunterstützte Tetraethylorthosilicat(PE-TEOS)-Schicht, eine Fluoridsilicat(FSG)-Schicht, eine Schicht aus einem Plasma hoher Dichte (HDP-Schicht) oder dergleichen sein. Außerdem kann das ILD 130 durch einen geeigneten CVD-Prozess gebildet werden, wie eine atomare Schichtdeposition (ALD), eine plasmaunterstützte atomare Schichtdeposition (PEALD), eine metallorganische chemische Gasphasenabscheidung (MOCVD), eine plasmaunterstützte chemische Gasphasenabscheidung (PECVD) und dergleichen.
  • Die Mehrzahl von Kontaktöffnungen beinhaltet einen ersten und einen zweiten Kontakt C1 und C2, die eine Verbindung mit dem ersten beziehungsweise zweiten gemeinsamen Übergangsbereich 114 und 117 herstellen können. In ähnlicher Weise können ein dritter bis sechster Kontakt C3 bis C6 jeweils eine Verbindung mit dem ersten bis vierten Übergangsbereich 115 bis 119 herstellen.
  • Eine Mehrzahl von ersten leitfähigen Leitungen M1a, M1b, M1c und M1d, die sich in eine Richtung erstrecken, ist auf dem ersten bis sechsten Kontakt C1 bis C6 und dem ILD 130 angeordnet. Die leitfähige Leitung M1a ist mit dem ersten gemeinsamen Übergangsbereich 114 über den ersten Kontakt C1 verbunden. Die leitfähige Leitung M1b ist mit dem zweiten gemeinsamen Übergangsbereich 117 über den zweiten Kontakt C2 verbunden. Die leitfähige Leitung M1c ist mit dem dritten Kontakt C3 und dem fünften Kontakt verbunden, so dass der erste Übergangsbereich 115 mit dem dritten Übergangsbereich 118 elektrisch verbunden ist. Die leitfähige Leitung M1d ist mit dem vierten Kontakt C4 und dem sechsten Kontakt C6 verbunden, so dass der vierte Übergangsbereich 116 mit dem sechsten Übergangsbereich 119 elektrisch verbunden ist. Man beachte, dass die leitfähigen Leitungen M1c und M1d Wortleitungen entsprechen. Man beachte außerdem, dass die Mehrzahl von ersten leitfähigen Leitungen M1a bis M1d aus Aluminium oder Wolfram gebildet sein kann.
  • Ein erstes intermetallisches Dielektrikum (IMD) 140, das eine Mehrzahl von Öffnungen beinhaltet, die Oberseiten von vorgegebenen Bereichen der Mehrzahl von ersten leitfähigen Leitungen M1a bis M1d freilegen, kann auf der Mehrzahl von ersten leitfähigen Leitungen M1a bis M1d und dem ILD 130 angeordnet sein. Hierbei kann das IMD 140 aus Siliciumoxid (SiOx), einer fließfähigen Oxidschicht (FOX-Schicht), einer Torensilazen(TOSZ)-Schicht, einer undotierten Silicatglas(USG)-Schicht, einer Borsilicatglas(BSG)-Schicht, einer Phosphosilicatglas(PSG)-Schicht, einer Borphosphosilicatglas(BPSG)-Schicht, einer plasmaunterstützen Tetraethylorthosilicat(PE-TEOS)-Schicht, einer Fluoridsilicat(FSG)-Schicht, einer Schicht aus einem Plasma hoher Dichte (HDP-Schicht) oder dergleichen bestehen.
  • Jede der Mehrzahl von Öffnungen, die in dem ersten IMD 140 enthalten ist, kann mit einer ersten Halbleiterstruktur 142 eines zweiten Leitfähigkeitstyps (z. B. n-leitend) und einer zweiten Halbleiterstruktur 144 eines ersten Leitfähigkeitstyps (z. B. p-leitend) gefüllt sein, die über der ersten Halbleiterstruktur 142 liegt. Paare der ersten und der zweiten Halbleiterstruktur 142 und 144 können unabhängig voneinander auf den ersten leitfähigen Leitungen M1a bis M1d gemäß den Positionen der Mehrzahl von Öffnungen angeordnet sein.
  • Die erste und die zweite Halbleiterstruktur 142 und 144 bilden Zugriffselemente (Zellendioden D). Die zweite Halbleiterstruktur 144 kann eine höhere Störstellenkonzentration als die erste Halbleiterstruktur 142 aufweisen, um einen Leckstrom zu verhindern, der durch eine in Sperrrichtung vorgespannte Zellendiode fließt. Eine Sperrvorspannung kann an eine Zellendiode D in einer nicht ausgewählten PCM-Zelle während eines Schreib- oder Lesevorgangs angelegt werden.
  • Während die Mehrzahl von Öffnungen, die in dem ersten IMD 140 enthalten sind, mit der ersten und der zweiten Halbleiterstruktur 142 und 144 gefüllt sein können, können selektiv leitfähige Stifte zu den zweiten Halbleiterstrukturen 144 hinzugefügt sein, um die Mehrzahl von Öffnungen zu füllen. Die leitfähigen Stifte können Metallstifte mit resistiven Kontakten sein, z. B. Wolfram-Stifte.
  • Ein zweites IMD 150 mit einer Mehrzahl von Kontaktöffnungen kann auf der Mehrzahl von Zellendioden D und dem ersten IMD 140 ausgebildet sein. Das zweite IMD 150 kann aus Siliciumoxid (SiOx) bestehen. Jede der Mehrzahl von Kontaktöffnungen kann mit jedem Bodenelektrodenkontakt (BEC) gefüllt sein, der in verschiedenen Ausführungsformen aus TiN bestehen kann.
  • Eine Mehrzahl von variablen Widerstandselementen, die im Allgemeinen als GSTs abgekürzt werden und mit den jeweiligen BECs verbunden sind, können auf den jeweiligen BECs und dem zweiten IMD 150 ausgebildet sein. Phasenänderungsmaterialien, welche die GST bilden, können eine binäre (zweielementige) Verbindung wie GaSb, InSb, InSe, Sb2Te3 oder GeTe, eine ternäre (dreielementige) Verbindung wie GeSbTe, GaSeTe, InSbTe, SnSb2Te4 oder InSbGe, oder eine quaternäre (vierelementige) Verbindung sein, wie AgInSbTe, (GeSn)SbTe, GeSb(SeTe) oder Te81Ge15Sb2S2. Das am häufigsten verwendete Phasenänderungsmaterial ist GeSbTe.
  • Eine Mehrzahl von zweiten leitfähigen Leitungen M2a, M2b, M2c und M2d ist auf den GST und dem dritten IMD 160 angeordnet und erstreckt sich so, dass sie sich mit der ersten und der zweiten Gateektrode 120 und 121 schneidet. Die leitfähige Leitung M2a ist mit einer Mehrzahl von GSTs verbunden. Die leitfähige Leitung M2b, der eine Massespannung VSS zugeführt wird und die mit dem ersten Durchkontakt V1 verbunden ist, ist mit dem ersten gemeinsamen Übergangsbereich 114 verbunden. Die leitfähige Leitung M2c, der die Leistungsspannung VDD zugeführt wird und die mit dem zweiten Durchkontakt V2 verbunden ist, ist mit dem zweiten gemeinsamen Übergangsbereich 117 verbunden. Hierbei entspricht die zweite leitfähige Leitung M2a einer Bitleitung. Man beachte, dass in verschiedenen Ausführungsformen die Mehrzahl von zweiten leitfähigen Leitungen M2a bis M2d aus Aluminium oder Wolfram gebildet sein kann.
  • Eine Barrierenschicht 162 kann auf den GST ausgebildet sein. Die Barrierenschicht 162 verhindert eine Diffusion zwischen dem Phasenänderungsmaterial der GST und den Materialien der zweiten leitfähigen Leitungen M2a. In verschiedenen Ausführungsformen kann die Barrierenschicht 162 aus Titan(Ti)/Titannitrid(TiN) bestehen.
  • Während bei der exemplarischen Ausführungsform der Erfindung gezeigt wurde, dass die GST und die zweite leitfähige Leitung M2a einander über die Barrierenschicht 162 kontaktieren, können sie in verschiedenen Ausführungsformen über einen oberen Elektrodenkontakt, der des Weiteren auf den GST vorgesehen ist, in Kontakt stehen.
  • Man beachte, dass andere Bereiche als die GST mit dem dritten IMD 160 gefüllt sein können. Außerdem kann eine Mehrzahl von ”Durchkontaktöffnungen” durch das erste, das zweite und das dritte IMD 140, 150 und 160 hindurch ausgebildet sein. Die Mehrzahl von Durchkontaktöffnungen kann einen ersten Durchkontakt V1, der die leitfähigen Leitungen M1a mit den leitfähigen Leitungen M2b verbindet, sowie einen zweiten Durchkontakt V2 beinhalten, der die leitfähigen Leitungen M1b mit den leitfähigen Leitungen M2c verbindet.
  • Nunmehr wird unter Bezugnahme auf die 4 und 5B ein Betrieb des Phasenänderungsspeicherbauelements detaillierter beschrieben. Zum Schreiben oder Lesen von Daten, die in den PCM-Zellen Cp gespeichert sind, durchläuft ein Lese-/Schreibstrom die GST über einen Strompfad 12. Der Lese-/Schreibstrom kann entlang der leitfähigen Leitung (Bitleitung) M2a, der GST, der BEC, der Zellendiode D, der leitfähigen Leitung M1d, des vierten Kontakts C4, des zweiten Pull-Down-Transistors MN11, des ersten Kontakts C1, der leitfähigen Leitung M1a, des ersten Durchkontakts V1 und der leitfähigen Leitung M2b zugeführt werden, um zu der Massespannung VSS zu laufen.
  • 7 zeigt ein weiteres Phasenänderungsspeicherbauelement gemäß der Erfindung als Modifikation der Ausführungsform von 3. Entsprechende Bezugszeichen, die ähnlich (oder gleich wie) jenen (jene) sind, die für jeweilige, in 3 gezeigte Komponenten vergeben wurden, sind weggelassen. Wie in 7 gezeigt, ist in diesem Phasenänderungsspeicherbauelement ein erster Pull-Down-Transistor MN01 so angeordnet, dass er einer ersten Speicherblockzelle BLK0 zugeordnet ist, und ein zweiter Pull-Down-Transistor MN1 ist so angeordnet, dass er einer zweiten Speicherblockzelle BLK1 zugeordnet ist. Der erste und der zweite Pull-Down-Transistor MN0 und MN1 teilen sich einen Knoten N6, der mit einer Massespannung VSS verbunden sein kann. Wenn der erste und der zweite Pull-Down-Transistor MN0 und MN1 beide NMOS-Transistoren sind, können sie sich einen Sourceknoten teilen.
  • Strom, der durch eine Mehrzahl von PCM-Zellen Cp läuft, die in der ersten und der zweiten Speicherblockzelle BLK0 und BLK1 enthalten sind, kann durch den ersten und den zweiten Pull-Down-Transistor MN0 und MN1 zu der Massespannung VSS laufen. Zum Beispiel kann ein Schreib-/Lesestrom, wie mit einem Bezugszeichen 13 bezeichnet, der von einem Schreib-/Leseschaltkreis (nicht gezeigt) bereitgestellt wird, über eine Bitleitung BL1, die PCM-Zellen Cp und den zweiten Pull-Down-Transistor MN1 zu der Massespannung VSS laufen.
  • 8 ist eine Layoutansicht, die zur Erläuterung von Schritten eines Verfahrens zur Herstellung eines Phasenänderungsspeicherbauelements gemäß einer Ausführungsform der Erfindung nützlich ist, während die 9A bis 9C entsprechende Querschnittansichten sind und 10 eine perspektivische Ansicht des Phasenänderungsspeicherbauelements von 8 ist. Man beachte, dass in 10 das ILD, IMD oder andere Elemente zwecks Einfachheit nicht gezeigt sind.
  • Bezugnehmend auf die 7 bis 10 werden ein erster und ein zweiter aktiver Bereich, die mit ”n-aktiv” beziehungsweise ”p-aktiv” bezeichnet sind, auf einem Halbleitersubstrat 110 eines ersten Leitfähigkeitstyps (z. B. p-leitend) definiert. Der erste und der zweite Pull-Down-Transistor MN0 und MN1 werden auf dem PCM-Zellenfeldbereich I gebildet, und der erste und der zweite Pull-Up-Transistor MP0 und MP1 werden auf dem Zeilentreiberbereich II gebildet. Hierbei können der erste und der zweite Übergangsbereich 115a und 116a als Wortleitungen dienen.
  • Man beachte, dass in dieser Ausführungsform der erste und der zweite Pull-Down-Transistor MN0 und MN1 größer als die entsprechenden Transistoren in der vorherigen Ausführungsform sein können, da der erste und der zweite Pull-Down-Transistor MN0 und MN1 entsprechend dem ersten beziehungsweise dem zweiten Speicherblock BLK0 und BLK1 gebildet werden.
  • Ein erstes Zwischenschichtdielektrikum (ILD) 230 mit einer Mehrzahl von Kontaktöffnungen wird auf dem Halbleitersubstrat 110 gebildet. Jede der Mehrzahl von Kontaktöffnungen des ersten ILD 230 kann mit einer ersten Halbleiterstruktur 232 eines zweiten Leitfähigkeitstyps (z. B. n-leitend) und einer zweiten Halbleiterstruktur 234 eines ersten Leitfähigkeitstyps (z. B. p-leitend) gefüllt werden, die über der ersten Halbleiterstruktur 232 liegt. Man beachte, dass die erste und die zweite Halbleiterstruktur 232 und 234 unabhängig voneinander auf dem ersten und dem zweiten Übergangsbereich 115a und 115b gemäß den Positionen der Mehrzahl von Öffnungen angeordnet werden können. Man beachte außerdem, dass die erste und die zweite Halbleiterstruktur 232 und 234 Zugriffselemente/Zellendioden D bilden können.
  • Ein zweites ILD 240 mit einer Mehrzahl von Kontaktöffnungen kann auf einer Mehrzahl von Zellendioden D und dem ersten ILD 230 gebildet werden. Jede der Mehrzahl von Kontaktöffnungen kann mit jedem unteren Elektrodenkontakt (BEC) gefüllt werden.
  • Eine Mehrzahl von variablen Widerstandselementen (im Allgemeinen als GSTs abgekürzt) ist mit den jeweiligen BECs verbunden und auf den BEC und dem zweiten ILD 240 angeordnet. Eine Barrierenschicht 252 kann auf den GST gebildet werden. Andere Bereiche als die GST werden mit einem dritten ILD 250 gefüllt.
  • Eine Mehrzahl von Durchkontaktöffnungen ist durch das erste, das zweite und das dritte ILD 230, 240 und 250 hindurch gebildet. Die Mehrzahl von Durchkontaktöffnungen beinhaltet einen ersten Kontakt C1, der mit einem ersten gemeinsamen Übergangsbereich 114a verbunden ist, einen zweiten Kontakt C2, der mit einem zweiten gemeinsamen Übergangsbereich 117 verbunden ist, einen dritten Kontakt C3, der mit einem ersten Übergangsbereich 115a verbunden ist, einen vierten Kontakt C4, der mit einem zweiten Übergangsbereich 116a verbunden ist, einen fünften Kontakt C5, der mit einem dritten Übergangsbereich 118 verbunden ist, und einen sechsten Kontakt C6, der mit einem vierten Übergangsbereich 119 verbunden ist.
  • Eine Mehrzahl von leitfähigen Leitungen M1a, die sich so erstrecken, dass sie sich mit der ersten und der zweiten Gateelektrode 120 und 121 schneiden, ist auf der Mehrzahl von GSTs und dem dritten ILD 250 angeordnet. Die Mehrzahl von leitfähigen Leitungen M1a entspricht Bitleitungen. Außerdem ist die leitfähige Leitung M1b so angeordnet, dass sie mit dem ersten Kontakt C1 eine Verbindung herstellt, und die leitfähige Leitung M1c ist so angeordnet, dass sie mit dem zweiten Kontakt C2 eine Verbindung herstellt. Des Weiteren kann die leitfähige Leitung M1d, die mit dem dritten Kontakt C3 und dem fünften Kontakt C5 verbunden ist, dazu verwendet werden, mit dem ersten und dem dritten Übergangsbereich 115a und 118 eine Verbindung herzustellen. In ähnlicher Weise kann die leitfähige Leitung M1e, die mit dem vierten Kontakt C4 und dem sechsten Kontakt C6 verbunden ist, mit dem zweiten und dem vierten Übergangsbereich 116a und 119 eine Verbindung herstellen.
  • Ein intermetallisches Dielektrikum (IMD) 260, das eine Mehrzahl von Durchkontaktöffnungen beinhaltet, die Oberseiten von vorgegebenen Bereichen der Mehrzahl von ersten leitfähigen Leitungen M1a, M1b, M1c, M1d und M1e freilegen, können auf der Mehrzahl von ersten leitfähigen Leitungen M1a bis M1d und dem dritten ILD 250 angeordnet werden. Die Mehrzahl von Durchkontaktöffnungen kann einen ersten Durchkontakt V1, der mit der leitfähigen Leitung M1b verbunden ist, und einen zweiten Durchkontakt V2 beinhalten, der mit der leitfähigen Leitung M2c verbunden ist.
  • Eine Mehrzahl von zweiten leitfähigen Leitungen M2a und M2b kann auf der Mehrzahl von Durchkontaktöffnungen und dem IMD 260 angeordnet werden. Die leitfähige Leitung M2a, die von der Massespannung VSS versorgt wird, kann mit dem ersten Durchkontakt V1 verbunden werden, um dann mit dem ersten gemeinsamen Übergangsbereich 114a verbunden zu werden. In ähnlicher Weise kann die leitfähige Leitung M2c, die von der Leistungsspannung VDD versorgt wird, mit dem zweiten Durchkontakt V2 verbunden werden, um dann mit dem zweiten gemeinsamen Übergangsbereich 117 verbunden zu werden.
  • Nunmehr wird unter Bezugnahme auf die 8 und 9B ein Betrieb des Phasenänderungsspeicherbauelements detaillierter beschrieben. Um Daten zu lesen oder zu schreiben, die in den PCM-Zellen Cp gespeichert sind, kann ein Lese-/Schreibstrom, der durch die GST läuft, durch einen Strompfad 14 laufen. Der Lese-/Schreibstrom kann über die GST, BEC, die Zellendiode D, den zweiten Pull-Down-Transistor MN1, den ersten Kontakt C1, die leitfähige Leitung M1b, den ersten Durchkontakt V1 und die leitfähige Leitung M2a zu der Massespannung VSS laufen.
  • 11 ist eine perspektivische Ansicht eines Phasenänderungsspeicherbauelements gemäß noch einer weiteren Ausführungsform der Erfindung als Modifikation der Ausführungsform von 10. Entsprechende Bezugszeichen, die für jeweilige, in 10 gezeigte Komponenten vergeben wurden, sind weggelassen. Wie in 11 gezeigt, kann sich gemäß dieser Ausführungsform ein Phasenänderungsmaterial, das GSTs bildet, parallel zu leitfähigen Leitungen M1a, d. h. Bitleitungen BL0 und BL1, erstrecken. Das heißt, das Phasenänderungsmaterial kann für eine Mehrzahl von PCM-Zellen statt für jede PCM-Zelle angeordnet werden. Um einen Ätzprozess effizienter und präziser zu machen, kann das Phasenänderungsmaterial streifenförmig strukturiert werden. Als ein Ergebnis weist das streifenförmige Phasenänderungsmaterial weniger mechanische Spannung auf, wodurch es selbst nach wiederholten Schreib- und Lesevorgängen eine hohe Beständigkeit zeigt.
  • Während durch das Verfahren zur Herstellung eines Phasenänderungs-/speicherbauelements gemäß der Erfindung, wie gezeigt und beschrieben, das die GSTs bildende Phasenänderungsmaterial vollständig parallel zu Bitleitungen ist, versteht es sich für den Fachmann, dass sich auch lediglich ein Teil des Phasenänderungsmaterials parallel zu Bitleitungen erstrecken kann. Außerdem kann sich das Phasenänderungsmaterial gemäß Charakteristika des Phasenänderungsspeicherbauelements parallel zu Wortleitungen erstrecken. Des Weiteren kann sich ein Phasenänderungsmaterial in einer solchen Weise, wie in 4 gezeigt, parallel zu Bitleitungen erstrecken.
  • Wie vorstehend beschrieben, kann gemäß dem Phasenänderungsspeicherbauelement der Erfindung ein Schreib-/Lesestrom durch Pull-Down-Transistoren, die in einem Phasenänderungsspeicherzellenfeld positioniert sind, zu einer Massespannung laufen, ohne durch Wortleitungen zu laufen, die ein beträchtlich hohes Widerstandsniveau zeigen. Demgemäß kann der Widerstand einer Wortleitung die Anzahl von PCM-Zellen nicht beschränken, die mit einer Wortleitung verbunden werden können. Das heißt, es kann eine hohe Stromtreiberkapazität eines Zeilentreibers ohne Berücksichtigung des Widerstands einer Wortleitung erreicht werden.
  • Da ein erster und ein zweiter Pull-Down-Transistor in einem Phasenänderungsspeicherzellenfeld in entsprechenden Speicherblöcken ausgebildet sind, kann des Weiteren die Integrationsdichte des Phasenänderungsspeicherbauelements gemäß der Erfindung erhöht werden.

Claims (15)

  1. Phasenänderungsspeicherbauelement mit – einem Phasenänderungsspeicherzellenfeld, das wenigstens einen ersten Speicherblock (BLK0), der eine Mehrzahl von Phasenänderungsspeicherzellen (Cp) beinhaltet, die jeweils zwischen je eine von einer Mehrzahl von Bitleitungen (BL0 bis BLn) und eine erste Wortleitung (WL0) eingeschleift sind, und einen zweiten Speicherblock (BLK1), der eine Mehrzahl von Phasenänderungsspeicherzellen (Cp) aufweist, die jeweils zwischen je eine der Mehrzahl von Bitleitungen und eine zweite Wortleitung (WL1) eingeschleift sind, sowie wenigstens einen ersten und wenigstens einen zweiten Pull-Down-Transistor (MN0 bis MN14) umfasst, die zwischen dem ersten und dem zweiten Speicherblock angeordnet sind und einen Spannungspegel der ersten beziehungsweise der zweiten Wortleitung herunterziehen und sich einen Knoten (N1 bis N4) teilen, und – einem Zeilentreiber (15_1 bis 15_4), der seitlich von dem ersten und dem zweiten Speicherblock sowie dem ersten und zweiten Pull-Down-Transistor angeordnet ist und einen ersten und einen zweiten Pull-Up-Transistor (MP0, MP1) beinhaltet, die dafür ausgelegt sind, den Spannungspegel von jeder der ersten und der zweiten Wortleitung heraufzuziehen.
  2. Phasenänderungsspeicherbauelement nach Anspruch 1, wobei einer oder mehrere erste und zweite Pull-Down-Transistoren für jeden ersten bzw. zweiten Speicherblock vorgesehen sind.
  3. Phasenänderungsspeicherbauelement nach Anspruch 1 oder 2, wobei der Knoten, den sich der erste und der zweite Pull-Down-Transistor teilen, mit einer Massespannung verbunden ist.
  4. Phasenänderungsspeicherbauelement nach einem der Ansprüche 1 bis 3, wobei sich der erste und der zweite Pull-Up-Transistor einen Knoten (N5) teilen, der mit einer Leistungsversorgungsspannung verbunden ist.
  5. Phasenänderungsspeicherbauelement nach einem der Ansprüche 1 bis 4, wobei der erste und der zweite Pull-Down-Transistor NMOS-Transistoren sind und/oder der erste und der zweite Pull-Up-Transistor PMOS-Transistoren sind.
  6. Phasenänderungsspeicherbauelement nach einem der Ansprüche 1 bis 5, wobei – der erste und der zweite Pull-Down-Transistor (MN01 bis MN14) folgende Elemente enthalten: – eine erste und eine zweite Gateelektrode (120, 121), die sich in einer vorgegebenen Richtung auf einem Halbleitersubstrat erstrecken, – einen gemeinsamen Übergangsbereich (114), der in dem Halbleitersubstrat zwischen der ersten und der zweiten Gateelektrode ausgebildet ist, – einen ersten Übergangsbereich (115), der auf einer dem ersten gemeinsamen Übergangsbereich gegenüberliegenden Seite der ersten Gateelektrode ausgebildet ist, und – einen zweiten Übergangsbereich (116), der auf einer dem ersten gemeinsamen Übergangsbereich gegenüberliegenden Seite der zweiten Gateelektrode ausgebildet ist, und – das Phasenänderungsspeicherzellenfeld eine erste leitfähige Leitung aufweist, die sich so erstreckt, dass sie sich mit der ersten und der zweiten Gateelektrode auf dem Halbleitersubstrat schneidet, wobei die erste und die zweite Phasenänderungsspeicherzelle (Cp) zwischen dem ersten bzw. dem zweiten Übergangsbereich und der ersten leitfähigen Leitung ausgebildet sind.
  7. Phasenänderungsspeicherbauelement nach Anspruch 6, wobei – das Halbleitersubstrat einen ersten aktiven Bereich (n-aktiv) und einen zweiten aktiven Bereich (p-aktiv) aufweist, die darauf definiert sind, – sich die erste und die zweite Gateelektrode in einer vorgegebenen Richtung auf dem ersten aktiven Bereich und dem zweiten aktiven Bereich erstrecken, – der erste gemeinsame Übergangsbereich in dem ersten aktiven Bereich zwischen der ersten und der zweiten Gateelektrode ausgebildet ist und – der erste und der zweite Pull-Up-Transistor (MP0, MP1) folgende Elemente beinhalten: – einen zweiten gemeinsamen Übergangsbereich (117), der in dem zweiten aktiven Bereich zwischen der ersten und der zweiten Gateelektrode ausgebildet ist, – einen dritten Übergangsbereich (118), der auf einer dem zweiten gemeinsamen Übergangsbereich gegenüberliegenden Seite der ersten Gateelektrode ausgebildet ist, und – einen vierten Übergangsbereich (119), der auf einer dem zweiten gemeinsamen Übergangsbereich gegenüberliegenden Seite der zweiten Gateelektrode ausgebildet ist.
  8. Phasenänderungsspeicherbauelement nach Anspruch 6 oder 7, das des Weiteren zweite leitfähige Leitungen beinhaltet, die sich in der vorgegebenen Richtung auf dem Halbleitersubstrat erstrecken und mit dem ersten beziehungsweise dem zweiten Übergangsbereich elektrisch verbunden sind.
  9. Phasenänderungsspeicherbauelement nach Anspruch 8, wobei die erste und die zweite Phasenänderungsspeicherzelle zwischen je einer der zweiten leitfähigen Leitungen und der ersten leitfähigen Leitung ausgebildet sind.
  10. Phasenänderungsspeicherbauelement nach einem der Ansprüche 6 bis 9, wobei die erste leitfähige Leitung eine Mehrzahl von Bitleitungen beinhaltet, die sich so erstrecken, dass sie sich mit der ersten und der zweiten Gateelektrode auf dem Halbleitersubstrat schneiden.
  11. Phasenänderungsspeicherbauelement nach Anspruch 10, wobei eine erste Phasenänderungsspeicherzelle zwischen dem ersten Übergangsbereich und einer der Bitleitungen ausgebildet ist und eine zweite Phasenänderungsspeicherzelle zwischen dem zweiten Übergangsbereich und einer der Bitleitungen ausgebildet ist.
  12. Phasenänderungsspeicherbauelement nach einem der Ansprüche 6 bis 11, wobei der gemeinsame Übergangsbereich mit einer Massespannung elektrisch verbunden ist.
  13. Phasenänderungsspeicherbauelement nach einem der Ansprüche 1 bis 12, wobei jede der Phasenänderungsspeicherzellen ein variables Widerstandselement (Rp), das ein Phasenänderungsmaterial, welches in Reaktion auf einen durch das variable Widerstandselement fließenden Strom wenigstens zwei Widerstandswerte aufweist, und ein Zugriffselement (D) beinhaltet, das den Strom steuert.
  14. Phasenänderungsspeicherbauelement nach Anspruch 13, wobei das Zugriffselement eine Zellendiode beinhaltet, die seriell mit dem variablen Widerstandselement verbunden ist.
  15. Phasenänderungsspeicherbauelement nach Anspruch 13 oder 14, wobei das Phasenänderungsmaterial aus Germanium (Ge), Antimon (Sb) und Tellur (Te) besteht.
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