DE10124774B4 - Semiconductor component having at least one semiconductor chip on a base chip serving as substrate and method for its production - Google Patents

Semiconductor component having at least one semiconductor chip on a base chip serving as substrate and method for its production Download PDF

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Abstract

Halbleiterbauelement mit zumindest einem Halbleiterchip (20) auf einem als Substrat dienenden Basischip (10), bei dem – der zumindest eine Halbleiterchip (20) und der Basischip (10) Kontaktflächen (11, 21) aus Metall aufweisen, die über jeweilige Durchkontaktierungen (15, 25) Kontaktpads (14, 24) in einer jeweiligen obersten Metallage des Halbleiterchips (20) und des Basischips (10) kontaktieren, – der zumindest eine Halbleiterchip (20) und der Basischip (10) jeweils zumindest eine weitere Metallfläche (13, 23) aufweisen, die einander gegenüberliegend angeordnet sind, und die keinen elektrisch leitenden Kontakt zu den Kontaktpads (14, 24) aufweisen, – der zumindest eine Halbleiterchip so zu dem Basischip hin ausgerichtet ist, dass einander zugeordnete Kontaktflächen und einander gegenüberliegende weitere Metallflächen (13, 23) des zumindest einen Halbleiterchips und des Basischips einander zugewandt sind und die einander zugewandten Kontaktflächen und die einander zugewandten weiteren Metallflächen (13, 23) elektrisch leitend miteinander verbunden sind, – der Basischip Bauelemente enthält, die in einer ersten Technologie gefertigt sind und – der zumindest eine Halbleiterchip Bauelemente enthält, die in einer zweiten Technologie gefertigt sind, bei dem – der Abstand zwischen einer jeweiligen Kontaktfläche (21) des zumindest einen Halbleiterchips (20) und der damit verbundenen Kontaktfläche (11) des Basischips (10) weniger als 10 μm beträgt und – die einander zugewandten Kontaktflächen und weiteren Metallflächen über zumindest eine Metallschicht elektrisch leitend miteinander verbunden sind.Semiconductor component having at least one semiconductor chip (20) on a base chip (10) serving as substrate, in which - the at least one semiconductor chip (20) and the base chip (10) have contact surfaces (11, 21) made of metal which are connected via respective plated-through holes (15 , 25) contacting contact pads (14, 24) in a respective uppermost metal layer of the semiconductor chip (20) and of the base chip (10), - the at least one semiconductor chip (20) and the base chip (10) each have at least one further metal surface (13, 23 ), which are arranged opposite to one another, and which have no electrically conductive contact with the contact pads (14, 24), - the at least one semiconductor chip is oriented toward the base chip such that contact surfaces assigned to one another and further metal surfaces (13, 23) of the at least one semiconductor chip and the base chip face each other and zugewan the mutually facing contact surfaces and each other dten further metal surfaces (13, 23) are electrically conductively connected to each other - the base chip contains components which are manufactured in a first technology and - which contains at least one semiconductor chip components, which are manufactured in a second technology, in which - the distance between a respective contact surface (21) of the at least one semiconductor chip (20) and the associated contact surface (11) of the base chip (10) is less than 10 .mu.m and - the mutually facing contact surfaces and further metal surfaces are electrically conductively connected to one another via at least one metal layer.

Description

Halbleiterbauelement mit zumindest einem Halbleiterchip auf einem als Substrat dienenden Basischip und Verfahren zu dessen Herstellung.Semiconductor component having at least one semiconductor chip on a base chip serving as substrate and method for its production.

Die vorliegende Erfindung betrifft ein Halbleiterbauelement mit zumindest einem Halbleiterchip auf einem als Substrat dienenden Basischip. Die Erfindung betrifft weiterhin ein Verfahren zur Herstellung eines derartigen Halbleiterbauelementes.The present invention relates to a semiconductor device having at least one semiconductor chip on a base chip serving as a substrate. The invention further relates to a method for producing such a semiconductor device.

Viele Halbleiterbauelemente beinhalten Schaltungsteile, die mit unterschiedlichen Technologien gefertigt werden müssen. Beispielsweise werden Logik-Schaltungen mit Speicher-Schaltungen kombiniert. Logik-Schaltungen erfordern andere Herstellungsverfahren als die einfach aufgebauten Speicherbausteine. Ähnliches gilt bei einer Kombination eines Leistungsschalters mit seiner Ansteuerung. Derartige Halbleiterbauelemente werden beispielsweise aus zwei gehäusten integrierten Schaltungen nebeneinander auf einem Substrat montiert. Einer der Bausteine beinhaltet dann beispielsweise den Speicher, während die andere integrierte Schaltung sämtliche Komponenten für die Ansteuerung beinhaltet. Die elektrische Verbindung der integrierten Schaltungen erfolgt über das Substrat. Halbleiterbauelemente, die nach diesem Prinzip gefertigt sind, sind jedoch relativ groß und benötigen zu ihrer Herstellung eine große Anzahl an Arbeitsschritten.Many semiconductor devices include circuit parts that must be manufactured using different technologies. For example, logic circuits are combined with memory circuits. Logic circuits require different manufacturing methods than the simply constructed memory chips. The same applies to a combination of a circuit breaker with its control. Such semiconductor devices are mounted side by side on a substrate, for example, of two packaged integrated circuits. One of the devices then includes, for example, the memory, while the other integrated circuit includes all the components for driving. The electrical connection of the integrated circuits takes place via the substrate. However, semiconductor devices manufactured according to this principle are relatively large and require a large number of work steps for their production.

Alternativ ist es bekannt, sämtliche Schaltungskomponenten in einem einzigen Halbleitersubstrat auszubilden. Ein Halbleiterbauelement, das sämtliche Schaltungsteile in einem Halbleitersubstrat vereint, benötigt zwar wenig Platz, ist jedoch bei der Prozessierung aufwendig und teuer herzustellen.Alternatively, it is known to form all the circuit components in a single semiconductor substrate. Although a semiconductor component which combines all the circuit parts in a semiconductor substrate requires little space, it is complicated and expensive to produce during processing.

US 5 977 640 A zeigt ein Halbleiterbauelement, bei dem ein erster Halbleiterchip auf einem zweiten Halbleiterchip montiert ist. Einander zugewandte Kontaktflächen des ersten Halbleiterchips und des zweiten Halbleiterchips sind elektrisch leitend miteinander verbunden. US 5,977,640 A shows a semiconductor device in which a first semiconductor chip is mounted on a second semiconductor chip. Mutually facing contact surfaces of the first semiconductor chip and the second semiconductor chip are electrically conductively connected to each other.

DE 199 07 276 A1 zeigt das vollflächige Auflöten eines Halbleiterchips auf ein Trägersubstrat. Dabei wird eine reine Zinnschicht verwendet, deren Schichtdicke kleiner 10 μm ist. Durch einen Diffusionsprozess bildet sich eine dünne Schicht einer intermetallischen Phase. DE 199 07 276 A1 shows the full surface soldering of a semiconductor chip on a carrier substrate. In this case, a pure tin layer is used whose layer thickness is less than 10 microns. A diffusion process forms a thin layer of an intermetallic phase.

US 5 897 341 A zeigt das Auflöten eines Halbleiterchips auf ein Trägersubstrat. Einander gegenüberliegende Kontaktflächen werden elektrisch leitend miteinander verbunden. Es wird ein Solid-State Diffusionsprozess verwendet. US 5,897,341A shows the soldering of a semiconductor chip on a carrier substrate. Opposing contact surfaces are electrically connected to each other. A solid-state diffusion process is used.

Die Aufgabe der Erfindung ist es, ein Halbleiterbauelement mit zumindest zwei funktionellen Schaltungen anzugeben, welche in unterschiedlichen Technologien hergestellt sind, wobei insgesamt eine möglichst einfache und kostengünstige Anordnung erzielbar sein soll. Weiterhin soll ein Verfahren zum Herstellen eines derartigen Halbleiterbauelementes angegeben werden, das ebenfalls auf einfache Weise hergestellt werden kann.The object of the invention is to provide a semiconductor device with at least two functional circuits, which are manufactured in different technologies, wherein overall a simple and inexpensive arrangement should be achievable. Furthermore, a method for producing such a semiconductor device is to be specified, which can also be produced in a simple manner.

Diese Aufgaben werden mit den Merkmalen der Patentansprüche 1 und 8 gelöst. Jeweils vorteilhafte Ausgestaltungen ergeben sich aus den abhängigen Patentansprüchen.These objects are achieved with the features of claims 1 and 8. In each case advantageous embodiments emerge from the dependent claims.

Die Erfindung schlägt gemäß Anspruch 1 ein Halbleiterbauelement mit zumindest einem Halbleiterchip auf einem als Substrat dienenden Basischip vor. Der zumindest eine Halbleiterchip und der Basischip weisen dabei Kontaktflächen aus Metall auf. Der zumindest eine Halbleiterchip ist dabei so zu dem Basischip hin ausgerichtet, daß einander zugeordnete Kontaktflächen des zumindest einen Halbleiterchips und des Basischips einander zugewandt sind und die einander zugewandten Kontaktfläche elektrisch leitend miteinander verbunden sind. Ein kostengünstiges und einfach herzustellendes Halbleiterbauelement ist dadurch möglich, daß der Basischip Bauelemente enthält, die in einer ersten Technologie gefertigt sind, während der zumindest eine Halbleiterchip Bauelemente enthält, die in einer zweiten Technologie gefertigt sind.The invention proposes according to claim 1, a semiconductor device with at least one semiconductor chip on a serving as a substrate base chip. The at least one semiconductor chip and the base chip in this case have contact surfaces made of metal. The at least one semiconductor chip is aligned with the base chip such that mutually associated contact surfaces of the at least one semiconductor chip and the base chip face each other and the mutually facing contact surface are electrically conductively connected to one another. A low-cost and easy-to-manufacture semiconductor device is possible in that the base chip contains components which are manufactured in a first technology, while the at least one semiconductor chip contains components which are manufactured in a second technology.

Die Erfindung schlägt folglich ein Halbleiterbauelement vor, bei dem Halbleiterchips in zwei Ebenen gestapelt sind. Diese Anordnung ist ausreichend, um die gängigsten Anwendungen, welche integrierte Schaltungen in unterschiedlichen Technologien benötigen, abzudecken. Gemäß der Erfindung werden der zumindest eine Halbleiterchip und der Basischip ”Face to face” miteinander kontaktiert. Mit einem einfachen Verfahrensschritt ist somit die Herstellung aller notwendigen Kontakte zwischen diesen beiden integrierten Schaltungen möglich.The invention thus proposes a semiconductor device in which semiconductor chips are stacked in two planes. This arrangement is sufficient to cover the most common applications requiring integrated circuits in different technologies. According to the invention, the at least one semiconductor chip and the base chip "face to face" are contacted with each other. With a simple process step thus the production of all necessary contacts between these two integrated circuits is possible.

Sofern notwendig, können auf dem Basischip auch eine Mehrzahl an Halbleiterchips aufgebracht und kontaktiert werden. Die Halbleiterchips sind dann nebeneinanderliegend auf dem Basischip angeordnet.If necessary, a plurality of semiconductor chips can also be applied and contacted on the base chip. The semiconductor chips are then arranged side by side on the base chip.

In einer bevorzugten Ausgestaltung weist der Basischip einen größeren Flächeninhalt auf als der Halbleiterchip oder die Mehrzahl von Halbleiterchips. Dabei sind in dem nicht überdeckten Bereich des Basischips Kontaktelemente zur externen Kontaktierung des Halbleiterbauelementes vorgesehen. Die Kontaktelemente können beispielsweise als Bondpads ausgebildet sein. Über diese kann das Halbleiterbauelement über Bonddrähte mit entsprechenden Kontaktelementen eines Substrates, auf welchem das Halbleiterbauelement montiert ist, kontaktiert werden.In a preferred embodiment, the base chip has a larger surface area than the semiconductor chip or the plurality of semiconductor chips. In this case, contact elements for external contacting of the semiconductor component are provided in the uncovered region of the base chip. The contact elements may be formed, for example, as bond pads. About this, the semiconductor device via bonding wires with corresponding contact elements of a substrate, on which the semiconductor device is mounted, are contacted.

Erfindungsgemäß weist lediglich der Basischip Kontaktelemente auf. Die auf dem Basischip montierten Halbleiterchips hingegen verfügen nicht über derartige Kontaktelemente. Die elektrische Verbindung nach außen wird über den Basischip und dessen Kontaktelemente hergestellt. Dadurch, daß der zumindest eine auf dem Basischip montierte Halbleiterchip keine Kontaktelemente aufweist, können die Halbleiterchips sehr klein ausgebildet sein. Dies ermöglicht eine beträchtliche Erhöhung der Flächenausbeute auf einem Wafer. Darüber hinaus kann darauf verzichtet werden, bei jedem der integrierten Schaltungen ein separates Gehäuse vorzusehen. Die miteinander kontaktierten integrierten Schaltungen können zusammen in einem einzigen Gehäuse untergebracht werden.According to the invention, only the base chip has contact elements. The mounted on the base chip semiconductor chips, however, do not have such contact elements. The electrical connection to the outside is made via the base chip and its contact elements. Because the at least one semiconductor chip mounted on the base chip has no contact elements, the semiconductor chips can be made very small. This allows a considerable increase in the area yield on a wafer. In addition, it may be omitted to provide a separate housing in each of the integrated circuits. The interconnected integrated circuits can be accommodated together in a single housing.

Vorzugsweise ist der Flächeninhalt der Kontaktelemente, die zur externen Kontaktierung vorgesehen sind, größer als der Flächeninhalt der Kontaktflächen, über die der Basischip und der zumindest eine Halbleiterchip elektrisch verbunden werden. Hierdurch wird eine optimierte Flächen- und Volumenausbeute des Halbleiterbauelementes sichergestellt, da lediglich verhältnismäßig wenige große Kontaktelemente auf dem Basischip vorgesehen werden müssen. Da die Halbleiterchips und der Basischip ”Face to face” miteinander kontaktiert werden, können hierfür sehr kleine Kontaktflächen vorgesehen werden.Preferably, the surface area of the contact elements which are provided for external contacting is greater than the surface area of the contact areas, via which the base chip and the at least one semiconductor chip are electrically connected. As a result, an optimized area and volume yield of the semiconductor device is ensured, since only relatively few large contact elements must be provided on the base chip. Since the semiconductor chips and the base chip "face to face" are contacted with each other, very small contact surfaces can be provided for this purpose.

Gemäß dem Gedanken der Erfindung beinhaltet der Basischip flächenintensive Strukturen, während der zumindest eine Halbleiterchip komplexe logische Strukturen beinhaltet. Der Basischip beinhaltet Elemente, die in der billigeren Technologie hergestellt werden können, da in diesem Fall eine geringere Ausbeute an Basis-chips pro Wafer nicht so stark ins Gewicht fällt. Der Basis-chip kann beispielsweise Schalter, ESD-Strukturen, Busleitungen, Prüfschaltungen, Sensoren und dergleichen beinhalten. Er stellt somit ein aktives, intelligentes Substrat für die darauf montierten Halbleiterchips dar. Vorzugsweise verfügt der Basischip über möglichst wenige Metallebenen, um eine einfache und kostengünstige Fertigung zu ermöglichen.In accordance with the concept of the invention, the base chip includes area-intensive structures, while the at least one semiconductor chip includes complex logical structures. The base chip contains elements that can be manufactured using the cheaper technology, since in this case a lower yield of base chips per wafer is less significant. The base chip may include, for example, switches, ESD structures, bus lines, test circuits, sensors, and the like. It thus represents an active, intelligent substrate for the semiconductor chips mounted thereon. Preferably, the base chip has as few metal planes as possible in order to enable simple and cost-effective production.

Die Halbleiterchips hingegen beinhalten komplexe logische Strukturen und verfügen über eine größere Anzahl an Metallebenen. Da die Herstellung derartiger Halbleiterchips aufwendiger und somit teurer ist, ist es wünschenswert, diese Halbleiterchips möglichst klein auszuführen. Diesem Wunsch wird mit dem vorgeschlagenen Halbleiterbauelement Rechnung getragen.The semiconductor chips, on the other hand, contain complex logic structures and have a greater number of metal levels. Since the production of such semiconductor chips is more complicated and thus more expensive, it is desirable to make these semiconductor chips as small as possible. This desire is taken into account with the proposed semiconductor device.

In einer weiteren Ausbildung der Erfindung kann der zumindest eine Halbleiterchip dünn geschliffen sein. Hierdurch ergibt sich in der Bauhöhe optimiertes Halbleiterbauelement.In a further embodiment of the invention, the at least one semiconductor chip can be ground thin. This results in the height optimized semiconductor device.

In einer anderen Ausgestaltung ist vorgesehen, daß der Halbleiterchip als zwei- oder mehrlagiger Chipstapel ausgebildet ist, wobei der Chipstapel vorzugsweise als dreidimensional integriertes System ausgebildet ist. Hierdurch lassen sich bei verhältnismäßig geringen Volumen hochkomplexe integrierte Schaltungen realisieren. Als dreidimensional integrierte Systeme ausgebildete Chipstapel sind beispielsweise aus der WO 96/01 497 A1 bekannt. In diesem Dokument ist darüber hinaus das Herstellungsverfahren für derartige Chipstapel beschrieben. In another embodiment, it is provided that the semiconductor chip is formed as a two- or multilayer chip stack, wherein the chip stack is preferably formed as a three-dimensionally integrated system. As a result, highly complex integrated circuits can be realized at relatively low volume. As a three-dimensional integrated systems trained chip stacks are for example from WO 96/01 497 A1 known. This document moreover describes the production method for such chip stacks.

Der Abstand zwischen einer jeweiligen Kontaktfläche des zumindest einen Halbleiterchips und der damit verbundenen Kontaktfläche des Basischips beträgt weniger als 10 μm. Die elektrische und mechanische Verbindung zwischen den Kontaktflächen der integrierten Schaltungen kann durch das Verfahren der Diffusionslöttechnik (SOLID), das an sich bekannt ist, erreicht werden. Mit dieser Verbindungstechnik können Abstände von weniger als 10 μm erzielt werden. Bei bevorzugten Ausführungsformen ist dieser Abstand nur höchstens halb so groß oder besser nur ein Viertel so groß. Ein typischer Abstand von 2 μm zwischen den Kontaktflächen bei gleichzeitig hoher Kontaktdichte kann somit erzielt werden.The distance between a respective contact surface of the at least one semiconductor chip and the associated contact surface of the base chip is less than 10 microns. The electrical and mechanical connection between the contact surfaces of the integrated circuits can be achieved by the method of the diffusion soldering technique (SOLID), which is known per se. Distances of less than 10 μm can be achieved with this connection technology. In preferred embodiments, this distance is only at most half as large or better only a quarter as large. A typical distance of 2 microns between the contact surfaces at the same time high contact density can thus be achieved.

Um eine ganzflächige Verbindung mit Ausnahme der Kontaktflächen zu erreichen, wird entweder der zumindest eine Halbleiterchip mit dem Basischip nicht erfindungsgemäß verklebt oder es wird erfindungsgemäß zusätzlich zu den metallischen Kontaktflächen zumindest eine weitere Metallfläche vorgesehen, die mit einer gegenüber liegend angeordneten weiteren Metallfläche in demselben Verfahrensschritt verlötet wird, in dem auch die Kontaktflächen elektrisch leitend miteinander verbunden werden. Das kann durch das angegebene Verfahren des Diffusionslötens geschehen. Es werden somit die elektrisch leitenden Verbindungen zwischen den Kontaktflächen auf dem zumindest einen Halbleiterchip und auf dem Basischip hergestellt und gleichzeitig entsprechende Verbindungen zwischen den weiteren hergestellt, die zunächst für die mechanische Verbindung vorgesehen sind. Denkbar ist auch, daß die weiteren Metallflächen eine zusätzliche elektrische Funktion übernehmen. Die weiteren Metallflächen können dann als zusätzliche elektrische Verdrahtungsebene verwendet werden. Bei einer durchgehenden weiteren Metallfläche kann diese die Funktion einer Abschirmungsschicht zwischen den elektrischen Bauelementen in dem Basischip und dem zumindest einen Halbleiterchip übernehmen. Somit ist auf einfache Weise eine Entkopplung der Bauelemente in den miteinander verbundenen integrierten Schaltungen möglich.In order to achieve a whole-area connection with the exception of the contact surfaces, either the at least one semiconductor chip is not glued to the base chip according to the invention or at least one further metal surface is provided according to the invention in addition to the metallic contact surfaces soldered to a further metal surface arranged opposite in the same process step is, in which the contact surfaces are electrically connected to each other. This can be done by the specified method of diffusion brazing. Thus, the electrically conductive connections between the contact surfaces on the at least one semiconductor chip and on the base chip are produced and at the same time corresponding connections between the others are produced, which are initially provided for the mechanical connection. It is also conceivable that the other metal surfaces take on an additional electrical function. The further metal surfaces can then be used as an additional electrical wiring level. In a continuous further metal surface, this can take over the function of a shielding layer between the electrical components in the base chip and the at least one semiconductor chip. Thus, a decoupling of the Components in the interconnected integrated circuits possible.

Statt einer Diffusionslotschicht kann auch nicht erfindungsgemäß eine Verbindung von jeweiligen Kontaktflächen des zumindest einen Halbleiterchips und des Basischips über Lotkugeln erfolgen, um die elektrische Kontaktierung zu realisieren. Vorzugsweise ist in diesem Fall zwischen dem zumindest einen Halbleiterchip und dem Basischip außerhalb der durch die Kontaktflächen und/oder die weiteren Metallflächen eingenommenen Bereiche eine Füllschicht vorhanden, um die Anordnung zusätzlich mechanisch zu stabilisieren. Diese Füllschicht ist als sogenannter ”Underfill” bekannt.Instead of a diffusion solder layer, it is also not possible according to the invention to connect respective contact surfaces of the at least one semiconductor chip and the base chip via solder balls in order to realize the electrical contacting. In this case, a filling layer is preferably present between the at least one semiconductor chip and the base chip outside the regions occupied by the contact surfaces and / or the further metal surfaces in order to additionally mechanically stabilize the arrangement. This filling layer is known as a so-called "underfill".

Das erfindungsgemäße Verfahren zur Herstellung des oben beschriebenen Halbleiterbauelementes umfaßt die folgenden Schritte: Auf Waferebene werden jeweils die Kontaktflächen auf den Halbleiterchips und den Basischips erzeugt. Im nächsten Schritt werden die Halbleiterchips, also diejenigen integrierten Schaltungen, welche auf die Basischips aufgesetzt werden, aus dem Waferverbund vereinzelt. Anschließend wird zumindest ein Halbleiterchip auf jedem Basischip derart kontaktiert, daß einander zugeordnete Kontaktflächen des zumindest einen Halbleiterchips und des Basischips einander zugewandt sind und die einander zugewandten Kontaktflächen elektrisch leitend miteinander verbunden werden. Hernach wird der Verbund aus dem zumindest einen Halbleiterchip und dem Basischip aus dem Wafer vereinzelt. Alle Vorbehandlungsschritte wie das Abscheiden verschiedener Metallisierungsschichten, deren Strukturierung durch Lithographie und so weiter, werden somit kostengünstig als Waferprozeß durchgeführt. Nach dem Durchlauf der oben beschriebenen Verfahrensschritte können die übereinander gelegenen integrierten Schaltungen gehäust oder direkt auf ein Substrat montiert werden.The method according to the invention for producing the semiconductor component described above comprises the following steps: At the wafer level, the contact surfaces on the semiconductor chips and the base chips are generated in each case. In the next step, the semiconductor chips, ie those integrated circuits which are placed on the base chips, are separated from the wafer composite. Subsequently, at least one semiconductor chip is contacted on each base chip such that mutually associated contact surfaces of the at least one semiconductor chip and the base chip face each other and the mutually facing contact surfaces are electrically conductively connected to each other. Thereafter, the composite of the at least one semiconductor chip and the base chip is separated from the wafer. All pretreatment steps such as the deposition of various metallization layers, their structuring by lithography and so on, are thus carried out inexpensively as a wafer process. After passing through the process steps described above, the stacked integrated circuits can be packaged or mounted directly onto a substrate.

Das Erzeugen der Kontaktflächen umfaßt dabei das Aufbringen einer Folge strukturierter Metallschichten, bestehend aus einer Haftschicht, einer Diffusionsbarriere und einer lötbaren Metallschicht. Die lötbare Metallschicht wird vorzugsweise durch Sputtern oder galvanische Verstärkung aufgebracht. Das Kontaktieren des Halbleiterchips auf dem Basischip erfolgt vorzugsweise unter Ausübung eines Anpreßdrucks während des Lötvorganges. Dabei wird bevorzugt das eingangs erwähnte Diffusionslötverfahren angewendet.The production of the contact surfaces comprises the application of a sequence of structured metal layers, consisting of an adhesion layer, a diffusion barrier and a solderable metal layer. The solderable metal layer is preferably applied by sputtering or galvanic reinforcement. The contacting of the semiconductor chip on the base chip is preferably carried out while applying a contact pressure during the soldering process. In this case, the diffusion diffusion method mentioned at the beginning is preferably used.

Anhand der nachfolgenden Figuren erfolgt eine genauere Beschreibung von Beispielen des erfindungsgemäßen Halbleiterbauelementes. Es zeigen:Reference to the following figures is a more detailed description of examples of the semiconductor device according to the invention. Show it:

1 ein erstes Ausführungsbeispiel des erfindungsgemäßen Halbleiterbauelementes, 1 A first embodiment of the semiconductor device according to the invention,

2a ein zweites erfindungsgemäßes Ausführungsbeispiel des erfindungsgemäßen Halbleiterbauelementes vor dem Kontaktieren eines Halbleiterchips auf einem Basischip, 2a A second exemplary embodiment of the semiconductor component according to the invention prior to contacting a semiconductor chip on a base chip,

2b eine alternative Ausgestaltung des Basischips aus 2a, 2 B an alternative embodiment of the base chip 2a .

3 das Aufbringen von Kontaktflächen und Metallelementen auf dem Basischip während unterschiedlicher Verfahrensschritte, 3 the application of contact surfaces and metal elements on the base chip during different process steps,

4 ein zweites Ausführungsbeispiel für das Aufbringen von Kontaktflächen auf den Basischip während unterschiedlicher Verfahrensschritte, 4 a second embodiment for the application of contact surfaces on the base chip during different process steps,

5 ein drittes Ausführungsbeispiel für das Aufbringen von Kontaktflächen und Metallflächen auf den Basischip und 5 a third embodiment for the application of contact surfaces and metal surfaces on the base chip and

6 ein viertes Ausführungsbeispiel für das Aufbringen von Kontaktflächen und weiteren Metallflächen auf den Basischip. 6 A fourth embodiment for the application of contact surfaces and other metal surfaces on the base chip.

1 zeigt im Querschnitt ein erstes Ausführungsbeispiel des erfindungsgemäßen Halbleiterbauelementes. Auf einem Basischip 10 ist ein Halbleiterchip 20 angeordnet. Der Basischip 10 und der Halbleiterchip 20 weisen jeweils Kontaktflächen auf. Der Halbleiterchip 20 ist so zu dem Basischip hin ausgerichtet, daß die einander zugeordneten Kontaktflächen einander zugewandt sind und elektrisch leitend miteinander verbunden sind. Die elektrische Kontaktierung der zugeordneten Kontaktflächen ist im vorliegenden Fall der 1 nicht erfindungsgemäß mittels Lotkugeln 30 realisiert. Diese sind zwischen jeweilige Kontaktflächen gebracht und mit diesen jeweils verlötet worden. Um eine höhere mechanische Stabilität zu erzielen, sind die Zwischenräume mit einer Füllschicht 31 ausgefüllt 1 shows in cross section a first embodiment of the semiconductor device according to the invention. On a base chip 10 is a semiconductor chip 20 arranged. The basic chip 10 and the semiconductor chip 20 each have contact surfaces. The semiconductor chip 20 is aligned to the base chip out that the mutually associated contact surfaces face each other and are electrically connected to each other. The electrical contacting of the associated contact surfaces is in the present case the 1 not according to the invention by means of solder balls 30 realized. These have been brought between respective contact surfaces and soldered to each of these. In order to achieve a higher mechanical stability, the gaps are with a filling layer 31 filled out

Der Basischip ist, wie aus 1 gut ersichtlich, wesentlich größer als der Halbleiterchip 20. Der Basischip wird vorzugsweise in der billigeren Technologie hergestellt, da in diesem Fall eine geringere Ausbeute an Basischips pro Wafer nicht so gravierend ist. Beispielsweise kann der Basischip Schalter, ESD-Strukturen, Busse, Prüfschaltungen und Sensoren enthalten. Auf der gleichen Seite wie der Halbleiterchip 20 sind auf dem Basischip 10 Kontaktelemente 12 angeordnet wobei in der Querschnittsdarstellung der 1 nur ein Kontaktelement 12 sichtbar ist. Das Kontaktelement 12 ist gegenüber den Kontaktflächen wesentlich größer ausgebildet und dient zur externen Kontaktierung des Halbleiterbauelementes. Auf das Kontaktelement 12 kann beispielsweise ein Bonddraht gebondet werden.The base chip is how out 1 clearly visible, much larger than the semiconductor chip 20 , The base chip is preferably made in the cheaper technology, since in this case a lower yield of base chips per wafer is not so serious. For example, the base-chip may include switches, ESD structures, buses, test circuits, and sensors. On the same side as the semiconductor chip 20 are on the base chip 10 contact elements 12 arranged in the cross-sectional view of 1 only one contact element 12 is visible. The contact element 12 is designed to be substantially larger than the contact surfaces and is used for external contacting of the semiconductor device. On the contact element 12 For example, a bonding wire can be bonded.

Das erfindungsgemäße Halbleiterbauelement weist den Vorteil auf, daß der in der teureren Technologie gefertigte Halbleiterchip 20 keine großen Kontaktelemente aufzuweisen braucht. The semiconductor device according to the invention has the advantage that in the more expensive Technology manufactured semiconductor chip 20 does not need to have any large contact elements.

Dadurch können besonders kleine Flächen des Halbleiterchips 20 erzielt werden. Hieraus ergibt sich eine Erhöhung der Flächenausbeute im Wafer. Wie aus der 1 darüber hinaus ersichtlich ist, muß der Halbleiterchip 20 vor der elektrischen Kontaktierung mit dem Basischip 10 auch nicht in ein Gehäuse verpackt werden. Die Kontaktierung erfolgt ”Face to face”. Denkbar ist, nach der Herstellung der Kontaktierung zwischen dem Basischip und dem Halbleiterchip 20 den Verbund mit einem Gehäuse zu umgeben. Selbstverständlich kann die Anordnung, wie in 1 dargestellt, auch direkt mit einem Substrat mechanisch verbunden werden.As a result, particularly small areas of the semiconductor chip 20 be achieved. This results in an increase in the area yield in the wafer. Like from the 1 Moreover, it can be seen, the semiconductor chip 20 before the electrical contact with the base chip 10 also not be packed in a housing. The contact takes place "face to face". It is conceivable, after the production of the contact between the base chip and the semiconductor chip 20 to surround the composite with a housing. Of course, the arrangement, as in 1 shown, are also mechanically connected directly to a substrate.

2a zeigt ein zweites Ausführungsbeispiel des erfindungsgemäßen Halbleiterbauelementes im Querschnitt. Dieses ist durch ein besonders elegantes und billiges Verfahren zur elektrischen und mechanischen Verbindung gekennzeichnet. Die elektrische und mechanische Verbindung erfolgt im vorliegenden Beispiel der 2 durch ein Diffusionslötverfahren (SOLID-Prozeß), welches nachfolgend beschrieben wird. 2a shows a second embodiment of the semiconductor device according to the invention in cross section. This is characterized by a particularly elegant and inexpensive method of electrical and mechanical connection. The electrical and mechanical connection takes place in the present example the 2 by a diffusion soldering method (SOLID process), which will be described below.

Auf der Oberfläche sowohl des Basischips 10 als auch des Halbleiterchips 20 wird eine Folge strukturierter Metallschichten aufgebracht. Die Metallschichten bestehen aus einer Folge von Haftschichten, Diffusionsbarrieren und lötbarer Metalloberfläche. Beispielsweise kann eine 50 bis 100 nm dicke TiW-(Titan-Wolfram)-Schicht und eine 1000 bis 2000 nm dicke Cu-(Kupfer)-Schicht vorgesehen sein. Dabei vereint die TiW-Schicht die Eigenschaften der Diffusionsbarriere und der Haftschicht. Das Aufbringen kann durch Sputtern beziehungsweise galvanische Verstärkung erfolgen. Der Übersichtlichkeit halber ist in 2a nur das Resultat dieser Schichten in Form der Kontaktflächen 11, 21 dargestellt. Die Kontaktflächen 11, 21 kontaktieren über Durchkontaktierungen 15, 25 jeweilige Kontaktpads 14, 24, die Bestandteil der obersten Metallage von Basischip 10 beziehungsweise Halbleiterchip 20 sind. Auf einer dieser Kontaktflächen 11 oder 21 wird zudem eine dünne Lotschicht abgeschieden, die beispielsweise 500 bis 1000 nm dick ist und aus Zinn (Sn) besteht. Diese Lotschicht muß so dünn sein, daß das angrenzende Metall bei der Phasenbildung während des Diffusionslötvorgangs nicht aufgebraucht werden kann.On the surface of both the base chip 10 as well as the semiconductor chip 20 a sequence of structured metal layers is applied. The metal layers consist of a series of adhesive layers, diffusion barriers and solderable metal surface. For example, a 50 to 100 nm thick TiW (titanium-tungsten) layer and a 1000 to 2000 nm thick Cu (copper) layer may be provided. The TiW layer combines the properties of the diffusion barrier and the adhesive layer. The application can be done by sputtering or galvanic reinforcement. For the sake of clarity, is in 2a only the result of these layers in the form of the contact surfaces 11 . 21 shown. The contact surfaces 11 . 21 contact via vias 15 . 25 respective contact pads 14 . 24 , which is part of the topmost metal layer of basic chip 10 or semiconductor chip 20 are. On one of these contact surfaces 11 or 21 In addition, a thin solder layer is deposited, which is for example 500 to 1000 nm thick and made of tin (Sn). This solder layer must be so thin that the adjacent metal can not be consumed in the phase formation during the diffusion soldering.

Zur Kontaktierung werden der Halbleiterchip 20 und der Basischip 10 mit ihren Kontaktflächen 11, 21 zueinander justiert, aufeinander gesetzt und anschließend miteinander verlötet. Vorzugsweise findet dies unter Anwendung eines Anpreßdruckes (zum Beispiel 3 bar) statt. Hierdurch wird eine besonders gute Verbindung erzielt.For contacting the semiconductor chip 20 and the basic chip 10 with their contact surfaces 11 . 21 adjusted to each other, put on each other and then soldered together. This preferably takes place using a contact pressure (for example 3 bar). As a result, a particularly good connection is achieved.

Auf gleiche Weise wie die Kontaktflächen 11, 21 werden weitere Metallflächen 13, 23 auf dem Basischip beziehungsweise dem Halbleiterchip 20 hergestellt. Die weiteren Metallflächen 13, 23 dienen in aller erster Linie dazu, die mechanische Verbindung durch Vergrößerung der zu verlötenden Oberfläche zwischen den beiden integrierten Schaltungen zu verbessern. Denkbar ist jedoch auch, die weiteren Metallflächen 13, 23 als zusätzliche elektrische Verdrahtungsebene zu verwenden.In the same way as the contact surfaces 11 . 21 become more metal surfaces 13 . 23 on the base chip or the semiconductor chip 20 produced. The other metal surfaces 13 . 23 serve primarily to improve the mechanical connection by increasing the surface to be soldered between the two integrated circuits. It is also conceivable, the other metal surfaces 13 . 23 to be used as an additional electrical wiring level.

Aus der obigen Beschreibung lassen sich bereits die Vorteile dieses Verbindungsverfahrens erkennen. Der mechanische Kontakt zwischen dem Halbleiterchip 20 und dem Basischip 10 erfolgt nahezu vollflächig. Die weiteren Metallflächen neben den Kontaktflächen 11, 21 werden als zusätzliche Verbindungsflächen verwendet. Neben einer erhöhten mechanischen Festigkeit sorgen sie für eine verbesserte Wärmeleitung. Die weiteren Metallflächen können einerseits dazu verwendet werden, eine zusätzliche elektrische Funktion (Verdrahtungsebene) zu übernehmen, andererseits aber auch dazu die Schaltungsteile in dem Halbleiterchip 20 und dem Basischip 10 durch eine möglichst vollflächige Ausführung zu entkoppeln. Die externe Kontaktierung des Halbleiterbauelementes erfolgt lediglich über den Basischip. Der in der teureren Technologie gefertigte Halbleiterchip 20 benötigt keine Bondpads mehr. Hierdurch wird besonders bei kleinen Chipflächen des Halbleiterchips 20 eine beträchtliche Erhöhung der Flächenausbeute erzielt. Darüber hinaus ist das Vorsehen eines Gehäuses nicht mehr notwendig.From the above description can already be seen the advantages of this connection method. The mechanical contact between the semiconductor chip 20 and the base chip 10 takes place almost completely. The other metal surfaces next to the contact surfaces 11 . 21 are used as additional interfaces. In addition to increased mechanical strength, they ensure improved heat conduction. The other metal surfaces can be used, on the one hand, to take on an additional electrical function (wiring level), but on the other hand also to the circuit parts in the semiconductor chip 20 and the base chip 10 by decoupling as complete as possible execution. The external contacting of the semiconductor component takes place only via the base chip. The semiconductor chip manufactured in the more expensive technology 20 does not need bond pads anymore. This is especially for small chip areas of the semiconductor chip 20 achieved a considerable increase in the area yield. In addition, the provision of a housing is no longer necessary.

Die Halbleiterchips und die Basischips 10 benötigen nur wenig Fläche, da die Kontaktierung der jeweils oberen Metallflächen (Kontaktpads 14 beziehungsweise 24) nicht durch übliche Lotflächen mit einer Größe von 100 × 100 μm2, wie bei herkömmlichen Lotkugeln notwendig, erfolgt, sondern durch kleine Durchkontaktierungen 15, 25. Diese weisen eine Fläche auf, die der Fläche von Frontend-Durchkontaktierungen entspricht. Der Flächenbedarf beträgt hierbei zirka 1 × 1 μm2. Diese Durchkontaktierungen können deshalb so klein sein, da sie schon bei der Waferprozessierung geöffnet werden können. Bei der späteren Prozessierung braucht lediglich eine billige Kontaktlithographie verwendet werden.The semiconductor chips and the basic chips 10 require only a small area, since the contacting of the respective upper metal surfaces (contact pads 14 respectively 24 ) is not by conventional solder surfaces having a size of 100 × 100 microns 2 , as is necessary with conventional solder balls, but by small vias 15 . 25 , These have an area equal to the area of front-end vias. The area required here is approximately 1 × 1 μm 2 . These plated-through holes can therefore be so small, since they can already be opened during wafer processing. In the later processing only a cheap contact lithography needs to be used.

Durch die ”Face to face”-Kontaktierung von Basischip 10 und Halbleiterchip 20 kann nahezu die gesamte Chipfläche des Halbleiterchips 20 zur mechanischen Fixierung – unabhängig von der Anzahl der Kontaktflächen – verwendet werden. Im Falle einer Kontaktierung mit Lotkugeln könnten lediglich diese zur mechanischen Verbindung benutzt werden. Das Vorsehen weiterer Metallflächen würde bei der Kontaktierung mit Lotbumps zu einer Vergrößerung des Platzbedarfs in der obersten Metallage – also der Metallage, in der die Kontaktpads 14 beziehungsweise 24 gelegen sind – führen.Through the "face to face" contact of basic chip 10 and semiconductor chip 20 can almost the entire chip area of the semiconductor chip 20 for mechanical fixation - regardless of the number of contact surfaces - are used. In the case of contacting with solder balls only these could be used for mechanical connection. The provision of additional metal surfaces would in contacting with solder bumps to increase the space required in the top metal layer - ie the Metallage in which the contact pads 14 respectively 24 are located - lead.

Gegenüber der Verwendung von Lotkugeln können die Kontaktflächen 11, 21 beim Einsatz des Diffusionslötverfahrens mit einer wesentlich höheren Dichte zueinander platziert werden. Der mittlere Abstand zwischen zwei Kontaktflächen braucht lediglich 30 μm groß sein, wodurch sich mehr als 10.000 Kontakte pro cm2 realisieren lassen.Compared to the use of solder balls, the contact surfaces 11 . 21 when using the Diffusionslötverfahrens be placed with a much higher density to each other. The average distance between two contact surfaces need only be 30 microns in size, which can be realized more than 10,000 contacts per cm 2 .

Die ”Face to face”-Kontaktierung sorgt zudem für kurze Verbindungswege zwischen dem Basischip 10 und dem Halbleiterchip 20. Hierdurch sind kurze Signallaufzeiten, kleine Dispersionen der Impulse und kleinere Streukapazitäten der Verbindungsleitungen möglich. DAmit verringert sich der Leistungsbedarf eventueller Leistungstreiber. Diese können somit kleiner ausgeführt werden, wodurch eine weitere Reduktion der Chipfläche und der Wärmeentwicklung der Schaltung möglich ist. Dadurch, daß der Basischip und der Halbleiterchip funktionell so eng aneinander gekoppelt sind, ist es auch ausreichend, ESD-Strukturen lediglich im Basischip vorzusehen.The "face to face" contact also ensures short connection paths between the base chip 10 and the semiconductor chip 20 , As a result, short signal propagation times, small dispersions of the pulses and smaller stray capacitances of the connecting lines are possible. This reduces the power requirements of possible power drivers. These can thus be made smaller, whereby a further reduction of the chip area and the heat generation of the circuit is possible. Due to the fact that the base chip and the semiconductor chip are functionally so closely coupled to one another, it is also sufficient to provide ESD structures only in the base chip.

Die externe Kontaktierung des Halbleiterbauelementes erfolgt, wie oben bereits erwähnt, über die Kontaktelemente 12. Das Kontaktpad 12a ist in dem in 2a gezeigten Ausführungsbeispiel in der obersten Metallage in einer Ebene mit den Kontaktpads 14 gelegen. Damit das Kontaktelement 12a beim Aufbringen der Kontaktflächen 11 und der Metallflächen 13 nicht bedeckt wird, müssen bei der Vorprozessierung die geöffneten Kontaktelemente 12a abgedeckt werden.The external contacting of the semiconductor component takes place, as already mentioned above, via the contact elements 12 , The contact pad 12a is in the in 2a shown embodiment in the uppermost metal layer in a plane with the contact pads 14 located. So that the contact element 12a when applying the contact surfaces 11 and the metal surfaces 13 is not covered, the pre-processing must open the contact elements 12a be covered.

Alternativ können die Kontaktelemente 12 auch entsprechend den Kontaktflächen 11 beziehungsweise den weiteren Metallflächen 13 gebildet werden. Somit kann sich das Kontaktelement 12 auch auf der Hauptseite des Basischips 10 befinden. Der Kontakt zur obersten Metallage 12a des Basischips kann dann ebenfalls mittels einer Durchkontaktierung 15 erfolgen. Bei dieser Variante, die in 2b dargestellt ist, wird der Platzbedarf für die Kontaktelemente 12 stark reduziert.Alternatively, the contact elements 12 also according to the contact surfaces 11 or the other metal surfaces 13 be formed. Thus, the contact element 12 also on the main page of the basic chip 10 are located. The contact to the top metal layer 12a of the base chip can then also by means of a via 15 respectively. In this variant, the in 2 B is shown, the space required for the contact elements 12 greatly reduced.

3 zeigt im Querschnitt die Herstellung von Kontaktflächen 11 beziehungsweise Metallflächen 13 des Basischips 10 in zwei unterschiedlichen Verfahrensstadien. Ausgangspunkt ist ein fertig prozessierter Wafer, bei dem die Durchkontaktierungen 15 zur obersten Metallage, also den Kontaktpads 14 bereits geöffnet sind. Als erster Schritt erfolgt eine ganzflächige Abscheidung einer Barriereschicht 17, einer Metallschicht 18 durch Sputtern und/oder Galvanik. Anschließend erfolgt das lithographische Aufbringen eines Lackes 33, an den Stellen der späteren Metallschichten, das heißt Kontaktflächen 11 beziehungsweise Metallflächen 13. Im nächsten Schritt, der in der rechten Figur dargestellt ist, wird die Metallschicht 18 im Bereich der nicht von dem Lack 33 abgedeckten Stellen weggeätzt. Die Ätzung kann naßchemisch erfolgen. Dabei muß eine Unterätzung durch einen entsprechenden Maskenvorhalt kompensiert werden. Dies bedeutet, daß der Lithographieschritt feiner als die endgültigen Strukturen sein muß. Alternativ könnte auch eine Plasmaätzung, gegebenenfalls anisotrop, das heißt ohne Strukturaufweitung, erfolgen. 3 shows in cross-section the production of contact surfaces 11 or metal surfaces 13 of the basic chip 10 in two different process stages. The starting point is a finished processed wafer, in which the vias 15 to the top metal layer, so the contact pads 14 already open. As a first step, a full-surface deposition of a barrier layer takes place 17 , a metal layer 18 by sputtering and / or electroplating. Subsequently, the lithographic application of a paint is carried out 33 , in the places of the later metal layers, that is contact surfaces 11 or metal surfaces 13 , In the next step, which is shown in the right figure, the metal layer becomes 18 in the area of not the paint 33 etched away from covered areas. The etching can be wet-chemically. In this case, an undercut must be compensated by a corresponding Maskvorhalt. This means that the lithography step must be finer than the final structures. Alternatively, a plasma etching, optionally anisotropic, that is without structure widening, could take place.

4 zeigt eine weitere Möglichkeit, wie die Kontaktflächen 11 und die weiteren Metallflächen 13 mittels Galvanik aufgebracht werden können. Eine Barriereschicht, die beispielsweise aus TiW, einer Ti/TiN-Legierung oder einer Ta/TaN-Legierung besteht sowie eine zirka 100 nm dicke Kupfer-Keimschicht 19 werden ganzflächig auf die aktive Seite des Basischips 10 aufgesputtert. Anschließend erfolgt eine negative Lithographie, welche die späteren Isolationsgräben darstellt. Diese sind durch die Lackstege 33 dargestellt. Anschließend wird galvanisch der Bereich zwischen den Lackwänden 33 mit Kupfer gefüllt (vgl. rechte Darstellung in 4). Als nächstes erfolgt die Entfernung der Lackwände 33. In den Bereichen, in denen die Lackstege 33 gelegen waren, werden in einem weiteren Schritt die Keimschicht 19 sowie die Barriereschicht 17 weggeätzt. Dies kann naßchemisch oder mit einem Plasmaätzverfahren erfolgen. 4 shows another possibility, such as the contact surfaces 11 and the other metal surfaces 13 can be applied by electroplating. A barrier layer consisting, for example, of TiW, a Ti / TiN alloy or a Ta / TaN alloy and a copper seed layer of approximately 100 nm thickness 19 become the entire surface of the active side of the base chip 10 sputtered. This is followed by a negative lithography, which represents the later isolation trenches. These are through the paint bars 33 shown. Subsequently, the area between the paint walls becomes galvanic 33 filled with copper (see right-hand illustration in 4 ). Next comes the removal of the paint walls 33 , In the areas where the paint bars 33 were located in a further step, the germ layer 19 as well as the barrier layer 17 etched away. This can be done wet-chemically or with a plasma etching process.

Dieses Vorgehen weist den Vorteil auf, daß die Lithographie keinen Vorhalt benötigt. Die Strukturen werden genau reproduziert. Statt einer Kontaktlithographie kann somit auch die sogenannte Proximity-Lithographie eingesetzt werden. Hierdurch können Kosten für die Masken eingespart und die Prozeßsicherheit gesteigert werden. Letzteres ist somit bei geringen Kosten die genauere und damit die bevorzugte Methodik.This approach has the advantage that the lithography requires no Vorhalt. The structures are reproduced exactly. Instead of contact lithography, so-called proximity lithography can thus also be used. As a result, costs for the masks can be saved and the process reliability can be increased. The latter is thus the more accurate and thus the preferred methodology at low cost.

Zur Kontaktierung des Basischips mit dem Halbleiterchip muß auf die Kontaktflächen des einen oder des anderen noch eine Lotschicht aufgebracht werden. Diese Lotschicht kann vor oder nach dem Entfernen der Lackstege 33 mittels eines Galvanikschrittes aufgebracht werden. Wird die Lotschicht vor dem Entfernen der Lackstege, dem sogenannten Lackstrippen, aufgebracht, so sind Lotlegierungen aus Sn/Pb oder Sn/Al-Legierungen verwendbar.For contacting the base chip with the semiconductor chip, a solder layer must still be applied to the contact surfaces of one or the other. This layer of solder can be before or after removing the paint bars 33 be applied by means of a galvanic step. If the solder layer is applied before removing the paint webs, the so-called paint stripping, solder alloys of Sn / Pb or Sn / Al alloys can be used.

Eine dritte Methodik zum Aufbringen der Kontaktflächen 11 und weiteren Metallflächen 13 zeigt die 5. Die Barriereschicht 17, die Metallschicht 18 werden hintereinander durch eine Schattenmaske 34 gesputtert oder thermisch verdampft. Die Schattenmaske weist hierzu Stege 35 auf, die an den Stellen gelegen sind, an denen die späteren Isolationsgräben vorgesehen sind. Die Barriereschicht 17 sollte der besseren Haftung wegen gesputtert werden. Bei diesem Verfahren ist darauf zu achten, daß ein geringer Abstand zwischen der Schattenmaske 34 und dem Basischip 10 eingehalten wird. Weiterhin ist auf ausreichende Kollimation der zerstäubten Materialien zu achten.A third method for applying the contact surfaces 11 and other metal surfaces 13 show the 5 , The barrier layer 17 , the metal layer 18 be successively through a shadow mask 34 sputtered or thermally evaporated. The shadow mask has webs for this purpose 35 on, which are located in the places where the later isolation trenches are provided. The barrier layer 17 should be sputtered for better adhesion. In this procedure, make sure that there is a small distance between the shadow mask 34 and the base chip 10 is complied with. Furthermore, attention must be paid to sufficient collimation of the atomized materials.

Eine vierte Variante zur Herstellung der Kontaktflächen 11 und der weiteren Metallflächen 13 ist in 6 gezeigt. Auf dem Basischip 10 wird eine Lackmaske 33 erzeugt, die die späteren Isolationsgräben abdeckt. Die Lackmaske sollte überhängende Lackkanten oder negativ hinterschnittene Flanken aufweisen. Dies kann durch eine geeignete Belichtungsdosis, durch eine Zweilagenlackttechnik oder durch Härtung der oberen Oberfläche des Lacks erreicht werden. Anschließend werden die Metallschichten 17, 18 durch Sputtern und thermisches Verdampfen abgeschieden. Die Schichtanteile, die dabei auf der Lackmaske aufwachsen, werden beim Ablösen der Lackmaske mit weggespült. Das anhand 6 beschriebene Verfahren wird ”Lift-off” genannt.A fourth variant for producing the contact surfaces 11 and the other metal surfaces 13 is in 6 shown. On the base chip 10 becomes a paint mask 33 generated, which covers the later isolation trenches. The lacquer mask should have overhanging lacquer edges or negatively undercut flanks. This can be achieved by a suitable exposure dose, by a two-layer lacquer technique, or by curing the top surface of the lacquer. Subsequently, the metal layers 17 . 18 separated by sputtering and thermal evaporation. The layer components which grow up on the resist mask are washed away when the resist mask is removed. The basis 6 described method is called "lift-off".

Sowohl bei dem Sputtern durch eine Schattenmaske hindurch als auch bei dem Lift-off-Verfahren können die Lotlegierungen auch hergestellt werden, indem die Metallschichten 17, 18 in geeigneter Dicke aufeinander aufgebracht werden, sofern sie sich beim späteren Kontaktierungsprozeß von Halbleiterchip und Basis-chip dann gemeinsam an der Phasenbildung beteiligen und dabei durchmischen.Both in the sputtering through a shadow mask as well as in the lift-off process, the solder alloys can also be prepared by the metal layers 17 . 18 be applied to each other in a suitable thickness, provided that they then participate in the later contacting process of semiconductor chip and base chip together at the phase formation and thereby mix.

Vor dem Aufbringen der Lackmaske 33 könnte auch die Barriereschicht zunächst ganzflächig aufgebracht werden. Die Bereiche der Barriereschicht 17, welche nach dem Entfernen der Lackmaske 33 innerhalb der Isolationsgräben zum Liegen kommen, müssen dann anschließend naßchemisch oder mittels Plasmaätzen entfernt werden.Before applying the paint mask 33 The barrier layer could initially be applied over the entire surface. The areas of the barrier layer 17 which after removing the resist mask 33 come to rest within the isolation trenches, then must then be removed wet chemical or by plasma etching.

Die Figurenbeschreibung erfolgte anhand mehrerer Beispiele, bei denen genau ein Halbleiterchip 20 auf einen Basischip 10 aufgebracht ist. Es liegt ebenfalls im Rahmen der Erfindung, mehrere Halbleiterchips 20 nebeneinander auf einem Basischip 10 aufzubringen. Die Halbleiterchips 20 können, müssen aber nicht, auf ihrer Rückseite gedünnt sein. Das rückseitige Dünnen kann durch einen Schleifvorgang erfolgen, nachdem die Halbleiterchips 20 auf dem Basischip 10 aufgebracht wurden. Der Halbleiterchip 20 könnte auch als ein zwei- oder mehrlagiger Chipstapel ausgebildet sein, wobei der Chipstapel als dreidimensional integriertes System ausgebildet ist.The description of the figures was based on several examples in which exactly one semiconductor chip 20 on a base chip 10 is applied. It is also within the scope of the invention, a plurality of semiconductor chips 20 side by side on a base chip 10 applied. The semiconductor chips 20 can, but need not, be thinned on their backs. The backside thinning can be done by a grinding process after the semiconductor chips 20 on the base chip 10 were applied. The semiconductor chip 20 could also be formed as a two- or multi-layer chip stack, wherein the chip stack is designed as a three-dimensionally integrated system.

BezugszeichenlisteLIST OF REFERENCE NUMBERS

1010
Basischipbased chip
1111
Kontaktflächecontact area
1212
Kontaktelementcontact element
1313
Metallflächemetal surface
1414
Kontaktpadcontact pad
1515
Durchkontaktierungvia
1616
Isolationsgrabenisolation trench
1717
Barriereschichtbarrier layer
1818
Metallschichtmetal layer
1919
Keimschichtseed layer
2020
HalbleiterchipSemiconductor chip
2121
Kontaktflächecontact area
2222
2323
Metallflächemetal surface
2424
Kontaktpadcontact pad
2525
Durchkontaktierungvia
2626
Isolationsgrabenisolation trench
3030
Lotkugelnsolder balls
3131
Füllschichtfilling layer
3232
Lotschichtsolder layer
3333
Lackpaint
3434
Schattenmaskeshadow mask
3535
Stegweb

Claims (10)

Halbleiterbauelement mit zumindest einem Halbleiterchip (20) auf einem als Substrat dienenden Basischip (10), bei dem – der zumindest eine Halbleiterchip (20) und der Basischip (10) Kontaktflächen (11, 21) aus Metall aufweisen, die über jeweilige Durchkontaktierungen (15, 25) Kontaktpads (14, 24) in einer jeweiligen obersten Metallage des Halbleiterchips (20) und des Basischips (10) kontaktieren, – der zumindest eine Halbleiterchip (20) und der Basischip (10) jeweils zumindest eine weitere Metallfläche (13, 23) aufweisen, die einander gegenüberliegend angeordnet sind, und die keinen elektrisch leitenden Kontakt zu den Kontaktpads (14, 24) aufweisen, – der zumindest eine Halbleiterchip so zu dem Basischip hin ausgerichtet ist, dass einander zugeordnete Kontaktflächen und einander gegenüberliegende weitere Metallflächen (13, 23) des zumindest einen Halbleiterchips und des Basischips einander zugewandt sind und die einander zugewandten Kontaktflächen und die einander zugewandten weiteren Metallflächen (13, 23) elektrisch leitend miteinander verbunden sind, – der Basischip Bauelemente enthält, die in einer ersten Technologie gefertigt sind und – der zumindest eine Halbleiterchip Bauelemente enthält, die in einer zweiten Technologie gefertigt sind, bei dem – der Abstand zwischen einer jeweiligen Kontaktfläche (21) des zumindest einen Halbleiterchips (20) und der damit verbundenen Kontaktfläche (11) des Basischips (10) weniger als 10 μm beträgt und – die einander zugewandten Kontaktflächen und weiteren Metallflächen über zumindest eine Metallschicht elektrisch leitend miteinander verbunden sind.Semiconductor device having at least one semiconductor chip ( 20 ) on a base chip serving as substrate ( 10 ), in which - the at least one semiconductor chip ( 20 ) and the basic chip ( 10 ) Contact surfaces ( 11 . 21 ) made of metal, via respective vias ( 15 . 25 ) Contact Pads ( 14 . 24 ) in a respective uppermost metal layer of the semiconductor chip ( 20 ) and the basic chip ( 10 ), - the at least one semiconductor chip ( 20 ) and the basic chip ( 10 ) in each case at least one further metal surface ( 13 . 23 ), which are arranged opposite one another, and which do not make electrically conductive contact with the contact pads ( 14 . 24 ), - the at least one semiconductor chip is oriented towards the base chip such that contact surfaces assigned to one another and opposing further metal surfaces ( 13 . 23 ) of the at least one semiconductor chip and the base chip face each other and the mutually facing contact surfaces and the mutually facing further metal surfaces ( 13 . 23 ) are electrically conductively connected to each other, - the base chip contains components which are manufactured in a first technology and - the at least one semiconductor chip contains components which are manufactured in a second technology, in which - the distance between a respective contact surface ( 21 ) of the at least one semiconductor chip ( 20 ) and the associated contact surface ( 11 ) of the base chip ( 10 ) is less than 10 microns and - the mutually facing contact surfaces and other metal surfaces are electrically conductively connected to each other via at least one metal layer. Halbleiterbauelement nach Anspruch 1, bei dem der Basischip (10) einen größeren Flächeninhalt aufweist als der Halbleiterchip (20) oder die Mehrzahl von Halbleiterchips, wobei in dem nicht überdeckten Bereich des Basischips Kontaktelemente (12) zur externen Kontaktierung des Halbleiterbauelementes vorgesehen sind. Semiconductor component according to Claim 1, in which the base chip ( 10 ) has a larger surface area than the semiconductor chip ( 20 ) or the plurality of semiconductor chips, wherein in the uncovered region of the base chip contact elements ( 12 ) are provided for external contacting of the semiconductor device. Halbleiterbauelement nach Anspruch 1 oder 2, bei dem der Flächeninhalt der Kontaktelemente (12) größer als der der Kontaktflächen (11, 12) ist.Semiconductor component according to Claim 1 or 2, in which the surface area of the contact elements ( 12 ) greater than that of the contact surfaces ( 11 . 12 ). Halbleiterbauelement nach einem der Ansprüche 1 bis 3, bei dem der Basischip (10) flächenintensive Strukturen beinhaltet.Semiconductor component according to one of Claims 1 to 3, in which the base chip ( 10 ) contains area-intensive structures. Halbleiterbauelement nach einem der Ansprüche 1 bis 4, bei dem der zumindest eine Halbleiterchip (20) komplexe logische Strukturen beinhaltet.Semiconductor component according to one of Claims 1 to 4, in which the at least one semiconductor chip ( 20 ) contains complex logical structures. Halbleiterbauelement nach einem der Ansprüche 1 bis 5, bei dem der zumindest eine Halbleiterchip (20) dünn geschliffen ist.Semiconductor component according to one of Claims 1 to 5, in which the at least one semiconductor chip ( 20 ) is thinly ground. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, bei dem der Halbleiterchip (20) ein zwei- oder mehrlagiger Chipstapel ist, wobei der Chipstapel als dreidimensional integriertes System ausgebildet ist.Semiconductor component according to one of Claims 1 to 6, in which the semiconductor chip ( 20 ) is a two- or multi-layer chip stack, wherein the chip stack is formed as a three-dimensionally integrated system. Verfahren zur Herstellung eines Halbleiterbauelementes nach einem der Ansprüche 1 bis 7, bei dem – jeweils auf Waferebene die Kontaktflächen und weiteren Metallflächen (11, 21; 13, 23) auf den Halbleiterchips (20) und den Basischips (10) erzeugt werden, – die Halbleiterchips (20) aus dem Waferverbund vereinzelt werden, – zumindest ein Halbleiterchip (20) auf jedem Basischip (10) derart kontaktiert wird, dass einander zugeordnete Kontaktflächen und weiteren Metallflächen (11, 21; 13, 23) des zumindest einen Halbleiterchips und des Basischips einander zugewandt sind und die einander zugewandten Kontaktflächen und weiteren Metallflächen elektrisch leitend miteinander verbunden werden, – das Erzeugen der Kontaktflächen und der weiteren Metallflächen (11, 21; 13, 23) das Aufbringen einer Folge strukturierter Metallschichten, bestehend aus einer Haftschicht, einer Diffusionsbarriere und einer lötbaren Metallschicht, umfasst, und – der Verbund aus dem zumindest einen Halbleiterchip (20) und dem Basischip (10) aus dem Wafer vereinzelt wird.Process for producing a semiconductor component according to one of Claims 1 to 7, in which the contact surfaces and further metal surfaces (in particular at the wafer level) ( 11 . 21 ; 13 . 23 ) on the semiconductor chips ( 20 ) and the basic chips ( 10 ), - the semiconductor chips ( 20 ) are separated from the wafer composite, - at least one semiconductor chip ( 20 ) on each base chip ( 10 ) is contacted such that mutually associated contact surfaces and other metal surfaces ( 11 . 21 ; 13 . 23 ) of the at least one semiconductor chip and the base chip face each other and the mutually facing contact surfaces and further metal surfaces are electrically conductively connected to one another, - the generation of the contact surfaces and the further metal surfaces ( 11 . 21 ; 13 . 23 ) comprises applying a sequence of structured metal layers consisting of an adhesion layer, a diffusion barrier and a solderable metal layer, and - the composite of the at least one semiconductor chip ( 20 ) and the basic chip ( 10 ) is separated from the wafer. Verfahren nach Anspruch 8, bei dem die lötbare Metallschicht (18) durch Sputtern oder galvanische Verstärkung aufgebracht wird.Method according to claim 8, wherein the solderable metal layer ( 18 ) is applied by sputtering or galvanic reinforcement. Verfahren nach Anspruch 8 oder 9, bei dem das Kontaktieren des Halbleiterchips auf dem Basischip unter Ausübung eines Anpressdrucks während des Lötvorganges durchgeführt wird.The method of claim 8 or 9, wherein the contacting of the semiconductor chip is carried out on the base chip while applying a contact pressure during the soldering process.
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