DE10060437A1 - Needle card device for parallel testing of IC's has active module inserted in signal path between test system and each tested IC - Google Patents

Needle card device for parallel testing of IC's has active module inserted in signal path between test system and each tested IC

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DE10060437A1
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Juergen Weidenhoefer
Peter Poechmueller
Justus Kuhn
Jochen Mueller
Michael Huebner
Gunnar Krause
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Abstract

The needle card device has a circuit board (70) for connection to signal lines of a test system and contact elements (36) for providing electrical conections with contact surfaces of the tested IC's (52). A carrier board (60) is provided with active modules (30), associated respectively with the tested IC's and inserted in the signal paths between the test system and the tested IC, with a heat dissipation device for removal of waste heat from each active module.

Description

Die vorliegende Erfindung betrifft eine Nadelkartenanordnung zum parallelen Test einer Mehrzahl von integrierten Schalt­ kreisen, insbesondere schnellen Halbleiterspeicherbausteinen auf einem Wafer, mit einer Leiterplatte zum Heranführen elek­ trischer Signalleitungen eines Testsystems und Kontaktelemen­ ten zum Herstellen elektrischer Verbindungen mit Kontaktflä­ chen der zu testenden Schaltkreise.The present invention relates to a needle card arrangement for parallel testing of multiple integrated circuits circles, especially fast semiconductor memory devices on a wafer, with a printed circuit board for the introduction trical signal lines of a test system and contact elements for making electrical connections with contact surfaces Chen of the circuits to be tested.

Heutige DRAM (Dynamic Random Access Memory)-Chips werden mit kostspieligen Speichertestsystemen getestet. Auf diesen Te­ stern werden dabei Testprogramme zur Überprüfung der Funkti­ onstauglichkeit der Speicherchips eingesetzt. Dabei werden Signale mit genau definierten Spannungspegeln zu exakt defi­ nierten Zeitpunkten an den zu testenden Halbleiterschaltkreis angelegt. Während der Überprüfung des Lesefunktion von dem DUT ist es darüber hinaus möglich, von dem DUT kommende Si­ gnale zu genau definierten Zeitpunkten in das Testgerät ein­ zulesen und mit erwarteten Signalwerten zu vergleichen.Today's DRAM (Dynamic Random Access Memory) chips are used costly memory test systems. On this Te Test programs for checking the functions become a star Suitable for the memory chips. In doing so Defi signals with precisely defined voltage levels nated times at the semiconductor circuit to be tested created. While checking the reading function of the It is also possible for DUT to send Si coming from the DUT signals into the test device at precisely defined times read and compare with expected signal values.

Aufgrund der hohen Frequenzen bei denen heutige Speicherbau­ steine arbeiten, z. B. 200 bis 300 MHz bei DDR (Double Data Rate)-DRAMs und 400 bis 800 MHz bei Rambus-DRAMs erfordert die Spezifikation dieser Chips hohe Genauigkeit der Signale. So sind beispielsweise bei DDR-Speichern Signalspezifikatio­ nen in der Größenordnung von 500 ps bereits heute üblich. Die verwendeten Produktions- bzw. Speichertestsysteme müssen daher höchsten technischen Anforderungen genügen, was zu ent­ sprechend hohen Produktions- und Testkosten führt. Gegenwär­ tig kosten DRAM-Testgeräte, die die genannten Bedingungen erfüllen je Stück mehrere Millionen Dollar. All dies führt dazu, daß bei Höchstfrequenzspeicherbausteinen die Testkosten bereits bis zu 30% der Herstellungskosten ausmachen.Because of the high frequencies at which today's storage construction working stones, e.g. B. 200 to 300 MHz with DDR (Double Data Rate) DRAMs and 400 to 800 MHz are required for Rambus DRAMs the specification of these chips high accuracy of the signals. For example, for DDR memories there are signal specifications 500 ps are already common today. The The production or storage test systems used must therefore  the highest technical requirements meet what ent leading to high production and test costs. Gegenwär tig cost DRAM test devices that meet the above conditions fulfill several million dollars each. All of this leads to the fact that the test costs for high frequency memory modules already account for up to 30% of the manufacturing costs.

Funktionstest der Speicherbausteine finden dabei sowohl auf Waferebene, als auch nach der Vereinzelung auf Bausteinebene statt. Dabei wird heute auf Waferebene üblicherweise in rela­ tiv niedrigen Frequenzbereichen von etwa 10 bis 100 MHz die prinzipielle Funktion der Speicherchips überprüft. Die höher­ frequenten Tests finden dann nach der Montage in gehäustem Zustand auf speziellen Bausteintestern statt.Function test of the memory modules can be found on both Wafer level, as well as after the separation at the block level instead of. Today, rela is usually used at the wafer level tiv low frequency ranges from about 10 to 100 MHz basic function of the memory chips checked. The higher Frequent tests are then carried out in housed after assembly Condition on special module testers instead.

Grundsätzlich wäre es wünschenswert, bereits auf Waferebene Hochgeschwindigkeitstest an den Speicherbausteinen durchzu­ führen, da dann der Funktionstest zu einem aus Wertschöp­ fungssicht günstigen Zeitpunkt stattfindet, so daß ein großes Potential für Kosteneinsparungen besteht.In principle, it would be desirable to be at the wafer level High-speed test on the memory chips lead, because then the function test leads to an added value From a technical point of view, there is a great time There is potential for cost savings.

Jedoch sind Hochfrequenztests auf Waferebene heute nur be­ grenzt möglich, was hauptsächlich an den großen geometrischen Abmessungen der Testanordnung liegt. Von der Pinelektronik des Testers über den Testkopf, die Nadelkartenanordnung bis zum zu testenden Baustein sind Dimensionen in der Größenord­ nung 10 cm bis 1 m zu überbrücken. Dies ist bei Frequenzen von 200 MHz bis 1 GHz mit ausreichender Genauigkeit und hoher Parallelität praktisch nicht möglich.However, high frequency tests at the wafer level are now only borders possible, mainly on the large geometric Dimensions of the test arrangement lies. From pin electronics the tester over the test head, the needle card arrangement to dimensions for the building block to be tested are of the order of magnitude bridge 10 cm to 1 m. This is at frequencies from 200 MHz to 1 GHz with sufficient accuracy and high Parallelism practically impossible.

Hier setzt die Erfindung an. Der Erfindung, wie sie in den Ansprüchen gekennzeichnet ist, liegt die Aufgabe zugrunde, eine Nadelkartenanordnung zum parallelen Test einer Mehrzahl integrierter Schaltkreise bereitzustellen, die komplexe Tests auf Waferebene in einfacher und kostengünstiger Weise ermög­ licht. Diese Aufgabe wird erfindungsgemäß durch die Nadelkar­ tenanordnung gemäß Anspruch 1 gelöst.This is where the invention comes in. The invention, as in the Is characterized, the task is based a needle card arrangement for parallel testing of a plurality Integrated circuits that provide complex testing enabled at the wafer level in a simple and inexpensive manner light. This object is achieved by the Nadelkar tenanordnung solved according to claim 1.

Erfindungsgemäß umfaßt eine gattungsgemäße Nadelkartenanord­ nung zum parallelen Test einer Mehrzahl von integrierten Schaltkreisen auf einem Wafer eine Mehrzahl von auf der Trä­ gerplatte angeordneten, je einem der parallel zu testenden Schaltkreise zugeordneten aktiven Bausteinen, die jeweils in den Signalpfad zwischen dem Testsystem und dem zugeordneten zu testenden Schaltkreis eingefügt sind sowie Mittel zur Wär­ meableitung einer von den aktiven Bausteinen im Betrieb er­ zeugten Verlustwärme.According to the invention comprises a generic needle card arrangement for parallel testing of a plurality of integrated Circuits on a wafer a plurality of on the carrier arranged one, each of those to be tested in parallel Circuits assigned to active blocks, each in the signal path between the test system and the assigned one circuit to be tested are inserted and means for heat deriving one of the active blocks in operation generated heat loss.

Durch die aktiven Bausteine können etwa niederfrequente Test­ signale eines relativ langsamen Testsystems aktiv in hochfre­ quente Testsignale für Hochgeschwindigkeitstests an den zu testenden Schaltkreisen transformiert werden. Generell erlau­ ben die aktiven Bausteine geringere Anforderungen an die In­ telligenz und/oder die Geschwindigkeit des Testsystems zu stellen, da solche Funktionen von den aktiven Bausteinen der Nadelkartenanordnung übernommen werden können.Due to the active components, low-frequency tests can be carried out signals of a relatively slow test system active in high fre quent test signals for high-speed tests on the circuits under test are transformed. Generally allowed The active modules have lower requirements for the In telligenz and / or the speed of the test system too because such functions depend on the active components of the Pin card arrangement can be adopted.

In herkömmlichen Nadelkartenanordnungen sind aktive Bausteine überwiegend entfernt von der Prüfkarte im Tester plaziert, so daß keine Probleme mit der erzeugten Verlustwärme auf der Na­ delkarte entstehen. Bei der Verwendung aktiver Bausteine beispielsweise zur Erzeugung hochfrequenter Testsignale ist je­ doch eine Anordnung der aktiven Bausteine in unmittelbarer Nähe der zu testenden Schaltkreise, also integriert in die Nadelkarte erforderlich. So werden erfindungsgemäß bereits in der Nadelkartenanordnung Mittel zum Ableiten der dort erzeug­ ten Verlustwärme vorgesehen.In conventional needle card arrangements there are active components mainly placed away from the test card in the tester, see above that no problems with the generated heat loss on the Na delkarte arise. When using active blocks, for example  is to generate high-frequency test signals but an arrangement of the active building blocks in immediate Proximity of the circuits to be tested, i.e. integrated in the Needle card required. According to the invention, in the needle card arrangement means for deriving the generated there heat loss is provided.

Weitere vorteilhafte Ausgestaltungen, Merkmale und Details der Erfindung ergeben sich aus den abhängigen Ansprüchen, der Beschreibung der Ausführungsbeispiele und der Zeichnungen.Further advantageous configurations, features and details the invention emerge from the dependent claims, the Description of the embodiments and the drawings.

Die Erfindung soll nachfolgend anhand eines Ausführungsbei­ spiels im Zusammenhang mit den Zeichnungen näher erläutert werden. Es sind jeweils nur die für das Verständnis der Er­ findung wesentlichen Elemente dargestellt. Dabei zeigtThe invention is described below with reference to an embodiment game explained in connection with the drawings become. It is only for understanding the Er essential elements shown. It shows

Fig. 1 eine Ausschnitt aus einer Nadelkartenanordnung in schematischer Darstellung; Figure 1 shows a detail of a needle card arrangement in a schematic representation.

Fig. 2(a)-2(c) schematische Darstellungen erfindungsgemäßer Ausführungsformen; Fig. 2 (a) -2 (c) are schematic representations of embodiments of the invention;

Fig. 3(a) und 3(b) schematische Darstellungen anderer erfin­ dungsgemäßer Ausführungsformen; Fig. 3 (a) and 3 (b) are schematic representations of other embodiments according OF INVENTION dung;

Fig. 4 eine schematische Darstellung einer weiteren er­ findungsgemäßen Ausführungsform; Fig. 4 is a schematic representation of another embodiment of the invention;

Fig. 1 zeigt in schematischer Darstellung einen Ausschnitt aus einer Nadelkartenanordnung 1. Dargestellt ist nur einer einer Mehrzahl von als ASIC ausgeführten sogenannten BOST (Build Outside Self Test)-Bausteinen 30, derer Funktion wei­ ter unten erläutert wird. Die BOST-Bausteine sind beispiels­ weise auf eine keramische Trägerplatte 60 montiert, die ihrerseits über Schraubverbindungen 80 in einstellbarem Abstand mit einer Leiterplatte 70 verbunden ist. Fig. 1 shows a schematic representation of a section of a probe card assembly 1. Only one of a plurality of so-called BOST (Build Outside Self Test) components 30 , which function as an ASIC, is shown, the function of which is explained further below. The BOST modules are, for example, mounted on a ceramic carrier plate 60 , which in turn is connected to a printed circuit board 70 by screw connections 80 at an adjustable distance.

Testsignale eines mit 10 bis 100 MHz relativ langsamen Test­ systems 40 gelangen über Signalleitungen 42 an die Anschlüsse 72 der Leiterplatte 70 und über Anschlüsse 68 durch die Trä­ gerplatte 60 zu Anschlüssen 32a, 32b eines BOST-Bausteins 30. Dieser erzeugt auf Grundlage der langsamen Testsignale mit Hilfe eines n : 1 Multiplexers oder durch eigene Testmusterge­ neratoren interne schnelle Testsignale. Diese werden über Hochfrequenz-Anschlüsse 34a-34d des BOST-Bausteins und An­ schlüsse 62a-62d der Trägerplatte 60 auf mechanisch partiell flexible Kontaktiernadeln 36 gegeben, welche eine hochfre­ quenztaugliche, mechanisch stabile und wiederkontaktierbare elektrische Verbindung mit dem zu testenden Schaltkreis 52 herstellen.Test signals of a relatively slow test system 40 with 10 to 100 MHz arrive via signal lines 42 to the connections 72 of the circuit board 70 and via connections 68 through the carrier plate 60 to connections 32 a, 32 b of a BOST module 30 . Based on the slow test signals, this generates internal fast test signals with the help of an n: 1 multiplexer or with its own test pattern generators. These are given via high-frequency connections 34 a- 34 d of the BOST module and connections 62 a- 62 d of the carrier plate 60 to mechanically partially flexible contacting needles 36 , which have a radio frequency-compatible, mechanically stable and re-contactable electrical connection with the circuit to be tested 52 manufacture.

Der zu testende Schaltkreis 52 ist dabei einer von einer Vielzahl von auf einem Wafer 50 befindlichen zu testenden Speicherbausteinen. Der Wafer 50 ist auf einem nicht gezeig­ ten justierbaren Chuck angeordnet.The circuit 52 to be tested is one of a plurality of memory modules to be tested located on a wafer 50 . The wafer 50 is arranged on an adjustable chuck, not shown.

Die Zahl der Anschlüsse ist in der schematischen Darstellung der Fig. 1 nur der Übersichtlichkeit halber auf zwei Nieder­ frequenzanschlüsse 32a, 32b und vier Hochfrequenzanschlüsse 34a-34d beschränkt. In der Praxis ist die Zahl der Anschlüsse meist deutlich größer und im allgemeinen durch die Zahl der Anschlüsse des zu testenden Schaltkreises bestimmt.The number of connections is limited in the schematic representation of FIG. 1 only for the sake of clarity to two low-frequency connections 32 a, 32 b and four high-frequency connections 34 a- 34 d. In practice, the number of connections is usually significantly larger and generally determined by the number of connections of the circuit to be tested.

In Fig. 1 sind die BOST-Bausteine 30 auf der den zu testenden Bausteinen abgewandten Fläche 64 der Trägerplatte montiert, was eine besondere robuste Ausführung darstellt. Es kann aber auch vorteilhaft sein, die BOST-Bausteine 30 auf der den zu testenden Bausteinen zugewandten Fläche der Trägerplatte an­ zubringen, wie etwa in Fig. 3(b) gezeigt.In Fig. 1, the BOST modules 30 are mounted on the surface 64 of the carrier plate facing away from the modules to be tested, which represents a particularly robust design. However, it can also be advantageous to mount the BOST modules 30 on the surface of the carrier plate facing the modules to be tested, as shown, for example, in FIG. 3 (b).

Fig. 2(a) bis (c) illustrieren nun Mittel zur Wärmeablei­ tung entsprechend dreier Ausführungsbeispiele der Erfindung. Fig. 2(a) zeigt als Ausschnitt einer hochparallelen Nadel­ karte drei nebeneinanderliegende aktive BOST-Bausteine 30, die parallel die Speicherbausteine 52 des Wafers 50 testen können. Die Ableitung der Verlustwärme der BOST-Bausteine 30 erfolgt über Stempel 10 aus einem gut wärmeleitfähigen Mate­ rial, die über eine Wärmeleitpaste in gutem Wärmekontakt mit den BOST-Bausteinen 30 stehen. Die Leiterplatte 70 und eine eventuell vorhandene Zwischenschicht 20 weisen entsprechende Durchlaßöffnungen auf, so daß die Verlustwärme über die Stem­ pel in den Raum außerhalb der Nadelkartenanordnung abgeleitet wird. Fig. 2 (a) to (c) now illustrate means for Wärmeabi device according to three embodiments of the invention. Fig. 2 (a) shows a section of a highly parallel needle card three adjacent active BOST devices 30 , which can test the memory devices 52 of the wafer 50 in parallel. The dissipation of the heat loss of the BOST building blocks 30 takes place via stamp 10 from a highly thermally conductive material, which are in good thermal contact with the BOST building blocks 30 via a thermal paste. The circuit board 70 and a possibly existing intermediate layer 20 have corresponding passage openings, so that the heat loss is dissipated via the stamp in the space outside the needle card arrangement.

Bei der Anordnung von Fig. 2(b) ist nur ein einziger BOST- Baustein 30 exemplarisch gezeigt. Der gut wärmeangebundene Stempel 12 ist hier innerhalb der Nadelkartenanordnung ver­ breitert, wodurch zusätzliche Löcher in der Leitplatte ver­ mieden werden können. Durch die Verbreiterung und Ableitung der Wärme von der Ebene der aktiven Bauelemente weg kann auch hier die Verlustwärme ausreichend abgeführt werden. Fig. 2(c) zeigt sowohl eine Verbreiterung innerhalb als auch au­ ßerhalb der Nadelkarte und gewährleistet somit eine besonders hohe Wärmeableitung. In the arrangement of FIG. 2 (b), only a single BOST module 30 is shown as an example. The well heat-bound stamp 12 is here ver expanded within the needle card arrangement, whereby additional holes in the guide plate can be avoided ver. By widening and dissipating the heat away from the level of the active components, the heat loss can also be sufficiently dissipated here. Fig. 2 (c) shows a widening both inside and outside the needle card and thus ensures a particularly high heat dissipation.

Weitere Varianten sind in Fig. 3(a) und 3(b) illustriert. Bei diesen Ausführungsformen werden ohnehin vorhandene Standard­ schrauben 80 des Nadelkartenaufbaus als Wärmeleiter nach au­ ßen benutzt. Die Anbindung an die Standardschrauben erfolgt durch Verbindungselemente 16, 18 aus gut wärmeleitfähigen Ma­ terial. In Fig. 3(b) ist zusätzlich außen auf der Leiterplat­ te 70 ein Kühlkörper 90 vorgesehen um die Kühlwirkung weiter zu verstärken.Further variants are illustrated in FIGS. 3 (a) and 3 (b). In these embodiments, existing standard screws 80 of the needle card structure are used as a heat conductor to the outside. The connection to the standard screws is made by connecting elements 16 , 18 made of highly thermally conductive material. In Fig. 3 (b) te a heat sink 90 is additionally provided on the outside of the printed circuit board 70 to further enhance the cooling effect.

Eine weitere Kühlmöglichkeit ergibt sich in der Darstellung von Fig. 4 durch die Nutzung vorhandener oder zusätzliche Öffnungen 72 in der Leiterplatte zur Zuführung oder Absaugung eines Kühlfluids 74, beispielsweise Luft. Dies kann durch ei­ ne (nicht gezeigtes) Gebläse geschehen oder durch Konvektion. Eine eventuell vorhandene Zwischenschicht weist dann eben­ falls entsprechende Öffnungen 22 auf.A further cooling option is provided in the illustration in FIG. 4 by using existing or additional openings 72 in the printed circuit board for supplying or extracting a cooling fluid 74 , for example air. This can be done by a fan (not shown) or by convection. A possibly existing intermediate layer then also has corresponding openings 22 .

Alle genannten Mittel zur Wärmeableitung können selbstver­ ständlich sowohl einzeln als auch in Kombination eingesetzt werden. So kann es vorteilhaft sein, nur so viele zusätzliche Löcher und Öffnungen in die Leiterplatte anzubringen (Metho­ den nach Fig. 2(a), 2(c)), wie zur Abführung der Verlustwärme unbedingt erforderlich und soweit möglich diejenigen Methoden einzusetzen, die keine zusätzlichen Öffnungen erfordern (Me­ thoden nach Fig. 2(b), 3(a), 3(b) und 4).All of the means mentioned for heat dissipation can of course be used both individually and in combination. So it can be advantageous to only make as many additional holes and openings in the circuit board (methods according to Fig. 2 (a), 2 (c)), as absolutely necessary to dissipate the heat loss and, as far as possible, use those methods that do not require additional openings (methods according to Fig. 2 (b), 3 (a), 3 (b) and 4).

Claims (6)

1. Nadelkartenanordnung zum parallelen Test einer Mehrzahl von integrierten Schaltkreisen, insbesondere schnellen Halb­ leiterspeicherbausteinen, auf einem Wafer, umfassend:
eine Leiterplatte (70) zum Heranführen elektrischer Signal­ leitungen eines Testsystems (40),
Kontaktelemente (36) zum Herstellen elektrischer Verbindun­ gen mit Kontaktflächen (56) der zu testenden Schaltkreise (52),
gekennzeichnet durch
eine Mehrzahl von auf einer Trägerplatte (60) angeordneten, je einem der parallel zu testenden Schaltkreise (52) zugeord­ neten aktiven Bausteinen (30), die jeweils in den Signalpfad zwischen dem Testsystem (40) und dem zugeordneten zu testen­ den Schaltkreis (52) eingefügt sind und
Mittel (10; 12; 14; 16, 80; 18, 80,90; 22, 72) zur Wärmeablei­ tung einer von den aktiven Bausteinen (30) im Betrieb erzeug­ ten Verlustwärme.1. A needle card arrangement for parallel testing of a plurality of integrated circuits, in particular fast semiconductor memory components, on a wafer, comprising:
a printed circuit board ( 70 ) for introducing electrical signal lines of a test system ( 40 ),
Contact elements ( 36 ) for making electrical connections to contact surfaces ( 56 ) of the circuits ( 52 ) to be tested,
marked by
a plurality of active components ( 30 ) arranged on a carrier plate ( 60 ), each assigned to one of the circuits ( 52 ) to be tested in parallel, each in the signal path between the test system ( 40 ) and the associated circuit ( 52 ) to be tested are inserted and
Means ( 10 ; 12 ; 14 ; 16 , 80 ; 18 , 80 , 90 ; 22 , 72 ) for heat dissipation of a waste heat generated by the active components ( 30 ) during operation. 2. Nadelkartenanordnung nach Anspruch 1, bei der die Mittel zur Wärmeableitung mit den aktiven Bausteinen (30) in Wärme­ kontakt stehende Stempel (10; 12; 14; 16, 80; 18, 80) aus einem Material mit hoher Wärmeleitfähigkeit umfassen.2. Pin card arrangement according to claim 1, wherein the means for heat dissipation with the active components ( 30 ) in heat contact stamps ( 10 ; 12 ; 14 ; 16 , 80 ; 18 , 80 ) comprise a material with high thermal conductivity. 3. Nadelkartenanordnung nach Anspruch 2, bei der zumindest eine Teil der Stempel (10; 14) durch die Leiterplatte (70) nach außen geführt sind. 3. Needle card arrangement according to claim 2, in which at least some of the stamps ( 10 ; 14 ) are guided through the printed circuit board ( 70 ) to the outside. 4. Nadelkartenanordnung nach Anspruch 2 oder 3, bei der zu­ mindest eine Teil der Stempel (12; 14) innerhalb der Nadel­ kartenanordnung verbreitert sind.4. needle card arrangement according to claim 2 or 3, in which at least a part of the stamp ( 12 ; 14 ) within the needle card arrangement are widened. 5. Nadelkartenanordnung nach einem der Ansprüche 2 bis 4, bei der zumindest eine Teil der Stempel durch Standardschrauben (80) der Nadelkartenanordnung und Verbindungselemente (16; 18) aus einem Material mit hoher Wärmeleitfähigkeit gebildet sind.5. pin card arrangement according to one of claims 2 to 4, wherein at least part of the stamp by standard screws ( 80 ) of the pin card arrangement and connecting elements ( 16 ; 18 ) are formed from a material with high thermal conductivity. 6. Nadelkartenanordnung nach einem der vorigen Ansprüche, bei der in der Leiterplatte (70) zusätzliche Öffnungen (72) zur Zuführung oder Absaugung eines Kühlfluids (74) vorgesehen sind.6. Needle card arrangement according to one of the preceding claims, in which additional openings ( 72 ) for supplying or extracting a cooling fluid ( 74 ) are provided in the printed circuit board ( 70 ).
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