DE10019805A1 - Dynamische Halbleiterspeichervorrichtung mit reduziertem Stromverbrauch im Lesebetrieb - Google Patents

Dynamische Halbleiterspeichervorrichtung mit reduziertem Stromverbrauch im Lesebetrieb

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DE10019805A1
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Abstract

Ein Entkopplungskondensator (10, 110) ist mit einer Lesestromversorgungsleitung (1, 3) mit Bezug auf eine Leseverstärkerschaltungsgruppe (SAB) gekoppelt, und die Lesestromversorgungsleitung ist selektiv mit einem Stromversorgungsknoten (GND, Vddp) als Antwort auf einen Betriebsmodus eines Leseverstärkers gekoppelt. In einem Lesevorgang ist das Potential einer Bitleitung (BL/BL) bestimmt durch Umverteilung der Ladungen zwischen dem Entkopplungskondensator und einem Lastkondensator (Cb) der Bitleitung. Die Auffrischcharakteristiken sind ohne Zunahme eines Lesestroms und Verlangsamung des Lesebetriebs verbessert.

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiter­ speichervorrichtung und insbesondere auf eine dynamische Halb­ leiterspeichervorrichtung, die einen Leseverstärker aufweist, der Speicherzelldaten differentiell verstärkt. Die vorliegende Erfindung bezieht sich ganz speziell auf die Struktur eines Treiberabschnitts für einen Leseverstärker.
Den jüngsten Entwicklungen und der Verbreitung von Computern und Informationsverarbeitungsanlagen folgend werden die Anfor­ derung an Vorrichtungen, die als Hauptspeicher in diesen Anla­ gen eingesetzt werden, zunehmend strenger. Mit Bezug auf einen DRAM (dynamischer "random access memory"), der weitestgehend Anwendung als der Hauptspeicher findet, findet ein DRAM, der in der Lage ist, Daten mit einer hohen Geschwindigkeit zu transferieren, wie ein SDRAM (synchroner DRAM), welcher Daten synchron mit einem Taktsignal eingibt/ausgibt oder ein DDR (doppelte Datenrate) SDRAM, welcher Daten synchron mit sowohl Vorder- als auch Rückflanke eines Taktsignals eingibt/ausgibt, immer weitere Verbreitung.
Der DRAM speichert Informationen in Form von Ladungen in einem Kondensator einer Speicherzelle. Hoch-Pegel Daten, die in eine DRAM-Zelle geschrieben sind, verschwinden im unberührten Zu­ stand spontan auf Grund eines Leckstroms, und müssen peri­ odisch durch einen Vorgang, bezeichnet als Auffrischung, wie­ derhergestellt werden.
Die Spezifikation eines neueren DRAM definiert einen Vorgang, der als Selbstauffrischung bezeichnet wird. In einem solchen Selbstauffrischbetriebsmodus gibt ein Zeitgeber im DRAM auto­ matisch einen Auffrischzeitpunkt zur automatischen Ausführung des Auffrischvorgangs vor.
Der Selbstauffrischvorgang wird in einem Bereitschaftszustand ausgeführt, wenn kein Zugang zum DRAM getätigt ist. Deshalb kann eine kontinuierliche Wartezeit in einer tragbaren Kommu­ nikations/Informationsanlage, zum Beispiel, durch Unterdrüc­ kung eines im Selbstauffrischbetrieb verbrauchten Selbstauf­ frischstroms verlängert werden (daher kann die Lebensdauer ei­ ner Batterie verlängert werden).
Unter den Komponenten des Selbstauffrischstroms macht den größten Anteil ein Strom zum Lesen von in der Speicherzelle gespeicherten Daten und Wiederschreiben der Daten aus, das heißt der sogenannte Lesestrom Issr. Dieser Lesestrom wird nun beschrieben.
Fig. 27 illustriert die Struktur eines Speicherzellenfeldes eines der Anmelderin bekannten DRAM. Mit Bezug auf Fig. 27 enthält der DRAM Speicherzellen MC, welche in einer Matrix mit Reihen und Spalten angeordnet sind, ein Paar Bitleitungen BL und /BL, welches entsprechend der jeweiligen Spalte der Spei­ cherzellen angeordnet ist und eine Wortleitung WL, welche ent­ sprechend der jeweiligen Reihe der Speicherzellen MC angeord­ net ist. Fig. 27 zeigt stellvertretend eine einzige Speicher­ zelle MC. Die Speicherzelle MC enthält einen Speicherzellen­ kondensator Cs zur Speicherung von Informationen und einen Zu­ gangstransistor MT, der von einem n-Kanal MOS-Transistor ge­ bildet ist und leitend gemacht wird als Folge der Signalspan­ nung auf der Wortleitung WL zur Verbindung des Speicherzellen­ kondensators Cs mit der Bitleitung BL. Die Bitleitungen BL bzw. /BL haben parasitäre Kondensatoren Cb.
Eine Bitleitungsausgleich/vorladungsschaltung E/P, welche die Bitleitungen BL bzw. /BL auf eine Zwischenspannung Vble vor­ lädt und ausgleicht als Antwort auf ein Bitleitungausgleichan­ weisungssignal BLEQ und einer Leseverstärkerschaltung S/A, welche die Spannungen der Bitleitungen BL und/BL differentiell verstärkt als Antwort auf die Leseverstärkeraktivierungssigna­ le SON und ZSOP, die für die Bitleitungen BL und /BL bereitge­ stellt werden.
Die Bitleitungsausgleich/vorladungsschaltung E/P weist Vorla­ dungstransistoren Q7 und Q8 auf, welche die Zwischenspannung Vble zu den Bitleitungen BL bzw. /BL weitergeben als Antwort auf das Bitleitungausgleichanweisungssignal BLEQ und einen Ausgleichstransistor Q9, der die Bitleitungen BL und /BL kurz­ schließt als Antwort auf das Bitleitungausgleichanweisungs­ signal BLEQ. Die Transistoren Q7 bis Q9 sind durch einen n- Kanal MOS-Transistor gebildet (Feldeffekttransistoren mit iso­ liertem Gate).
Die Leseverstärkerschaltung S/A umfaßt einen N-Leseverstärker, der bei Aktivierung des Leseverstärkeraktivierungssignals SON aktiviert ist, um eine der Bitleitungen BL und /BL auf ein niedrigeres Potential zu entladen, und einem P-Leseverstärker, der bei Aktivierung des Leseverstärkeraktivierungssignals ZSOP aktiviert ist, um eine der Bitleitungen BL und /BL auf ein hö­ heres Potential zu laden. Der N-Leseverstärker umfaßt einen n- Kanal MOS-Transistor Q1, dessen Drain mit der Bitleitung BL und dessen Gate mit der Bitleitung /BL verbunden ist, einen n- Kanal MOS-Transistor Q2, dessen Drain mit der Bitleitung /BL und dessen Gate mit der Bitleitung BL verbunden ist und einen n-Kanal MOS-Transistor Q3, der leitend gemacht ist bei Akti­ vierung des Leseverstärkeraktivierungssignals SON zur Übertra­ gung einer Lesestromversorgungsspannung Vsan an die Sourcen der MOS-Transistoren Q1 und Q2. Die Lesestromversorgungsspan­ nung Vsan ist im allgemeinen auf dem Pegel einer Massespannung Vsg.
Der P-Leseverstärker umfaßt einen p-Kanal MOS-Transistor Q4, dessen Drain mit der Bitleitung BL und dessen Gate mit der Bitleitung /BL verbunden ist, einen p-Kanal MOS-Transistor Q5, dessen Drain mit der Bitleitung /BL und dessen Gate mit der Bitleitung BL verbunden ist und einen p-Kanal MOS-Transistor Q6, der leitend gemacht ist bei Aktivierung des Leseverstär­ keraktivierungssignals ZSOP zur Übertragung einer Lesestrom­ versorgungsspannung Vsap an die Sourcen der MOS-Transistoren Q4 und Q5. Die Lesestromversorgungsspannung Vsap ist im allge­ meinen auf dem Pegel einer Stromversorgungsspannung Vdds. Ein Auffrischvorgang für die Speicherzelle MC wird nun beschrieben mit Bezug auf ein in Fig. 28 gezeigtes Signalwellenformdia­ gramm.
In einem Bereitschaftszustand ist das Leseverstärkeraktivie­ rungssignal SON nieder bei der Massespannung Vsg, das Lesever­ stärkeraktivierungssignal ZSOP ist inaktiv bei der Stromver­ sorgungsspannung Vdds und die Leseverstärkerschaltung S/A ist inaktiv. Das Bitleitungausgleichanweisungssignal BLEQ ist in einem Hochpegelaktivzustand und alle in der Bitleitungaus­ gleich/vorladungschaltung E/P enthaltenen MOS-Transistoren Q7 bis Q9 sind leitend gemacht, so daß die Bitleitungen BL und /BL auf den Pegel der Zwischenspannung Vble vorgeladen und ausgeglichen sind. Die Zwischenspannung Vble ist im allgemei­ nen auf einem Pegel, der die Hälfte der Stromversorgungsspan­ nung Vdds (= Vdds/2) ist. Die Wortleitung WL ist auf dem Pegel der Massespannung Vsg und der Zugangstransistor MT der Spei­ cherzelle MC bleibt nicht-leitend.
Wird ein Speicherzyklus gestartet, so fällt das Bitleitungaus­ gleichanweisungssignal BLEQ auf einen niedrigen Pegel, die Bitleitungausgleich/vorladungsschaltung E/P ist deaktiviert und die Bitleitungen BL und /BL gehen in einen Zustand mit in­ nerem Kontaktpotential auf dem Pegel der Zwischenspannung Vble über.
Danach treibt eine Reihenselektierungsschaltung (nicht ge­ zeigt) die Wortlinie WL in einen in Übereinstimmung mit einem Adressensignal selektierten Zustand und der Spannungspegel der Wortleitung WL nimmt zu. Überschreitet der Spannungspegel der Wortleitung WL den der Gate-Source Spannung des Zugangstransi­ stors MT um einen Pegel, der der Schwellspannung des Zugang­ stransistors entspricht, so beginnt der Zugangstransistor MT leitend zu werden und elektrische Ladungen bewegen sich zwi­ schen Bitleitung BL und Speicherkondensator Cs. In Bezug auf Fig. 28 speichert die Speicherzelle MC Hochpegeldaten und der Spannungspegel der Bitleitung BL nimmt zu.
Die Bitleitung /BL ohne Verbindung zu einer Speicherzelle bleibt auf dem Pegel der Zwischenspannung Vble.
Ist die Spannungsdifferenz zwischen Bitleitung BL und /BL aus­ reichend vergrößert, so werden Leseverstärkeraktivierungs­ signale SON und ZSOP aktiviert. Ist das Leseverstärkeraktivie­ rungssignal SON aktiviert, um hoch zu gehen, so wird der MOS- Transistor Q3 in der Leseverstärkerschaltung S/A leitend, um die Lesestromversorgungsspannung Vsan and die Sourcen der MOS- Transistoren Q1 und Q2 weiterzugeben. Als Reaktion ist der N- Leseverstärker aktiviert und die auf niedrigerem Pegel befind­ liche Bitleitung /BL ist auf den Pegel der Lesestromversor­ gungsspannung Vsan (= Vsg) entladen. Ist das Leseverstärkerak­ tivierungssignal ZSOP aktiviert, um niedrig zu gehen, so wird der MOS-Transistor Q6 in der Leseverstärkerschaltung S/A lei­ tend, um die Lesestromversorgungsspannung Vsap and die Sourcen der MOS-Transistoren Q4 und Q5 weiterzugeben, und der P- Leseverstärker ist aktiviert. Der P-Leseverstärker lädt die Bitleitung BL auf ein höheres Potential, um die Stromversor­ gungsspannung Vsap (= Vdds) zu lesen.
Die Wortleitung WL ist auf dem Pegel der Spannung Vpp höher als die Stromversorgungsspannung Vdds. Deshalb werden die Hochpegeldaten auf dem Pegel der Stromversorgungsspannung Vdds auf der Bitleitung BL weitergegeben an den Speicherzellenkon­ densator Cs ohne Einfluss des Schwellspannungsverlustes quer über den Zugangstransistor MT. Auf diese Weise werden die Hochpegeldaten vollständig neu geschrieben und aufgefrischt in der Speicherzelle MC. Wenn die Speicherzelle MC Tiefpegeldaten speichert, so wird eine Spannung auf dem Pegel der Lesestrom­ versorgungsspannung Vsan weitergegeben an den Speicherzellen­ kondensator Cs, um die Daten auf ähnliche Weise aufzufrischen.
Ist der Auffrischzyklus beendet, so wird die Wortleitung WL in einen nicht-selektierten Zustand getrieben und dann werden die Leseverstärkeraktivierungssignale SON und ZSOP sequentiell de­ aktiviert. Auf diese Weise werden die aufgefrischten Daten in einer Speicherzelle MC gespeichert. Danach geht das Bitlei­ tungausgleichanweisungssignal BLEQ hoch, die Bitleitungaus­ gleich/vorladungschaltung E/P ist aktiviert und die Bitlei­ tungsspannungen auf dem Pegel der Stromversorgungsspannung Vdds und der Massespannung Vsg werden vorgeladen und ausgegli­ chen auf einen Pegel der Zwischenspannung Vble.
Die Maximalamplitude dVbl der Bitleitung BL ist gegeben als Vdds - Vble = Vdds/2. Die Bitleitung BL ist geladen mit Ladun­ gen, die von einer Lesestromquelle stammen. Wird angenommen, daß Cb die Bitleitungslast und N die Anzahl von simultan auf­ gefrischten Paaren von Bitleitungen darstellt, so ist die Men­ ge Qs von Ladungen, die in einem einzigen Auffrischvorgang verbraucht werden, folgendermaßen ausgedrückt:
Qs = N . Cb . dVbl
Wird Tref als die Periode des Auffrischvorgangs dargestellt, d. h. das Auffrischintervall, so wird der Lesestrom Issr, der in einem Selbstauffrischvorgang fließt, wie folgt ausgedrückt:
Issr = Qs/Tref = A . dVbl/Tref (1)
wobei A = N . Cb ist.
Um den Lesestrom Issr zu reduzieren, muß das Auffrischinter­ vall Tref erhöht und die Bitleitungsamplitude dVbl reduziert werden.
Um das Auffrischintervall Tref zu erhöhen ist es wichtig, eine Speicherzelle mit einer langen Datenhaltezeit zu implemetie­ ren. Um solch eine Speicherzelle zu implementieren, bedarf es Erfindungsgeist bezgl. der Schaltung und dem Entwurf zuzüglich der Verbesserung der Charakteristiken des Herstellungsverfah­ rens.
Um die Bitleitungsamplitude dVbl (= Vdds/2) zu reduzieren, wird die Stromversorgungsspannung Vdds im allgemeinen reduziert.
Fig. 29 illustriert eine Beispielstruktur einer der Anmelderin bekannten Lesestromversorgungsschaltung. Mit Bezug auf Fig. 29 umfaßt die der Anmelderin bekannten Lesestromversorgungsschal­ tung eine Vergleichsschaltung CMP, welche eine Referenzspan­ nung Vrefs mit der Lesestromversorgungsspannung Vsap (= Vdds) vergleicht und einen Treibertransistor DR, welcher einen Strom an eine Lesestromversorgungsleitung von einem externen Strom­ versorgungsknoten liefert, der eine externe Stromversorgungs­ spannung ext. Vdd in Übereinstimmung mit einem Ausgabesignal einer Vergleichsschaltung CMP erhält. Der Treibertransistor DR ist aus einem p-Kanal MOS-Transistor gebildet.
Die Vergleichsschaltung CMP umfaßt n-Kanal MOS-Transistoren Q10 und Q11, bei denen die Referenzspannung Vrefs und die Le­ sestromversorgungsspannung Vsap an den jeweiligen Gates an­ liegt, p-Kanal MOS-Transistoren Q12 und Q13, die Ströme von dem externen Stromversorgungsknoten an die MOS-Transistoren Q10 und Q11 liefern und einen n-Kanal MOS-Transistor Q14, der zwischen den MOS-Transistoren Q10 und Q11 und einem Massekno­ ten gekoppelt ist, und der bei Aktivierung eines Steuersignals VDCON leitend wird zur Bildung eines Pfades für das Fließen eines Betriebsstroms für die Vergleichsschaltung CMP.
Der p-Kanal MOS-Transistor Q13 hat ein Gate und einen Drain, die miteinander verbunden sind, als auch ein Gate, das mit dem Gate des MOS-Transistors Q12 verbunden ist. Die MOS- Transistoren Q12 und Q13 bilden eine Spiegelstromschaltung. Ein Ausgabesignal einer Vergleichsschaltung CMP ist Ausgabe des Verbindungsknoten zwischen den MOS-Transistoren Q12 und Q10, und wird zum Gate des Treibertransistors DR geliefert.
Das Steuersignal VDCON ist bei Aktivierung einer Leseverstär­ kerschaltung aktiviert.
Ist das Steuersignal VDCON niedrig in der Struktur der Le­ sestromversorgungsschaltung, gezeigt in Fig. 29, so ist der MOS-Transistor Q14 nicht-leitend, das Ausgabesignal der Ver­ gleichsschaltung CMP ist auf dem Pegel der externen Stromver­ sorgungsspannung ext. Vdd, der Treibertransistor DR ist nicht­ leitend und der Stromverbrauch der Lesestromversorgungsschal­ tung ist reduziert.
Ist das Steuersignal VDCON aktiviert, so vergleicht die Ver­ gleichsschaltung CMP die Referenzspannung Vrefs mit der Le­ sestromversorgungsspannung Vsap. Ist die Lesestromversorgungs­ spannung Vsap höher als die Referenzspannung Vrefs, so geht das Ausgabesignal der Vergleichsschaltung CMP hoch, der Trei­ bertransistor DR bleibt nicht-leitend und die Stromversorgung einer Lesestromversorgungsleitung ist unterbrochen.
Wenn die Lesestromversorgungsspannung Vsap unterhalb der Refe­ renzspannung Vrefs reduziert ist, so geht das Ausgabesignal der Vergleichsschaltung CMP herunter im Verhältnis zu der Dif­ ferenz zwischen der Lesestromversorgungsspannung Vsap und der Referenzspannung Vrefs, die Leitfähigkeit des Treibertransi­ stors DR ist erhöht und ein Strom wird von dem externen Strom­ versorgungsknoten in die Lesestromversorgungsleitung einge­ speist. Auf diese Weise nimmt der Pegel der Lesestromversor­ gungsspannung Vsap zu.
Die in Fig. 29 gezeigte Lesestromversorgungsschaltung hält die Lesestromversorgungsspannung Vsap im wesentlichen auf dem gleichen Pegel wie die Referenzspannung Vrefs. Die Referenz­ spannung Vrefs wird auf einem konstanten Pegel unterhalb der der externen Stromversorgungsspannung ext. Vdd gehalten, da­ durch wird der Pegel der Lesestromversorgungsspannung Vsap re­ duziert, so daß die Bitleitungsamplitude dVbl als auch der La­ destrom spürbar reduziert werden können.
Die Lesestromversorgungsspannung Vsap bestimmt den Pegel der in eine Speicherzelle geschriebenen Hochpegeldaten. Ist der Pegel der Referenzspannung Vrefs reduziert und der Pegel (Vdds) der Lesestromversorgungsspannung Vsap beträchtlich re­ duziert, so ist die in einem Speicherzellenkondensator gespei­ cherte Ladungsmenge reduziert und die Datenhaltezeit ist für die in die Speicherzelle geschriebenen Hochpegeldaten redu­ ziert. Deshalb muss das Auffrischintervall Tref kurz einge­ stellt werden, um die Speicherzellendaten zu halten und es be­ steht die Möglichkeit, daß der Lesestrom Issr nicht, als Gan­ zes gesehen, reduziert wird.
Um das zuvor erwähnte Problem zu lösen, haben Asakura et al. ein BSG- (boosted sense ground bzw. "erhöhte Lesemasse") Sche­ ma vorgeschlagen. Der Inhalt des BSG-Schemas ist zum Beispiel detailliert in ISSCC Digest of Technical Papers 1994, pp. 1303-1309 beschrieben, unterdessen wird das Prinzip des BSG- Schemas jetzt kurz mit Bezug auf Fig. 30 beschrieben.
Fig. 30 illustriert schematisch die Schnittansicht einer Spei­ cherzelle MC. Mit Bezug auf Fig. 30 umfaßt die Speicherzelle MC n-dotierte Bereiche 502a und 502b mit hoher Konzentration, die in einem Abstand voneinander auf der Oberfläche des p- dotierten Substrats 500 gebildet sind, eine auf einer Kanalre­ gion zwischen den Dotierbereichen 502a und 502b gebildete lei­ tende Schicht 504 mit darunterliegendem Gateisolierfilm und einem Zwischenschichtisolierfilm 505b. Die leitende Schicht 504 bildet eine Wortleitung und die leitende Schicht 505a bil­ det eine Bitleitung.
Die Speicherzelle MC umfaßt desweiteren eine leitende Schicht 510, die elektrisch mit dem Dotierbereich 502b durch ein Kon­ taktloch, gebildet in dem Zwischenschichtisolierfilm 505b, verbunden ist, und einer leitenden Schicht 514, die derart an­ geordnet ist, daß sie dem oberen Bereich der leitenden Schicht 510 gegenüberliegt. Die leitende Schicht 514 hat eine V- förmige obere Hälfte in der Schnittansicht und eine leitende Schicht 514 umfaßt einen verlängernden Abschnitt 514, der sich in den V-förmigen Abschnitt der oberen Hälfte der leitenden Schicht 510 durch einen Kondensatorisolierfilm 512 erstreckt. Die leitende Schicht 510 dient als ein Leitungsknoten zwischen einem Zugangstransistor MT und einem Speicherzellenkondensator Cs, d. h. ein Speicherknoten SN. Der Speicherzellenkondensator Cs ist auf einem Bereich gebildet, wo die leitenden Schichten 510 und 514 einander gegenüberliegen und nur getrennt sind durch einen Kondensatorisolierfilm 512.
Während die Speicherzelle in Fig. 30 eine gestapelte Kondensa­ torstruktur aufweist, kann der gestapelte Kondensator jede an­ dere Struktur, wie eine abschnittsweise zylindrische, flossen­ förmige oder eine T-förmige Struktur haben.
Wird berücksichtigt, daß die Wortleitung WL auf dem Pegel ei­ ner Massespannung GND gehalten wird, so wird eine Bitleitungs­ spannung Vbl auf die Bitleitung BL angewendet und eine den Hochpegeldaten entsprechende Spannung Vch wird in dem Spei­ cherknoten SN in der in Fig. 30 gezeigten Speicherzelle MC ge­ halten. Eine Zwischenspannung einer Zellplatenspannung Vcp (= Vdds/2) wird auf die leitende Schicht 514 angewendet, die als Zellplatenelektrodenschicht CP dient.
Die Hauptleckquellen in der Speicherzelle MC sind (1) ein Leckstrom Ils zum p-dotierten Substrat 500 durch einen p-n- Übergang zwischen Dotierbereich 502b und dem Substrat 500 und (2) ein Leckstrom Ilb zur Bitleitung BL, der von der Charakte­ ristik unterhalb der Schwelle des Zugangstransistors abhängt.
Der Pegel des Leckstroms Ils zum p-dotierten Substrat 500 hängt von der Potentialdifferenz Vpn, angewendet auf den p-n- Übergang zwischen Dotierbereich 502b und p-dotiertem Substrat 500, ab, so daß der Leckstrom Ils mit zunehmender Potential­ differenz Vpn zunimmt. Der Speicherknoten SN ist mit bezug auf Fig. 30 bei der Spannung Vch, die den Hochpegeldaten ent­ spricht, und der Durchlaßspannung Vbb, angewendet auf das p- dotierte Substrat 500, und daher wird die Potentialdifferenz folgendermaßen ausgedrückt:
Vpn = Vch - Vbb
Auf der anderen Seite wird der zur Bitleitung durch den Zu­ gangstransistor fließende Leckstrom Ilb wie folgt durch die Differenz zwischen der Gate-Source Spannung Vgs und einer Schwellspannung Vth des Zugangstransistors ausgedrückt:
Ilb = Ilb0 . 10 exp(Vgs - Vth)/S (2)
wobei exp eine Exponierung darstellt. In der obigen Gleichung (2) stellt Ilb0 einen Stromwert dar, der die Schwellspannung Vth definiert, und S stellt einen Koeffizienten gemäß der Transistorstruktur und dem Herstellungsverfahren dar und ist durch dVgs/dlogId ausgedrückt, wobei Id einen Drainstrom dar­ stellt.
Aus Gleichung (2) wird entnommen, daß der Leckstrom Ilb nicht vom Potential Vbl der Bitleitung BL, die mit dem Zugangstran­ sistor verbunden ist, abhängt. Die Schwellstromspannung Vth hängt jedoch von der Substrat-Source Spannung Vbs = Vbb - Vbl ab, wobei Vbb nicht positiv ist, und nimmt mit abnehmender Bitleitungsspannung oder Sourcespannung Vbl ab, d. h. der Ab­ solutwert der Substrat-Source Spannung Vbs nimmt ab.
Wenn die Bitleitung BL, die einer mit einer nicht-selektierten Wortleitung verbundenen Speicherzelle in einem aufzufrischen­ den Speicherblock angehört, sein Potential zu Niedrigpegelda­ ten (die Bitleitungsspannung Vbl ist gleich der Massespannung GND in dem Stand der Technik) umkehrt, zum Beispiel, nimmt der Absolutwert der Substrat-Source Spannung Vbs des Zugangstran­ sistors in der Speicherzelle ab und der Bitleitungsleckstrom Ilb nimmt zu sogar im Falle, daß die Wortleitung WL auf dem Pegel der Massespannung GND ist. Wie aus der obigen Gleichung (2) zu verstehen ist, schwankt der Bitleitungsleckstrom Ilb um einen Faktor 10, wenn die Schwellspannung Vth sich nur gering­ fügig um 0.1 V verändert, da ein S-Faktor üblicherweise 0.1 V beträgt.
Um den zuvor erwähnten Bitleitungsleckstrom zu unterdrücken, kann die Durchlaßspannung Vbb zum p-dotierten Substrat 500, wie in Fig. 31a gezeigt, negativ gewählt werden. Nimmt die Substratdurchlaßspannung Vbb einen beträchtlich negativen Wert an, so ist der Bitleitungsleckstrom unterdrückt. Die über dem p-n-Übergang zwischen Dotierbereich 502b und p-dotiertem Sub­ strat 500 anliegende Potentialdifferenz nimmt jedoch im Gegen­ satz zu, was den Substratleckstrom Ils erhöht. Die Stromver­ sorgungsspannung Vdds bestimmt den Pegel der Spannung Vch ent­ sprechend den Hochpegeldaten des Speicherknotens, und falls der Substratleckstrom Ils aufgrund der beträchtlich negativen Substratdurchlaßspannung zunimmt ist es schwierig, die Hochpe­ geldaten über einen langen Zeitraum zu halten, wenn die Strom­ versorgungsspannung erniedrigt wird. Auf der anderen Seite stellt das BSG-Schema die folgenden Vorteile bereit:
  • a) Eine hintere Gatedurchlaßspannung, wie in Fig. 31B ge­ zeigt, ist auf den Pegel der Massespannung GND eingestellt, während eine positive Spannung Vbsg an der Bitleitung BL (/BL) anliegt. Die Wortleitung WL ist auf dem Pegel der Massespan­ nung GND in einem nicht-selektierten Zustand. Deshalb ist die Gate-Source Spannung Vgs des Zugangstransistors MT auf einem negativem Pegel -Vbsg. Die Massespannung GND liegt an dem p- dotierten Substrat 500 an und daher ist die Potentialdifferenz Vpn über dem p-n Übergang zwischen Dotierbereich 502b und p- dotiertem Substrat 500 in dem Speicherknoten gleich der Span­ nung Vch der Hochpegeldaten. Auf diese Weise kann die Poten­ tialdifferenz, die über dem p-n Übergang anliegt, reduziert werden.
    Mit anderen Worten kann die Gate-Source Spannung Vgs des Zu­ gangstransistors MT negativ gemacht werden, die Spannung Vbs, die über dem p-n Übergang zwischen Sourcedotierbereich 502a des Zugangstransistors und p-dotierten Substrat 500 erhält ei­ nen Zustand in Sperrichtung und der Bitleitungsleckstrom Ilb kann ohne das Anlegen einer negativen Spannung auf das Sub­ strat 500 reduziert werden.
  • b) Die über dem p-n Übergang anliegende Potentialdifferenz Vpn ist reduziert und der Substratleckstrom Ils kann reduziert werden.
  • c) Die Vorladespannung Vble für die Bitleitung BL muß gleich der halben Bitleitungsamplitude sein und beträgt Vdds/2 + Vbsg/2. Im Lesebetrieb wird der Spannungspegel auf der Bitlei­ tung BL oder /BL von der Vorladespannung Vble auf die Strom­ versorgungsspannung Vdds oder auf die Spannung Vdsg gelesen und daher kann die Bitleitungsamplitude dVble um Vbsg/2 und der Stromverbrauch reduziert werden.
Die Vernichtungsrate der Hochpegeldaten ist gering aufgrund der vorher erwähnten Punkte (a) und (b) und daher kann das Auffrischintervall Tref beträchtlich lang gemacht werden. Mit anderen Worten, die Stromversorgungsspannung Vdds kann verrin­ gert werden, wenn das gleiche Auffrischintervall Tref erlaubt ist. In diesem Fall kann deshalb die Bitleitungsamplitude dvbl gemäß dem obigen Punkt (c) reduziert werden, und der Lesestrom Issr can merklich reduziert werden in Übereinstimmung mit der obigen Gleichung (1).
Das BSG-Schema, wie oben beschrieben, hat excellente Vorteile bzgl. der Reduzierung des Lesestroms und der Verbesserung der Auffrischbarkeit. Die auf dem Substratbereich anliegende Durchlaßspannung Vbb, d. h. das hintere Gate des Zugangstransi­ stors, ist auf dem Pegel der Massespannung GND und es muß kei­ ne negative Durchlaßspannung angelegt werden und die Schal­ tungsstruktur ist vereinfacht. Die Niedrigpegelspannung der Bitleitung BL ist jedoch um ungefähr 0.5 V höher als die Masse­ spannung GND. Eine auf die Zwischenpegelspannung vorgeladene Bitleitung muß entladen werden, um auf dem Pegel der Spannung Vbsg gehalten zu werden, und eine Schaltung, welche die von der Bitleitung erhöhte Sourcemassespannung Vbsg erzeugt, muß eine große Stromtreiberkraft besitzen (eine große Anzahl von Bitleitungen werden simultan entladen und daher muß der Bit­ leitungsentladestrom absorbiert werden). Deshalb werden zum Beispiel, wenn diodenverbundene p-Kanal MOS-Transistoren ver­ wendet werden, Variationen in den Schwellstromspannungen oder Temperaturabhängigkeiten der diodenverbundenen Transistoren zu einem vernachlässigbaren Faktor und es ist schwierig, die bit­ leitungserhöhte Sourcemassespannung Vbsg auf Gleichstromart sicher zu erzeugen.
Sofort nachdem die Leseverstärkerschaltung S/A aktiviert ist, um einen Lesevorgang zu starten, fließen Ladungen abrupt in eine Leseniedrigpegelstromversorgungsleitung (Vbsg-Pegel) von der Bitleitung, die vorgeladen wurde auf den Pegel der Zwi­ schenspannung ((Vdd + Vbsg)/2), um den Pegel der Spannung Vbsg kurzzeitig zu heben. Wächst der Pegel der erhöhten Sourcema­ ssespannung beträchtlich an, so wird die Gate-Source Spannung des n-Kanal MOS-Transistors (Q1 und Q2), der im N- Leseverstärker der Leseverstärkerschaltung S/A enthalten ist, reduziert und die n-Kanal MOS-Transistoren des N- Leseverstärkers gehen in einen OFF-Zustand über, die Bitlei­ tung kann nicht entladen werden und daher besteht die Möglich­ keit, daß der Lesevorgang beträchtlich verlangsamt wird. Um solche kurzzeitigen Fluktuationen der erhöhten Sourcemasse­ spannung Vbsg zu unterdrücken, muß deshalb eine Schaltung, welche die erhöhte Sourcemassespannung Vbsg erzeugt, eine hohe Stromtreiberkraft besitzen und in der Lage sein, Spannungspe­ gel stabil halten zu können.
Zusätzlich, als eine weitere Möglichkeit, die erhöhten Source­ massespannungen Vbsg. zu stabilisieren, sollte ein stabilisie­ render Kondensator mit einem ausreichend großen Kapazitätswert mit der Leseniederpegelstromversorgungsleitung verbunden sein. Wird ein NMOS-Kondensator, der einen n-Kanal MOS-Transistor verwendet, zur Minimierung der zu belegenden Fläche einge­ setzt, so ist die Schwellspannung Vthn des MOS-Transistors wirklich gleich der erhöhten Sourcemassespannung Vbsg und es besteht die Möglichkeit, daß eine ausreichende Inversions­ schicht in einem Kanalbereich des MOS-Kondensators nicht ge­ bildet und der MOS-Kondensator unstabil wird und es kann sein, daß es unmöglich ist, einen zuverlässigen, stabilisierenden Kondensator zu implementieren.
Eine, wie in Fig. 32A gezeigt, zur Erzeugung der erhöhten Sourcemassespannung Vbsg verwendete Massespannung und eine Ma­ ssespannung GND, die an das p-Substrat als Durchlaßspannung angelegt ist, sind von verschiedenen Systemen. Auf diese Weise wird dem schlechten Einfluß des Rauschens, welches in dem p- Substrat erzeugt wird, auf die erhöhte Sourcemassespannung Vbsg vorgebeugt.
In diesem Fall können jedoch die Massespannung GND, angelegt an das p-Substrat als Durchlaßspannung, und die erhöhte Sour­ cemassespannung Vbsg in verschiedenen Phasen und Amplituden aufgrund eines Rauschens fluktuieren, wie in Fig. 32B gezeigt. Wechseln die Spannungen Vbsg und GND in derselben Phase und Amplitude, so werden die Bedingungen Vbs < 0 und Vgs < 0 simultan in dem Zugangstransistor erfüllt, und eine Zunahme des Bitlei­ tungleckstroms ist unterdrückt.
Ist das Rauschen des p-Substrates und das der erhöhten Source­ massespannung Vbsg verschieden voneinander in Amplitude oder Phase, so übertrifft jedoch im schlimmsten Fall der Pegel der Durchlaßspannung GND für das p-Substrat die erhöhte Sourcema­ ssespannung Vbsg. In diesem Fall nehmen die Spannungen Vbs und Vgs positive Werte an, der Bitleitungsleckstrom Ilb nimmt ab­ rupt zu und die Auffrischcharakteristik der Speicherzelle ver­ schlechtert sich beträchtlich.
Während der vorher erwähnte Vorteil des BSG-Schemas in dem obigen Punkt (c), d. h. die Reduzierung der Bitleitungsamplitu­ de, einen weiteren Vorteil bezgl. der Reduzierung des Le­ sestroms mit sich bringt, können Probleme hinsichtlich der Le­ segeschwindigkeit auftreten.
Eine gelesene Spannung ΔV, die an die Bitleitung BL weiterge­ geben wird, wird wie in Fig. 33 gezeigt betrachtet. In diesem Zustand sind die Lesestromversorgungsspannungen Vbsg und Vdds an die Leseverstärkerschaltung S/A angelegt. Die Gate-Source Spannungen Vgs der MOS-Transistoren Q1 und Q2 sind ungefähr gleich (Vdds - Vbsg)/2 (gelesene Spannung wird vernachläs­ sigt), und die Gate-Source Spannungen Vgs der MOS-Transistoren Q4 und Q5 sind ebenfalls ungefähr (Vdds - Vbsg)/2. In diesem Fall sind deshalb die Gate-Source Spannungen Vgs der MOS- Transistoren Q1, Q2, Q4 und Q5 wirklich gleich der Bitlei­ tungsamplitude dVbl. Wird die Bitleitungsamplitude dVbl redu­ ziert, werden deshalb die Absolutwerte der Gate-Source Span­ nungen Vgs der MOS-Transistoren, die von der Leseverstärker­ schaltung S/A umfaßt werden, reduziert, um die Wahrscheinlich­ keit des Ladens/Entladens der Bitleitungen BL und /BL herabzu­ setzen. In diesem Fall kann deshalb das Zeitsignal, bei wel­ chem die Spannungspegel der Bitleitungen BL und /BL konkreti­ siert werden, verzögert werden, um die Lesegeschwindigkeit herabzusetzen.
Der Lesebetrieb selbst bleibt identisch zwischen einem Selbst­ auffrischvorgang und einem normalen Betriebsmodus zur Daten­ auswertung. Ist die Lesegeschwindigkeit aufgrund der Reduzie­ rung der Bitleitungsamplitude verlangsamt, so ist deshalb die Lesegeschwindigkeit in einem normalen Vorgang ebenfalls redu­ ziert, das Zeitsignal zur Spaltenauswahl muß verzögert sein und es besteht die Möglichkeit, daß die Zugriffszeit als Ant­ wort darauf länger ist.
Eine Aufgabe der vorliegenden Erfindung ist es, eine Halblei­ terspeichervorrichtung bereitzustellen, welche bezgl. der Auf­ frischcharakteristiken verbessert sein kann ohne zunehmenden Stromverbrauch.
Ferner gilt es, eine Halbleiterspeichervorrichtung bereitzu­ stellen, die eine Schreibespannung mit einem gewünschten Pegel an eine Bitleitung auf stabile Weise liefern kann.
Desweiteren gilt es, eine Halbleiterspeichervorrichtung zur Verfügung zu stellen, welche eine Lesestromversorgungsspannung eines gewünschten Pegels an die Leseverstärkerschaltung stabil anlegen kann.
Schließlich soll eine verbesserte Halbleiterspeichervorrich­ tung gemäß einem BSG-Schema bereitgestellt werden, welche bezgl. der Auffrischcharakteristiken verbessert ist, ohne die Lesegeschwindigkeit zu verringern.
Kurz gesagt, die Halbleiterspeichervorrichtung gemäß der vor­ liegenden Erfindung umfaßt einen für eine Lesestromversor­ gungsleitung bereitgestellten Entkopplungskondensator zur sta­ bilen Erzeugung einer Spannung, die in eine Auffrischspeicher­ zelle geschrieben wird, und erzeugt die Schreibespannung durch Kapazitätsteilung mit einer kapazitiven Last der Leseverstär­ kerschaltung.
Ein Lesevorgang ist im Grunde genommen ein Lade/Entladevorgang einer kapazitiven Last, welcher durch die Kapazität einer Speicherzelle und den parasitären Kapazitäten eines Paares der Bitleitungen bestimmt ist. Deshalb können stabile Spannungspe­ gel auf dem Bitleitungspaar durch Ladungsverschiebung mit Hil­ fe eines kapazitiven Elements erzeugt werden, welches einen stabilen Lesevorgang ermöglicht und einer Verlangsamung des Lesevorgangs vorbeugt. Der Spannungspegel einer Bitleitung wird durch die Kapazitätsteilung eines kapazitiven Elements und einer Last der Bitleitung bestimmt, und daher kann die Bitleitung einfach auf einem gewünschten Spannungspegel gehal­ ten werden, um einer Verschlechterung der Auffrischcharakteri­ stiken vorzubeugen.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:
Fig. 1 schematische die Struktur eines Hauptabschnittes ei­ ner Halbleiterspeichervorrichtung nach einer ersten Ausführungsform der vorliegenden Erfindung;
Fig. 2 die Struktur eines Feldabschnittes der Halbleiter­ speichervorrichtung nach der ersten Ausführungsform der vorliegenden Erfindung;
Fig. 3 konzeptionell einen Zustand der Halbleiterspeicher­ vorrichtung nach der ersten Ausführungsform der vor­ liegenden Erfindung während einer Vorladeperiode;
Fig. 4 konzeptionell einen Zustand der Halbleiterspeicher­ vorrichtung nach der ersten Ausführungsform der vor­ liegenden Erfindung bei Beendigung eines Lesevor­ gangs.
Fig. 5A Veränderungen der Lesestromversorgungsspannungen und Bitleitungsspannungen in einem der Anmelderin be­ kanntem BSG-Schema, Fig. 5B illustriert Veränderun­ gen der Bitleitungsspannungen und der Lesestromver­ sorgungsspannungen nach der ersten Ausführungsform, und Fig. 5C illustriert eine an den N-Leseverstärker angelegte Spannung sofort nach Beginn des Lesebe­ triebs;
Fig. 6 schematisch die Struktur eines Feldabschnittes einer Halbleiterspeichervorrichtung nach einer zweiten Ausführungsform der vorliegenden Erfindung;
Fig. 7A die Struktur eines in der zweiten Ausführungsform der vorliegenden Erfindung verwendeten kapazitiven Elements, Fig. 7B illustriert eine Anordnung der ka­ pazitiven Elemente in der zweiten Ausführungsform der vorliegenden Erfindung, Fig. 7C illustriert eine Verbindung eines in Fig. 7B gezeigten Treibertransi­ stors einer Unterwortleitung, Fig. 7D illustriert eine Verbindung eines in Fig. 7B gezeigten P- Leseverstärkertransistors, und Fig. 7E illustriert eine Verbindung eines in Fig. 7B gezeigten N- Leseverstärkertransistors;
Fig. 8A die Struktur einer Modifikation der zweiten Ausfüh­ rungsform der vorliegenden Erfindung, und Fig. 8B illustriert eine Verbindung eines Unterwortlei­ tungstreibers und eines kapazitiven Elements, ge­ zeigt in Fig. 8A;
Fig. 9 schematisch die Struktur eines Hauptabschnittes ei­ ner Halbleiterspeichervorrichtung nach einer dritten Ausführungsform der vorliegenden Erfindung;
Fig. 10 schematisch einen Strukturschnitt entlang der ge­ strichelten Linie 9A-9A' in Fig. 9;
Fig. 11 schematisch einen Strukturschnitt entlang der ge­ strichelten Linie 9B-9B' in Fig. 9;
Fig. 12 schematisch die Struktur eines Hauptabschnittes ei­ ner Halbleiterspeichervorrichtung nach einer vierten Ausführungsform der vorliegenden Erfindung;
Fig. 13 schematisch die Struktur eines Hauptabschnittes ei­ ner Halbleiterspeichervorrichtung nach einer fünften Ausführungsform der vorliegenden Erfindung;
Fig. 14 ein Signalwellenformdiagramm, das die Funktionsweise einer in Fig. 13 gezeigten Schaltung darstellt;
Fig. 15 schematisch die Struktur eines Hauptabschnittes ei­ ner Halbleiterspeichervorrichtung nach einer sech­ sten Ausführungsform der vorliegenden Erfindung;
Fig. 16 schematisch die Struktur eines Hauptabschnittes ei­ ner Halbleiterspeichervorrichtung nach einer siebten Ausführungsform der vorliegenden Erfindung;
Fig. 17 schematisch eine Anordnung eines Entkopplungskonden­ sators, der durch ein variables, kapazitives Ele­ ment, gezeigt in Fig. 16, implementiert ist;
Fig. 18 schematisch die Struktur eines Hauptabschnittes ei­ ner Halbleiterspeichervorrichtung nach einer achten Ausführungsform der vorliegenden Erfindung;
Fig. 19 konzeptionell einen Zustand der in Fig. 18 gezeigten Struktur während einer Vorladeperiode;
Fig. 20 konzeptionell einen Zustand der in Fig. 18 gezeigten Struktur bei Beendigung des Lesebetriebs;
Fig. 21 schematisch Potentialveränderungen der Bitleitungen und Lesestromversorgungsleitungen in der in Fig. 18 gezeigten Struktur;
Fig. 22 schematisch eine an einen P-Leseverstärkertransistor angelegte Spannung sofort nach Beginn des Lesebe­ triebes nach der achten Ausführungsform der vorlie­ genden Erfindung;
Fig. 23 schematisch die Struktur eines Feldabschnitts der Halbleiterspeichervorrichtung nach der achten Aufüh­ rungsform der vorliegenden Erfindung;
Fig. 24 schematisch eine Anordnung der kapazitiven Elemente nach der achten Ausführungsform der vorliegenden Er­ findung,
Fig. 25 schematisch einen Strukturschnitt entlang der ge­ strichelten Linie 24A-24A' in Fig. 24;
Fig. 26 schematisch einen Strukturschnitt einer Lesestrom­ versorgungsschaltung nach der achten Ausführungsform der vorliegenden Erfindung;
Fig. 27 die Struktur eines Feldabschnitts einer der Anmelde­ rin bekannten Halbleiterspeichervorrichtung;
Fig. 28 ein Signalwellenformdiagramm, welches die Funktions­ weisen der in Fig. 27 gezeigten Struktur darstellt;
Fig. 29 die Struktur eines der Anmelderin bekannten Feldes einer Konvertierschaltung zur Spannungsabsenkung;
Fig. 30 schematisch einen Strukturschnitt einer Speicherzel­ le einer der Anmelderin bekannten Speicherzelle;
Fig. 31A schematisch eine an die Speicherzelle einer der An­ melderin bekannten Halbleiterspeichervorrichtung an­ gelegte Spannung, und Fig. 31B illustriert eine an die Speicherzelle angelegte Spannung eines der An­ melderin bekannten BSG-Schemas;
Fig. 32A schematisch eine Stromversorgungsanordnung des der Anmelderin bekannten BSG-Schemas, und Fig. 32B ist ein Signalwellenformdiagramm zur Illustration eines Problems der in Fig. 32A gezeigten Stromversorgungs­ anordnung und
Fig. 33 eine Spannung, die sofort nach einem Lesevorgang an eine der Anmelderin bekannten Leseverstärkerschal­ tung des BSG-Schemas angelegt ist.
Fig. 1 illustriert die Struktur eines Hauptabschnittes einer Halbleiterspeichervorrichtung nach einer ersten Ausführungs­ form der vorliegenden Erfindung. Mit Bezug auf Fig. 1 umfaßt die Halbleiterspeichervorrichtung ein Feldkonvertierer zur Spannungsabsenkung 2 zur Niederkonvertierung einer externen Stromversorgungsspannung ext. Vcc, um eine P- Lesestromversorgungsspannung Vsap (= Vdds) auf einer Lesestrom­ versorgungsleitung 1 zu erzeugen, und eine N- Lesestromversorgungsschaltung 4, welche eine N- Lesestromversorgungsspannung Vsan erzeugt, mit einem dynamisch veränderlichen Pegel auf einer N-Lesestromversorgungsleitung 3 in Übereinstimmung mit einem Leseaktivierungssignal ZSE. Die Lesestromversorgungsspannungen Vsap und Vsan auf den Le­ sestromversorgungsleitungen 1 und 3 werden gemeinsam an die Leseverstärkerschaltungen, die in einer Leseverstärkerschal­ tungsgruppe 5 enthalten sind, geliefert. Die von der Lesever­ stärkerschaltungsgruppe 5 umfaßten Leseverstärkerschaltungen werden als Antwort auf die Leseverstärkeraktivierungssignale SON und ZSOP aktiviert. Die Leseverstärkeraktivierungssignale SON und ZSOP werden im Gegenzug auf die Deaktivierung des Le­ seaktivierungssignals ZSE aktiviert.
Die N-Lesestromversorgungsschaltung 4 umfaßt einen Entkopp­ lungskondensator 10, der zwischen N- Lesestromversorgungsleitung 3 und einem Masseknoten gekoppelt ist, und einem Umstelltransistor 11, der leitend gemacht wird bei Deaktivierung des Leseaktivierungssignals ZSE, um die N- Lesestromversorgungsleitung 3 mit dem Masseknoten zu verbin­ den. Der Entkopplungskondensator 10 hat einen ausreichend gro­ ßen Kapazitätswert und hat beide Elektroden mit dem Massekno­ ten verbunden, wenn das Leseaktivierungssignal ZSE deaktiviert ist (Hochpegel). Wenn das Leseaktivierungssignal ZSE aktiviert ist, so wird der Umkehrtransistor 11 nicht-leitend gemacht und die Lesestromversorgungsspannung Vsan auf der N- Lesestromversorgungsleitung 3 wechselt auf einen Spannungspe­ gel, der von dem Kapazitätswert des Entkopplungskondensators 10 und dem einer von einem Leseverstärker getriebenen Lastka­ pazität bestimmt ist. Der Entkopplungskondensator 10 wird von einem Entladestrom der Leseverstärkerschaltungsgruppe 5 gela­ den und daher nimmt der Spannungspegel der N- Lesestromversorgungsspannung Vsan zu, um einen Spannungspegel entsprechend den Niederpegeldaten auf einer Bitleitung zu schaffen, der höher ist als der Massespannungspegel.
Der Feldkonvertierer zur Spannungsabsenkung 2 weist eine Struktur ähnlich der des internen Konvertierers zur Spannungs­ absenkung auf, wie in Fig. 29 gezeigt, und liefert einen Strom von einem externen Stromversorgungsknoten in Übereinstimmung mit einem aus dem Vergleich einer Referenzspannung (nicht ge­ zeigt) und einer P-Lesestromversorgungsspannung Vsap erhalte­ nen Resultat, und hält die P-Lesestromversorgungsspannung Vsap auf einem vorbestimmten Pegel.
Fig. 2 illustriert die Struktur eines Feldabschnitts der Halb­ leiterspeichervorrichtung nach einer ersten Ausführungsform der vorliegenden Erfindung. Fig. 2 zeigt stellvertretend Paare von Bitleitungen BLa und /Bla und BLb und BL/b, und eine Wort­ leitung WL. Die Speicherzellen MC sind in Übereinstimmung mit den Überschneidungen der Wortleitung WL und den Bitleitungen BLa und BLb angeordnet. Jede der Speicherzellen MC umfaßt ei­ nen Speicherzellenkondensator Cs und einen Zugangstransistor MT, ähnlich der der Anmelderin bekannten Zelle. Eine Masse­ spannung GND wird auf das hintere Gate (Substratseite) des Zu­ gangstransistors MT als eine Substratdurchlaßspannung Vbb an­ gelegt.
Eine Bitleitungausgleichsschaltung BE, die die Bitleitungen Bla und /Bla als Antwort auf ein Ausgleichanweisungssignal ABE kurzschließt, und eine Vorladeschaltung BP, die eine Zwischen­ spannung Vble an die Bitleitungen BLa und /BLa in Übereinstim­ mung mit einem Vorladeanweisungssignal GBP weitergibt, wird für das Paar der Bitleitungen Bla und /Bla bereitgestellt. Die Bitleitungausgleichsschaltung BE umfaßt einen n-Kanal MOS- Transistor Q9, der das Ausgleichanweisungssignal ΦBE am Gate erhält. Die Bitleitungvorladeschaltung BP umfaßt die n-Kanal MOS-Transistoren Q7 und Q8, die leitend als Antwort auf ein Vorladeanweisungssignal ΦBP gemacht werden, um die Vorla­ despannung Vble an die Bitleitungen Bla bzw. /Bla weiterzuge­ ben.
Eine Leseverstärkerschaltung S/A wird für die Bitleitungen Bla und /Bla bereitgestellt. Die Leseverstärkerschaltung S/A um­ faßt einen N-Leseverstärker, der aus n-Kanal Transistoren Q1 und Q2 mit kreuzweise gekoppelten Gates und Drains gebildet ist, einen P-Leseverstärker, der aus p-Kanal MOS-Transistoren Q4 und Q5 mit kreuzweise gekoppelten Gates und Drains gebildet ist, und einen n-Kanal MOS-Transistor Q3, der leitend gemacht wird als Antwort auf ein Leseverstärkeraktivierungssignal SON zur Kopplung der N-Lesestromversorgungsleitung 3 mit einem Sourceknoten zwischen den MOS-Transistoren Q1 und Q2, und ei­ nen p-Kanal MOS-Transistor Q6, der die P- Lesestromversorgungsspannung Vsap auf der P- Lesestromversorgungsleitung 1 an einen Sourceknoten zwischen den MOS-Transistoren Q4 und Q5 als Antwort auf die Aktivierung des Leseverstärkeraktivierungssignals ZSOP weitergibt.
Die Bitleitungausgleichsschaltung BE, die Bitleitungvorlade­ schaltung BP und die Leseverstärkerschaltung S/A werden eben­ falls für das Paar der Bitleitungen BLb und BL/b bereitge­ stellt. Die von der N-Lesestromversorgungsschaltung 4 auf die N-Lesestromversorgungsleitung gelieferte N- Lesestromversorgungsspannung Vsan wird gemeinsam an die Lese­ verstärkerschaltungen S/A geliefert und die P- Lesestromversorgungsspannung Vsap von dem Feldkonvertierer zur Spannungsabsenkung 2 wird ebenfalls gemeinsam an die Lesever­ stärkerschaltungen S/A geliefert.
In der in Fig. 2 gezeigten Struktur sind die MOS-Transistoren Q3 und Q6 zur Aktivierung der Leseverstärker in Übereinstim­ mung mit jeder Leseverstärkerschaltung S/A bereitgestellt. Als andere Möglichkeit können die MOS-Transistoren Q3 und Q6 zur Aktivierung der Leseverstärker gemeinsam von einer Mehrzahl von Verstärkerschaltungen S/A benutzt werden. Mit anderen Wor­ ten kann ein einzelner MOS-Transistor Q3 und ein einzelner MOS-Transistor Q6 für eine vorbestimmte Anzahl von Lesever­ stärkerschaltungen S/A bereitgestellt werden. Die Paare der Bitleitungen Bla und /Bla bzw. BLb und /BLb weisen parasitäre Kapazitäten (Bitleitungslasten) Cb auf. Die Funktionsweisen der in Fig. 2 gezeigten Struktur wird nun beschrieben.
Fig. 3 illustriert konzeptionell Zustände der jeweiligen Schal­ tungen während einer Vorladeperiode (Bereitschaftszustand) der Halbleiterspeichervorrichtung nach der ersten Ausführungsform der vorliegenden Erfindung. Fig. 3 zeigt jeden Umkehrtransi­ stor als mechanischen Schalter. Während der Vorladeperiode sind alle Transistoren (Q7 bis Q9), die in der Bitleitungvor­ ladeschaltung BP und der Bitleitungausgleichsschaltung BE ent­ halten sind, leitend, und die Bitleitungen BL und /BL werden auf einem Pegel der Zwischenspannung Vble gehalten. Die Aus­ gleichsschaltung BE wird leitend gemacht, um die Bitleitungen BL und /BL kurzzuschließen, welche durch einen Lesevorgang in einem vorangegangenen Zyklus die Hoch- und Niederpegel eindeu­ tig gemacht hatten und infolgedessen eine Zwischenspannung Vble erzeugen. Die Zwischenspannung Vble ist gleich (Vdds + Vbsg)/2. Um die Bitleitungvorladespannung stabil zu halten, selbst wenn die Vorladeperiode lang ist, wird die Zwischen­ spannung Vble an die Bitleitungen BL und /BL durch die Bitlei­ tungvorladeschaltung BP geliefert. In der Speicherzelle MC ist der Zugangstransistor nicht-leitend und ein Speicherknoten SN wird von der Bitleitung /BL getrennt. Der Speicherknoten SN speichert Niederpegeldaten (Spannung Vbsg0).
Die Leseverstärkerschaltung S/A ist nicht aktiv, d. h. die Transistoren (Q3 und Q6) zur Aktivierung des Leseverstärkers sind nicht-leitend und die Lesestromversorgungsleitungen 1 und 3 sind von den Bitleitungen BL und /BL getrennt. Eine Aus­ gleichsschaltung (nicht gezeigt) gleicht die Sourceknoten in der Leseverstärkerschaltung S/A auf eine Zwischenpegelspannung in der in Fig. 2 gezeigten Struktur aus, und nicht nur die Transistoren zur Aktivierung der Leseverstärker, sondern auch die MOS-Transistoren Q1, Q2, Q4 und Q5 für den Lesebetrieb sind nicht-leitend während der Vorladeperiode. Der Feldkonver­ tierer zur Spannungsabsenkung (VDC) 2 arbeitet auch während der Vorladeperiode und liefert die P- Lesestromversorgungsspannung Vsap mit einem konstanten Pegel. Ein Konvertierer zur Spannungsabsenkung 2 kann beides umfas­ sen, einen regulär arbeitenden Feldkonvertierer zur Spannungs­ absenkung im Bereitschaftszustand und einen aktiven Konvertie­ rer zur Spannungsabsenkung mit hoher Stromtreiberkraft, wel­ cher nur in Betrieb ist, wenn der Lesevorgang ausgeführt wird.
In der N-Lesestromversorgungsschaltung 4 ist der Umkehrtransi­ stor 11 leitend und der Entkopplungskondensator 10 und die N- Lesestromversorgungsleitung 3 erhält die Massespannung GND. Die Ladungsmenge, die im Entkopplungskondensator 10 gespei­ chert ist, ist gleich Null, da die Potentialdifferenz zwischen beiden Elektrodenknoten gleich Null ist.
Fig. 4 illustriert konzeptionell Zustände der Schaltungen und der Spannungsverteilungen bei Beendigung des Lesevorgangs. Beim Lesebetrieb wird der Umkehrtransistor 11 zuerst in der N- Lesestromversorgungsschaltung 4 leitend gemacht, während die Aktivierungstransistoren in der Leseverstärkerschaltung S/A leitend gemacht werden und die Lesestromversorgungsleitungen 1 und 3 mit den Bitleitungen BL und /BL durch die Leseverstär­ kerschaltung S/A gekoppelt sind. Fig. 4 zeigt Verbindungen zwischen den Lesestromversorgungsleitungen 1 und 3 und den Bitleitungen BL und /BL, welche gebildet sind, wenn ein Nie­ derpegeldatenwert von der Bitleitung /BL ausgelesen wird wäh­ rend die Bitleitung BL zu einem höheren Pegel getrieben wird. Die Bitleitungausgleichsschaltung BE und die Bitleitungvorla­ deschaltung BP sind nicht aktiv. Zur Beendigung des Lesevor­ gangs hat deshalb die Bitleitung BL eine Spannung Vblh, die gleich der P-Lesestromversorgungsspannung Vdds ist, während eine Spannung Vbll der Bitleitung /BL den Pegel einer erhöhten Sourcemassespannung Vbsg erreicht. Die Spannung Vbll der Bit­ leitung /BL wird erzeugt durch Umverteilung der Ladungen auf dem Speicherzellenkondensator Cs, den Bitleitungslastkapazitä­ ten Cb und dem Entkopplungskondensator 10. Wird angenommen, daß Cd den Kapazitätswert des Entkopplungskondensators 10 dar­ stellt, so wird die folgende Gleichung aus dem Prinzip der La­ dungserhaltung erhalten:
Cb . Vble + Cd . 0 + Cs . Vbsg0 = (Cb + Cd + Cs) . Vbsg (3)
Im allgemeinen ist die Haltezeit für Niederpegeldaten extrem lang (nur der Spannungspegel im Leckstrom, der zum Substrat oder etwas Ähnlichem führt, erniedrigt sich, und die Wahr­ scheinlichkeit, daß ein solch weicher Fehler verursacht wird, daß der Spannungspegel zunimmt aufgrund einem Zufluß von posi­ tiven Ladungen, ist gering in einer gestapelten Kondensator­ struktur) und die Niederpegeldaten verschwinden kaum in der Praxis. Mit anderen Worten ist Vbsg0 = Vbsg. Die Zwischenspan­ nung Vble beträgt (Vdds + Vbsg)/2 und daher wird die obige Gleichung (3) auf die folgende Gleichung (3') reduziert:
Cb . (Ydds - Vbsg)/2 = Cd . Ybsg (3')
In der obigen Gleichung (3') zeigt die linke Seite die Verän­ derung der Anzahl der Ladungen in Bitleitung /BL, die rechte Seite zeigt die Veränderung der Anzahl der Ladungen im Ent­ kopplungskondensator 10, und der Pegel der Niederpegelspannung Vbsg ist so bestimmt, daß die mengenmäßige Veränderung der La­ dungen einander entspricht. Anders gesagt, der notwendige Ka­ pazitätswert Cd des Entkopplungskondensators 10 kann einzig und allein bestimmt werden, wenn der Pegel der notwendigen Spannung Vbsg von der Fähigkeit der Datenhaltung der Speicher­ zelle bestimmt ist.
Die obige Gleichung (3') weist keinen Term bzgl. des Speicher­ kondensators Cs auf. In einem Block (Blockteilung wird ange­ nommen), der einem Lesevorgang ausgesetzt ist, wird deshalb der Kapazitätswert Cd des als Ganzem notwendigen Entkopplungs­ kondensators 10 ohne Abhängigkeit von der Anzahl der Speicher­ zellen bestimmt, in welchen Niederpegeldaten geschrieben sind. Wird angenommen, daß N die Anzahl der Paare der Bitleitungen in einem Speicherblock darstellt, die einem Lesevorgang ausge­ setzt sind, und Cdl den notwendigen Kapazitätswert des Ent­ kopplungskondensators 10 darstellt, wird die folgende Glei­ chung (4) von der obigen Gleichung (3') erhalten:
N . Cb . (Ydds - Ybsg)/2 = Cdl . Vbsg (4)
Fig. 5A zeigt die Veränderungen der Lesestromversorgungsspan­ nungen und der Bitleitungsspannungen nach einem der Anmelderin bekannten BSG-Schema, und Fig. 5B zeigt Veränderungen der Le­ sestromversorgungsspannungen und der Bitleitungsspannungen nach dem erfinderischen BSG-Schema. Fig. 5A und Fig. 5B zeigt die Potentiale in jedem Vorgang nach der Stabilisierung, zum Beispiel ohne kurzzeitige Fluktuationen der Lesestromversor­ gungsspannungen sofort nach Beginn des Lesevorgangs. Die P- Lesestromversorgungsspannung Vdds wird auf 1.8 V gesetzt und die erhöhte Sourcemassespannung Vbsg ist zum Beispiel auf 1.4 V gesetzt. In diesem Fall beträgt die Zwischenspannung Vble 1.1 V.
In dem der Anmelderin bekannten BSG-Schema bleibt eine N- Lesestromversorgungsspannung Vsan auf dem Pegel der erhöhten Sourcemassespannung Vbsg, wie in Fig. 5A gezeigt. Die Span­ nungspegel der Bitleitungen, welche gleich der Zwischenspan­ nung Vble während der Vorladeperiode sind, gehen auf einen Pe­ gel der P-Lesestromversorgungsspannung Vsap bzw. der N- Lesestromversorgungsspannung Vsan aufgrund des Lesevorgangs über, und die Bitleitungsspannungen werden eindeutig gemacht auf der Hochpegeldatenspannung Vblh und der Niederpegeldaten­ spannung Vbll. In diesem Fall ist die gelesene Spannung aus der Speicherzelle nicht klar gezeigt. Die Gate-Source Spannung Vgsn0 der MOS-Transistoren Q1 und Q2, welche vom N- Leseverstärker umfaßt werden, ist sofort nach Beginn des Lese­ vorgangs ungefähr Vble - Vsan = 0.7 V, d. h. auf einem Pegel na­ he der Schwellspannung der MOS-Transistoren Q1 und Q2. Wenn die Schaltung, die die erhöhte Sourcemassespannung Vbsg er­ zeugt, eine in diesem Fall geringe Stromtreiberkraft aufweist, ist es deshalb denkbar, daß die MOS-Transistoren Q1 und Q2 nicht ausreichend hochgefahren sind und der Entladevorgang nicht bei einer hohen Geschwindigkeit ausgeführt werden kann.
In der vorliegenden Erfindung, auf der anderen Seite, ist die N-Lesestromversorgungsspannung Vsan im Vorladezustand auf ei­ nem Pegel der Massespannung GND, wie in Fig. 5B gezeigt. Die auf das Zwischenpotential Vble vorgeladene Bitleitung wird durch die Kapazitätsteilung entladen und der Spannungspegel derselben erniedrigt den Pegel der erhöhten Sourcemassespan­ nung Vbsg. Wenn der Lesevorgang gestartet wird, ist die Span­ nungsdifferenz zwischen der Spannung Vble der Bitleitungen und der N-Lesestromversorgungsspannung Vsan auf dem Pegel der Zwi­ schenspannung Vble. Wie in Fig. 5C gezeigt, kann deshalb die Gate-Sourcespannung Vgsn0 der MOS-Transistoren Q1 und Q2 des N-Leseverstärkers erhöht werden um einen Pegel, der der erhöh­ ten Sourcemassespannung Vbsg entspricht, verglichen mit dem der Anmelderin bekannten BSG-Schema. In diesem Fall erreicht die Spannung Vgsn0 ungefähr 1.1 V beim Start des Lesevorgangs, und die MOS-Transistoren Q1 und Q2 des N-Leseverstärkers kön­ nen zuverlässig zur Ausführung des Lesevorgangs hochgefahren werden.
Gemäß der vorliegenden Erfindung wird im weiteren die N- Lesestromversorgungsspannung Vsan auf dem Pegel einer Masse­ spannung GND während der Vorladeperiode gehalten. Die N- Lesestromversorgungsleitung muß nicht auf dem Pegel der Span­ nung Vbsg während der Vorladeperiode gehalten werden, und da­ her ist keine Schaltung zur Erzeugung der Spannung Vbsg von Nöten und der Stromverbrauch kann während der Vorladeperiode reduziert werden.
Sofort nach Beginn des Lesevorgangs werden die n-Kanal Transi­ storen des N-Leseverstärkers im Sättigungsbereich betrieben. Wird angenommen, daß eine Schwellspannung 0.5 V beträgt, so kann deshalb das Verhältnis der Zunahme des Drainstroms in der vorliegenden Erfindung hergeleitet werden nach (1,1 - 0,5)2/(0,7 - 0,5)2 = 9, gemäß der quadratischen Regel, was darauf hinweist, daß die Stromtreiberkraft des N-Lesestromverstärkers in der vorliegenden Erfindung ungefähr neunmal höher ist als diejenige in einem der Anmelderin bekannten System sofort nach Beginn des Lesevorgangs mit implementiertem Hochgeschwindig­ keitslesebetrieb. Auf diese Weise wird die Lesezeit auch im normalen Betriebsmodus reduziert, um einen Hochgeschwindig­ keitszugang zu implementieren.
Die Zwischenspannung Vble zum Vorladen der Bitleitungen wird auf der Basis einer Referenzspannung erzeugt, die durch Wider­ standsteilung der Stromversorgungsspannung Vdds oder ähnlichem erzeugt wird.
Gemäß der ersten Ausführungsform der vorliegenden Erfindung, wie oben beschrieben, ist der auf eine vorbestimmte Spannung während der Vorladeperiode vorgeladene Entkopplungskondensator verbunden mit der N-Lesestromversorgungsleitung und die Bit­ leitungen werden durch Ladungen, die im Entkopplungskondensa­ tor gespeichert sind, entladen, wobei die erhöhte Sourcemasse­ spannung Vbsg sicher auf den Bitleitungen durch Umverteilung der Ladungen erzeugt werden kann, während ein Hochgeschwindig­ keitslesevorgang implementiert werden kann.
Fig. 6 illustriert schematisch die Struktur eines Hauptab­ schnittes einer Halbleiterspeichervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Mit Bezug auf Fig. 6 umfaßt die Halbleiterspeichervorrichtung eine Mehr­ zahl von in Reihen und Spalten angeordneten Speicherblöcken MB00, MB01, MB10, MB11. . .. Jede der Speicherblöcke MB00, MB01, MB10, MB11. . . weist eine Mehrzahl von in Reihen und Spalten angeordneten Speicherzellen auf und umfaßt eine Unter­ wortleitung SWL, die in Übereinstimmung mit jeder Reihe der Speicherzellen angeordnet ist. Unterworttreiber SWD00 bis SWD11, welche die Unterwortleitungen in ausgewählte Zustände treiben, sind für die Speicherblöcke MB00 bzw. MB11 angeord­ net. Eine Hauptwortleitung MWL ist gemeinsam für die Unter­ wortleitungen SWL der Speicherblöcke, die entlang der Richtung einer Reihe ausgerichtet sind, angeordnet. Fig. 6 zeigt stell­ vertretend die Hauptwortleitung MWL, die für die Speicherblöc­ ke MB00 und MB01 bereitgestellt ist. Die entlang einer Reihe ausgerichteten Speicherblöcke bilden einen einzelnen Reihen­ block, und die Hauptworttreiber MWD0, MWD1, . . . zum Treiben einer Hauptwortleitung in einen ausgewählten Zustand sind in Übereinstimmung mit jedem Reihenblock angeordnet.
Die Leseverstärkerschaltungsgruppen SAB00 bis SAB11 sind an­ grenzend zwischen den Speicherblöcken entlang der Spaltenrich­ tung angeordnet. Jedes der Leseverstärkerschaltungsgruppen SAB00 bis SAB11 umfaßt Leseverstärkerschaltungen, die in Über­ einstimmung mit den jeweiligen Spalten eines entsprechenden Speicherblocks angeordnet sind und von den angrenzenden Spei­ cherblöcken entlang der Spaltenrichtung geteilt werden.
Eine Lesesteuerschaltung SCT0 ist für die Leseverstärkerschal­ tungsgruppe SAB00, SAB01, angeordnet und entlang der Reihen­ richtung ausgerichtet, und eine Lesesteuerschaltung SCT1 ist für die Leseverstärkerschaltungsgruppe SAB10, SAB11 angeordnet und entlang der Reihenrichtung ausgerichtet. Die Leseverstär­ kerschaltungen sind in Reihenblockeinheiten angeordnet, und eine Hauptwortleitung MWL ist ausgewählt, ein Reihenblock ist in einen ausgewählten Zustand gebracht und die verbleibenden Speicherblöcke bleiben in nicht-selektierten Zuständen (Vorla­ dezustände).
Eine N-Lesestromversorgungsschaltung 4-0 ist für die Lesever­ stärkerschaltungsgruppen SAB00, SAB01, . . . angeordnet und aus­ gerichtet entlang der Reihenrichtung, und eine N- Lesestromversorgungsschaltung 4-1 ist für die Leseverstärker­ schaltungsgruppen SAB10, SAB11 bereitgestellt, welche entlang der Reihenrichtung ausgerichtet sind. Jedes der N- Lesestromversorgungsschaltungen 4-0 und 4-1 gibt eine N- Lesestromversorgungsspannung Vsan an die Leseverstärkerschal­ tungsgruppen weiter, die für den entsprechenden Reihenblock bereitgestellt sind. Ein Feldkonvertierer zur Spannungsabsen­ kung (VDC) 2 ist gemeinsam für die Leseverstärkerschaltungs­ gruppen SAB00, SAB01, SAB10, SAB11, . . . bereitgestellt. Eine Stromversorgungsspannung Vdds von diesem Feldkonvertierer zur Spannungsabsenkung wird gemeinsam an die Leseverstärkerschal­ tungsgruppen SAB00, SAB01, SAB10, SAB11, . . . als eine P- Lesestromversorgungsspannung Vsap geliefert.
Eine N-Lesestromversorgungsschaltung 4 kann gemeinsam für die Speicherblöcke MB00 bis MB11 (eine Mehrzahl von Reihenblöcken) bereitgestellt werden entlang den gepunkteten Linien ähnlich dem Konvertierer zur Spannungsabsenkung VDC und ein Entkopp­ lungskondensator kann mit einer gemeinsamen N-Lesemasseleitung verbunden sein. Eine ausgewählte Leseverstärkerschaltungsgrup­ pe kann von einem Entkopplungskondensator mit einem großen Ka­ pazitätswert Gebrauch machen. Die gemeinsame N- Lesemasseleitung ist gemeinsam für alle Blöcke angeordnet, und nur die selektierte Leseverstärkerschaltungsgruppe verbraucht die Spannung an der gemeinsamen Lesemasseleitung.
Jedes der N-Lesestromversorgungsschaltungen 4-0 und 4-1, . . . wird einfach benötigt, um die Leseverstärkerschaltungsgruppen zu treiben, die für den entsprechenden Reihenblock bereitge­ stellt sind. Deshalb ist der Kapazitätswert des Entkopplungs­ kondensators durch den gesamten Kapazitätswert der im entspre­ chenden Reihenblock enthaltenen Bitleitungslast bestimmt. Die grundlegendste Bedingung, die für die Anordnung des Entkopp­ lungskondensators 10 gilt ist die, daß die Leitungsimpedanz der Zwischenverbindung zwischen einer Leseverstärkerschaltung S/A und dem Entkopplungskondensator gering ist. Wenn die Lese­ verstärkerschaltung S/A und der Entkopplungskondensator 10 durch eine geringe Impedanz gekoppelt sind, so werden Ladungen effizient zwischen einer Bitleitungslastkapazität Cb und dem Entkopplungskondensator 10 transferiert, und eine erhöhte Sourcemassespannung Vbsg kann sicher mit einer hohen Geschwin­ digkeit erzeugt werden, um die Geschwindigkeit des Lesevor­ gangs zu erhöhen. In der zweiten Ausführungsform der vorlie­ genden Erfindung ist der Entkopplungskondensator weit verteilt in der Nähe der Leseverstärkerschaltungsgruppe in dem entspre­ chenden Reihenblock angeordnet, um die Impedanz zwischen der Bitleitungslastkapazität und dem Entkopplungskondensator zu reduzieren.
Fig. 7A illustriert die Struktur einer Kondensatoreinheit 10a, der als Entkopplungskondensator in der zweiten Ausführungsform der vorliegenden Erfindung eingesetzt ist. Die Kondensatorein­ heit 10a ist aus einem n-Kanal MOS-Transistor gebildet, dem eine Massespannung GND an der Source, dem Drain und dem hinte­ ren Gate (Substratseite) anliegt, während die Lesestromversor­ gungsspannung Vsan am Gate anliegt. Anders gesagt, ein NMOS- Transistor mit großem Kapazitätswert bei kleiner Fläche wird als Kondensatoreinheit 10a verwendet. Das Gate des NMOS- Transistors 10a ist mit einer N-Lesestromversorgungsleitung verbunden. Der MOS-Transistor 10a weist eine niedrige Schwell­ spannung auf, ist vorzugsweise ein MOS-Transistor mit Verar­ mungsschicht und geht in einen ausreichenden ON-Zustand sogar bei niedriger Gatespannung über.
Fig. 7B illustriert schematisch Anordnungen von Entkopplungs­ kondensatoren. In der in Fig. 7B gezeigten Struktur sind Kon­ densatoreinheiten 10a weit verteilt in einem Bereich CDL zwi­ schen einer N-Leseverstärkeranordnung SAN und einer P- Leseverstärkeranordnung SAP angeordnet, die in einer Lesever­ stärkerschaltungsgruppe angrenzend an einen Speicherblock MB enthalten sind. Ein Unterworttreiber SWD ist in Übereinstim­ mung mit dem Speicherblock MB angeordnet, und Fig. 7B zeigt einen Anordnungsbereich SWDN für einen n-Kanal MOS-Transistor, der im Unterworttreiber enthalten ist als der Stellvertreter eines Unterworttreiberanordnungsbereichs.
Der Unterworttreiberbereich SWDN ist ein P-Wannenbereich, und ein in diesem Bereich SWDN gebildeter n-Kanal MOS-Transistor ist so gekoppelt, daß er einen Sourceknoten 15 und ein Hinter­ gate (Substratbereich) 16 aufweist, an denen eine Massespan­ nung GND anliegt, wie in Fig. 7C gezeigt.
Der P-Leseverstärkeranordnungsbereich SAP ist in einem N- Wannenbereich, und ein in diesem Bereich gebildeter P- Leseaktivierungstransistor ist so gekoppelt, daß er am Hinter­ gate 16 und einem Sourceknoten eine P- Lesestromversorgungsspannung Vsap erhält, wie in Fig. 7D ge­ zeigt. Der N-Leseverstärkeranordnungsbereich SAN ist eine P- Wanne oder Substratbereich, und ein Sourceknoten 15 und ein Hintergate 16 eines in diesem Bereich gebildeten Leseverstär­ keraktivierungstransistors erhält eine N- Lesestromversorgungsspannung Vsan, wie in Fig. 7E gezeigt.
Jede in dem P-dotiertem Substratbereich zwischen SAP- und SAN- Bereich angeordnete Kondensatoreinheit weist ein Hintergate 16 auf, das mit Source- und Drainknoten 15 zum Anlegen einer Ma­ ssespannung GND gekoppelt ist, welche an die Unterworttreiber und einem Gate 17, an das eine N-Lesestromversorgungsspannung Vsan anliegt, geliefert wird. Die Kondensatoreinheit, die ei­ nen Entkopplungskondensator bildet, ist angrenzend an den Le­ severstärkeranordnungsbereich SAN angeordnet, und daher ist die Distanz zwischen dem Entkopplungskondensator und einer Bitleitungslast aufgrund der Leseverstärkerschaltung S/A der­ art reduziert, daß der Entkopplungskondensator und die Bitlei­ tung durch eine geringe Impedanz gekoppelt sein können.
Fig. 8A illustriert eine weitere Anordnung der Kondensatorein­ heiten. In der in Fig. 8A gezeigten Anordnung ist ein Konden­ satoreinheitanordnungsbereich CDL zwischen einem Unterwort­ treiberanordnungsbereich SWDN und einem Speicherblock MB be­ reitgestellt. Der Substratbereich eines Speicherblocks MB ist ein P-dotierter Substratbereich. Der SWDN-Bereich, in welchem n-Kanal MOS-Transistoren des Unterworttreibers angeordnet sind, ist ebenfalls eine P-Wanne oder ein Substratbereich. Der CDL-Bereich zur Anordnung der Kondensatoreinheiten ist zwi­ schen den P-dotierten Bereichen einer P-Wanne oder eines Sub­ strats so gebildet, daß die P-Wannenpotentiale des SWDN- Bereichs und des Kondensatoreinheitanordnungsbereichs CDL diesselben sind, und eine Massespannung GND an den Sour­ cen/Drains der NMOS-Kondensatoren, die in dem Anordnungsbe­ reich CDL bereitgestellt sind, anliegen. Die N- Lesestromversorgungsspannung Vsan wird an die Gates der NMOS- Kondensatoren, die in dem Anordnungsbereich CDL bereitgestellt sind, geliefert.
Wie in Fig. 8B gezeigt, ist deshalb ein n-Kanal MOS-Transistor TRD, der in jedem der in dem SWDN-Bereich angeordneten Unter­ worttreiber enthalten ist, so gekoppelt, daß an einem Hinter­ gate und einer Source die Massespannung GND anliegt, während jeder der in dem CDL-Bereich angeordneten NMOS-Transistoren ebenfalls so gekoppelt ist, daß an einem Drain und einem Sour­ ce die gleiche Massespannung GND anliegt und an einem Gate die N-Lesestromversorgungsspannung Vsan anliegt. Die Hintergates der Kondesatoreinheit 10a und des Treibertransistors TRD be­ finden sich in der gleichen P-Wanne oder Substratbereich und es liegt die gleiche Durchlaßspannung an.
Der Pegel der Spannung Vbsg ist geringfügig höher als der der Massespannung, und eine Gatekapazität eines n-Kanal MOS- Transistors mit Verarmungsschicht kann dazu verwendet werden, um die Kondensatoreinheit 10a als einen Kondensator arbeiten zu lassen. Mit den CDL- und SWDN-Bereichen als gemeinsamer P- Wannenbereich und einer gemeinsamen Massespannung GND kann die Störstabilität verbessert werden, wie später detailliert be­ schrieben wird. In der in Fig. 8A gezeigten Struktur wird kein Kontakt benötigt, um die Massespannung an die Hintergates im CDL-Bereich anzulegen, die für einen Substratkontaktbereich benötigte Fläche ist reduziert und der Flächenzuwachs aufgrund der Anordnung der Entkopplungskondensatoren kann verringert werden.
In der Praxis wird die in Fig. 7B oder Fig. 8A oder eine Kom­ bination derselben gezeigte Anordnung gemäß der Beziehung zwi­ schen der Leistungsfähigkeit des Entkopplungskondensators und der Layoutfläche verwendet.
Gemäß der zweiten Ausführungsform der vorliegenden Erfindung, wie oben beschrieben, sind die kapazitiven Elemente zur Ent­ kopplung, angrenzend an den Leseverstärkeranordnungsbereich oder den Unterworttreiberanordnungsbereich, so weit verteilt angeordnet, daß die in dem vorgeladenen Entkopplungskondensa­ tor entstandenen Ladungen effizient und mit hoher Geschwindig­ keit transferiert und umverteilt werden können und die Auf­ frischcharakteristiken ohne negativen Einfluß auf den Lesebe­ trieb verbessert werden können.
Fig. 9 illustriert die Struktur eines Hauptteils einer Halb­ leiterspeichervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung. In der in Fig. 9 gezeigten Struk­ tur sind ein Speicherblock MB, ein N- Leseverstärkeranordnungsbereich SAN und ein SWDN-Bereich zur Anordnung der NMOS-Treiber der Unterworttreiber in einer P- Wanne gebildet. Eine untere N-Wanne 30 ist gebildet, welche sich entlang einem unteren Teils der P-Wanne erstreckt. Ein P- dotiertes Substrat ist unterhalb der unteren N-Wanne 30 ange­ ordnet. Eine Verbindungskapazität, die gebildet wird zwischen der P-Wanne und dem P-dotierten Halbleitersubstrat, das ober­ halb bzw. unterhalb der unteren N-Wanne 30 bereitgestellt ist, wird als Entkopplungskondensator verwendet. Deshalb muß zur Feldanordnung des Entkopplungskondensators kein für den Ent­ kopplungskondensator bestimmter Bereich bereitgestellt werden und ein Flächenzuwachs kann unterbunden werden. Die untere N- Wanne 30 ist für jeden Speicherblock MB bereitgestellt und ist von einer unteren N-Wanne eines benachbarten Speicherblocks getrennt. Ist eine weitere Komponente in einem Bereich zwi­ schen den Speicherblöcken und der unteren N-Wanne gebildet und erstreckt sich über das Speicherfeld, so kann es schwierig sein, eine Komponente wie das einer Steuerschaltung anzuord­ nen.
Fig. 10 illustriert schematisch einen Strukturschnitt entlang der gestrichelten Linie 9A-9A' in Fig. 9. Ein P-Substrat 35 kann ein Wannenbereich oder eine Epitaxieschicht sein.
In einem P-Leseverstärkeranordnungsbereich SAP ist eine N- Wanne auf der Oberfläche eines P-Substrats gebildet. Hochdo­ tierte P-Dotierbereiche 37a und 37b sind auf der Oberfläche einer N-Wanne 36 gebildet, und eine Gateelektrodenschicht 38 ist auf einer Kanalregion zwischen den Dotierbereichen 37a und 37b gebildet. Am Dotierbereich 37a ist eine P- Lesestromversorgungsspannung Vsap durch eine leitende Schicht 39 angelegt. Der Dotierbereich 37b ist mit einer Bitleitung BL oder /BL durch einen P-Lesetransistor (nicht gezeigt) gekop­ pelt. Obwohl Fig. 10 nur einen P- Leseverstärkeraktivierungstransistor und nicht einen P- Leseverstärker in einem P-Leseverstärkeranordnungsbereich SAP zeigt, sind die den P-Leseverstärker bildenden MOS- Transistoren in der N-Wanne 36 angeordnet.
In dem N-Leseverstärkeranordnungsbereich SAN sind hochdotierte N-Dotierbereiche 41a und 41b auf einer P-Wanne 40 gebildet. Eine Gateelektrodenschicht 42 ist auf einem Kanalbereich zwi­ schen den Dotierbereichen 41a und 41b angeordnet. Eine untere N-Wanne 30 ist so angeordnet, daß sie die P-Wanne 40 um­ schließt, während sie sich über den unteren Teil des gesamten Speicherzellenfeldsbereichs in dem Speicherblockbereich er­ streckt. Die untere N-Wanne 30 isoliert die P-Wanne des N- Leseverstärkeranordnungsbereichs SAN von dem P-Substrat für den Speicherzellenfeldbereich des Speicherblocks MB.
Am Dotierbereich 41b liegt die N-Lesestromversorgungsspannung Vsan durch eine Leitungsschicht 45 an, und an der unteren N- Wanne 30 liegt eine N-Lesestromversorgungsspannung Vsan an, die durch eine Leitungsschicht (Lesestromversorgungsleitung) 43, die durch einen auf seiner Oberfläche und einer Leitungs­ schicht 44 gebildeten hochdotierten N-Dotierbereich 46 ver­ sorgt wird. Eine Verbindungskapazität zwischen der unteren N- Wanne 30 und dem P-Substrat 35 wird als Entkopplungskondensa­ tor Cdl verwendet, und die Kapazität zwischen der unteren N- Wanne 30 und der P-Wanne 40 wird ebenfalls als Entkopplungs­ kondensator Cdl verwendet. Der Speicherblock MB hat eine rela­ tiv breite Fläche und die untere N-Wanne 30 kann eine Verbin­ dungskapazität mit einem großen Kapazitätswert implementieren.
Die untere N-Wanne 30 erstreckt sich lediglich in einen Spei­ cherblock und ist an einem Endabschnitt des Speicherblocks terminiert. In der P-Wanne 40 ist der Dotierbereich mit einer Bitleitung BL oder /BL durch einen N-Leseverstärkertransistor (nicht gezeigt 41a) gekoppelt. Die Dotierbereiche 41a und 41b und die Gateelektrodenschicht 42 bilden einen N- Leseverstärkeraktivierungstransistor.
An einer N-Wanne 36 liegt eine P-Lesestromversorgungsspannung Vsap an und an der P-Wanne 40 liegt eine N- Lesestromversorgungsspannung Vsan an, obgleich dies nicht klar in Fig. 10 gezeigt wird. Dies ist von der Struktur der in Fig. 9 gezeigten Hintergatekontaktlöcher 16, an denen die ent­ sprechende Lesestromversorgungsspanunng Vsan/Vsap anliegt, klar verständlich.
Fig. 11 illustriert schematisch einen Strukturschnitt entlang der gestrichelten Linie 9B-9B' in Fig. 9. Die, wie in Fig. 11 gezeigt, untere N-Wanne 30 erstreckt sich entlang einer Reihenrichtung als eine verborgene Schicht und ist an einem Endabschnitt des Speicherblocks und an einem Endabschnitt des Unterworttreiberanordnungsbereichs terminiert. Das P-Substrat 35 für den Speicherblock und der n-Kanal MOS- Transistoranordnungsbereich SWDN für die Unterworttreiber er­ streckt sich kontinuierlich. Ein hochdotierter N-Dotierbereich 51 und 52 und ein hochdotierter P-Dotierbereich 54 sind auf der Oberfläche des Unterworttreiberanordnungsbereichs SWDN ge­ bildet. Eine Gateelektrodenschicht 53 ist auf einem Kanalbe­ reich zwischen den Dotierbereichen 51 und 52 gebildet. Der Do­ tierbereich 51 ist mit einer Unterwortleitung SWL, die sich entlang der Reihenrichtung erstreckt, verbunden, und an den Dotierbereichen 52 und 54 liegt jeweils eine Massespannung GND durch eine Leitungsschicht 55 an. Ein Unterworttreiber treibt eine Unterwortleitung SWL in einen selektierten Zustand in Übereinstimmung mit einem Signal auf einer Hauptwortleitung (nicht gezeigt in Fig. 11). Fig. 11 zeigt nur einen n-Kanal MOS-Transistor, der die Unterwortleitung SWL in einem nicht- selektierten Zustand hält, und zeigt nicht die Struktur eines Abschnitts, der die Unterwortleitung SWL in einen selektierten Zustand treibt, welcher, abhängig von der Struktur des in der Praxis eingesetzten Unterworttreibers, passend angeordnet ist.
In der in Fig. 11 gezeigten Struktur ist das P-Substrat 35 fest an die Massespannung GND angelegt. Deshalb ist an der un­ teren N-Wanne 30 die N-Lesestromversorgungsspannung Vsan durch den in Fig. 10 gezeigten Dotierbereich 46 angelegt, und daher ist eine Verbindungskapazität zwischen der unteren N-Wanne 30 und dem P-Substrat 35 gebildet und kann als Entkopplungskon­ densator Cdl verwendet werden. Die Verbindungskapazität kann über eine weite Fläche zur Implementierung eines Entkopplungs­ kondensators mit einem ausreichend großen Kapazitätswert ge­ bildet werden, ohne einen spezifischen Entkopplungskondensato­ ranordnungsbereich durch Vergraben der unteren N-Wanne 30 in das P-Substrat für den Speicherblock, den N- Leseverstärkeranordnungsbereich und den n-Kanal MOS- Transistoranordnungsbereich für die Unterworttreiber bereitzu­ stellen.
Der Dotierbereich 54 wird so bereitgestellt, daß das P- Substrat 35 auf die gleiche Massespannung wie das des Unter­ worttreibers gelegt wird. Eine an die Leitungsschicht 55 wei­ tergeleitete Massespannung GND wird weitergeleitet an eine nicht-selektierte Unterwortleitung SWL. Nach dem Stand der Technik ist die Massespannung GND, die an dem Unterworttreiber anliegt und die, die an der Schaltung anliegt, die die erhöhte Sourcemassespannung Vbsg erzeugt, von verschiedenen Systemen. In einem solchem, der Anmelderin bekannten, BSG-Schema verur­ sachen die Massespannung GND, die an dem Unterworttreiber an­ liegt, und die Massespannung zur Erzeugung der erhöhten Sour­ cemassespannung Vbsg voneinander unabhängiges Rauschen. Wird angenommen, daß die an den Unterworttreibern anliegende Masse­ spannung GND ein Rauschen verursacht, während das Potential einer entsprechenden Bitleitung BL (oder /BL), die einem Zu­ gangstransistor, der mit einer nicht-selektierten Unterwort­ leitung SWL verbunden ist, entspricht, stabil ist und deshalb die Gate-Source Spannung Vgs des Zugangstransistors fluktuiert und der Bitleitungsleckstrom Ilb nach der vorhergehenden Glei­ chung (2) zunimmt, besonders wenn ein Rauschen mit einer posi­ tiven Spannung in einer nicht-selektierten Unterwortleitung SWL verursacht wird und daraus eine solche Möglichkeit resul­ tiert, daß die Datenhaltungscharakteristiken einer Speicher­ zelle verschlechtert sind und der Pegel einer erhöhten Source­ massespannung Vbsg aufgrund eines Leckstroms von der Speicher­ zelle fluktuiert.
Gemäß der dritten Ausführungsform der vorliegenden Erfindung sind die Massespannung GND für die Unterwortleitungstreiber und die N-Lesestromversorgungsspannung kapazitiv durch einen Abschnitt (mindestens ½) des Entkopplungskondensators Cdl ge­ koppelt, der auf der oberen Oberfläche der unteren N-Wanne 30 gebildet ist. Wenn die N-Lesestromversorgungsspannung Vsan gleich der vorbestimmten Spannung Vbsg in einem Lesevorgang ist, wird ein Rauschen in der Massespannung, die an die Unter­ wortleitungstreiber angelegt ist, mit gleicher Phase an die N- Lesestromversorgungsspannung Vsan (= Vbsg) durch die kapazitive Kopplung weitergeleitet. Deshalb fluktuieren die Gate- und Sourcespannungen des Zugangstransistors einer nicht- selektierten Speicherzelle in Phase miteinander und daher kann die Fluktuation der Gate-Source Spannung Vgs unterdrückt wer­ den verglichen mit dem Stand der Technik, die wiederum eine Zunahme des Bitleitungsleckstroms Ilb unterdrückt, der durch das Rauschen der Massespannung GND an den Unterworttreibern verursacht wird.
Gemäß der dritten Ausführungsform der vorliegenden Erfindung, wie oben beschrieben, kann die Störstabilität der Gate-Source Spannung des Zugangstransistors gegen die Massespannung, ohne Zunahme der Layoutfläche, verbessert werden durch Verwenden der Verbindungskapazitäten der unteren N-Wanne als die Ent­ kopplungskondensatoren, die auf dem unteren Abschnitt des Speicherblocks gebildet sind.
Fig. 12 illustriert schematisch die Struktur eines Hauptab­ schnitts einer Halbleiterspeichervorrichtung gemäß einer vier­ ten Ausführungsform der vorliegenden Erfindung. Die in Fig. 12 gezeigte Halbleiterspeichervorrichtung umfaßt vier Banken BK0 bis BK3. Die Banken BK0 bis BK3 können in aktive Zustände (se­ lektierte Wortleitungszustände) unabhängig voneinander getrie­ ben werden. Deshalb sind eine Konvertieranordnung zur Span­ nungsabsenkung 2 und eine N-Lesestromversorgungssteuereinheit 4a für jede Bank bereitgestellt. Ein Speicherfeld 60 umfaßt Speicherzellen, die in Reihen und Spalten angeordnet sind, und Speicherblöcke ähnlich derer, die in Fig. 6 gezeigt sind. Der Feldkonvertierer zur Spannungsabsenkung (VDC) 2 leitet eine P- Lesestromversorgungsspannung Vsap an das Speicherfeld 60 durch eine P-Lesestromversorgungsleitung 1 weiter, während eine N- Lesestromversorgungsspannung Vsan an das Speicherfeld 60 durch eine N-Lesestromversorgungsleitung 3 weitergeleitet wird. Die N-Lesestromversorgungsschaltung 4a umfaßt ein kapazitives Ent­ kopplungselement Cdli, das in einem Speicherfeld 60 gebildet ist, und ein kapazitives Entkopplungselement Cdlo, welches ei­ ne Mehrzahl der variablen kapazitiven Elementen Cv umfaßt, die außerhalb des Speicherfeldes 60 gebildet sind. Die N- Lesestromversorgungssteuerschaltung 4a steuert die Verbin­ dung/Trennung der N-Lesestromversorgungsleitung 3 mit einer Massespannung.
Die in Fig. 12 gezeigten kapazitiven Entkopplungselemente sind innerhalb und außerhalb des Speicherfeldes 60 als die kapazi­ tiven Entkopplungselemente Cdli bzw. Cdlo gebildet, um zu ver­ hindern, daß das Layout einer Leseverstärkerschaltungsgruppe und eines Unterworttreibers beschränkt ist aufgrund der Anord­ nung des Entkopplungskondensators. Die Länge der N- Leseverstärkerstromversorgungsleitung 3, die eine Leseverstär­ kerschaltung S/A erreicht, kann reduziert werden, eine Zunahme der Leitungsimpedanz kann unterbunden werden und effizienter Ladungstransfer kann durch Anordnen des kapazitiven Entkopp­ lungselements Cdlo gleich außerhalb des Speicherfeldes 60 im­ plementiert werden. Hat der Entkopplungskondensator innerhalb des Feldes einen nicht ausreichenden Kapazitätswert, so kann das kapazitive Element außerhalb des Feldes einen notwendigen Kapazitätswert beisteuern.
Gemäß der vierten Ausführungsform der vorliegenden Erfindung, wie oben beschrieben, sind die kapazitiven Entkopplungselemen­ te weit verteilt innerhalb und außerhalb des Speicherfeldes angeordnet, wobei vorgebeugt werden kann, daß das Layout der Leseverstärkerschaltungsgruppe und der Unterworttreiber in Mitleidenschaft gezogen wird durch den negativen Einfluß der Anordnung des Entkopplungskondensators. Ferner kann der Kapa­ zitätswert des kapazitiven Entkopplungselements Cdlo, welcher außerhalb des Speicherfeldes 60 angeordnet ist, leicht ange­ paßt werden durch Laserblasen, zum Beispiel, ohne die Kompo­ nenten des Speicherfeldes 60 in Mitleidenschaft zu ziehen.
In der Struktur gemäß der vierten Ausführungsform kann das feldäußere kapazitive Element Cdlo außerhalb eines jeden Rei­ henblocks in der in Fig. 6 gezeigten Struktur verteilt ange­ ordnet werden.
Fig. 13 illustriert die Struktur einer N- Lesestromversorgungssteuerschaltung 4a. Mit Bezug auf Fig. 13 umfaßt die N-Lesestromversorgungssteuerschaltung 4a eine nicht-geerdete Vorbeugeschaltung, die eine N- Lesestromversorgungsleitung 3 mit einem Masseknoten für eine vorbestimmte Periode als Antwort auf die Aktivierung eines Le­ severstärkeraktivierungssignals SON verbindet und zusätzlich zu einem n-Kanal MOS-Transistor 11, der als Antwort auf die Deaktivierung eines Leseaktivierungssignals ZSE leitend ge­ macht wird.
Die nicht-geerdete Vorbeugeschaltung umfaßt abgestufte Verzö­ gerungsschaltungen DL1 bis DL3, welche das Leseverstärkerakti­ vierungssignal SON bei vorbestimmten Zeiten verzögert, Siche­ rungselemente F1 bis F3, welche an den Ausgaben der Verzöge­ rungsschaltungen DL1 bis DL3 bereitgestellt sind, zum Weiter­ leiten der Ausgabesignale der entsprechenden Verzögerungs­ schaltungen, wenn diese leitend sind, eine Invertierschaltung IV1, die das Signal von jedem der Sicherungselemente F1 bis F3 erhält, eine AND-Schaltung AG1, die ein Ausgabesignal der In­ vertierschaltung IV1 und ein Leseverstärkeraktivierungssignal SON erhält, und einen n-Kanal MOS-Transistor NQ1, der leitend gemacht wird, wenn ein Ausgabesignal der AND-Schaltung AG1 hoch ist, und der die N-Lesestromversorgungsleitung 3 mit ei­ nem Masseknoten verbindet. Die AND-Schaltung AG1 ist aus einem NAND-Gate und einem Invertierer gebildet.
Sicherungselemente F1 bis F3 werden selektiv in einem Laseran­ passungsschritt, der als letzter Schritt in einem Wafer- Prozess durchgeführt wird, durchgebrannt, so daß nur eines der Sicherungselement F1 bis F3 leitend wird. Ein Vorgang der in Fig. 13 gezeigten N-Lesestromversorgungssteuerschaltung 4a wird nun mit Bezug auf Fig. 14 beschrieben.
Während einer Vorladeperiode sind beide Leseaktivierungssigna­ le ZSE und SON inaktiv und der MOS-Transistor 11 ist leitend und der MOS-Transistor NQ1 ist nicht-leitend. In diesem Zu­ stand wird eine N-Lesestromversorgungsspannung Vsan auf der N- Lesestromversorgungsleitung 3 auf dem Pegel der Massespannung GND gehalten.
Wird ein aktiver Zyklus zum Ausführen einer Speicherselektion gestartet, so wird das Leseaktivierungssignal ZSE aktiviert und der MOS-Transistor 11 wird nicht-leitend gemacht. In Über­ einstimmung mit der Aktivierung des Leseaktivierungssignals ZSE wird das Leseverstärkeraktivierungssignal SON auf einen aktiven Hochpegelzustand getrieben. Als Antwort auf diese Ak­ tivierung des Leseverstärkeraktivierungssignals SON geht ein Signal ΦS von der AND-Schaltung AG1 für eine vorbestimmte Pe­ riode hoch und der MOS-Transistor NQ1 wird leitend gemacht, um die N-Lesestromversorgungsleitung 3 mit dem Masseknoten zu verbinden. Ein Lesevorgang wird ausgeführt im aktiven Zustand des Leseverstärkeraktivierungssignals SON. Zu diesem Zeitpunkt arbeitet ein P-Leseverstärker in Übereinstimmung mit einem Le­ severstärkeraktivierungssignal ZSOP. Während dieser Periode werden deshalb nicht nur Ladungen von einer Bitleitungslast Cb, sondern auch von einem Durchflußstrom von dem P- Leseverstärker an di 43603 00070 552 001000280000000200012000285914349200040 0002010019805 00004 43484e N-Lesestromversorgungsleitung 3 gelie­ fert. Die Ladungsquantität Qlk des Durchflußstroms von dem P- Leseverstärker wird an dem Masseknoten entladen, dadurch daß der MOS-Transistor NQ1 leitend gemacht wird für eine vorbe­ stimmte Periode, um vorzubeugen, daß die N- Lesestromversorgungsspannung Vsan zu einem Pegel getrieben wird, der höher ist als der der vorbestimmten Spannung Vbsg.
Der Kapazitätswert Cdl des Entkopplungskondensators 10 ist ein Idealwert, der in Übereinstimmung mit der in der ersten Aus­ führungsform hergeleiteten Gleichung (4) bestimmt ist, und die Ladungen werden umverteilt zwischen dem Entkopplungskondensa­ tor und der Bitleitungslast. Deshalb ist es eine Voraussetzung der Gleichung (4), daß alle Lasten bei Verwendung des Entkopp­ lungskondensators im Lesebetrieb kapazitiv sind. Während einer sehr kurzen Periode zwischen Beginn des Lesevorgangs und Defi­ nition der Hoch- und Niederpegeldaten auf einem Paar der Bit­ leitungen sind jedoch beide MOS-Transistoren eines P- Leseverstärkers und eines N-Leseverstärkers der Leseverstär­ kerschaltung S/A leitend gemacht und ein Durchflußstrom fließt von einer P-Lesestromversorgungsspannung Vsap zur N- Lesestromversorgungsspannung Vsan. Die P- Lesestromversorgungsspannung Vsap erreicht den Pegel einer Stromversorgungsspannung Vdds eines Konvertierers zur Span­ nungsabsenkung. Die Ladungen Qlk des Durchflußstroms werden an die Masseknoten weitergegeben, um den Durchflußstrom vom P- Leseverstärker durch Einschalten des MOS-Transistors NQ1 für eine vorbestimmte Periode zu absorbieren.
Eine Periode zur Bildung eines Leckpfades, um den Durchfluß­ strom auf der N-Lesestromversorgungsleitung 3 zu absorbieren, ist bestimmt durch Verzögerungsschaltungen DL1 bis DL3. Durch selektives Ausbrennen der Sicherungselemente F1 bis F3 wird die Verzögerungszeit so eingestellt, daß die Periode, während­ dessen der MOS-Transistor NQ1 leitend ist, spürbar eingestellt werden kann.
In einem Test auf Waferebene wird der zunehmende Pegel der N- Lesestromversorgungsspannung Vsan auf der N- Lesestromversorgungsleitung 3 zur Bestimmung der Verzögerungs­ zeit der Verzögerungsschaltung DL1 gemessen. Die Sicherungs­ elemente F1 bis F3 werden programmiert (durchgebrannt) während eines Laseranpassungsschritts zur Auswechslung einer fehler­ haften Speicherzelle und Einstellung eines internen Potentials in Übereinstimmung mit einem Testergebnis nach Beendigung des Waferprozesses für eine Halbleiterspeichervorrichtung.
In der Struktur der in Fig. 13 gezeigten N- Lesestromversorgungssteuerschaltung sind das Leseaktivierungs­ signal ZSE und Leseverstärkeraktivierungssignal SON in Einhei­ ten der Reihenblöcke aktiviert und werden in Kombination mit einem den Reihenblock spezifizierendes Signal, einem Hauptle­ seaktivierungssignal und einem Hauptleseverstärkeraktivie­ rungssignal, erzeugt.
Ein ACT-Signal (oder internes RAS) zur Bestimmung einer Spei­ cherzyklusperiode kann als Leseaktivierungssignal ZSE verwen­ det werden. Als Alternative kann ein invertiertes Signal eines N-Leseverstärkeraktivierungssignals SON als Leseaktivierungs­ signal eingesetzt werden.
Gemäß der fünften Ausführungsform der vorliegenden Erfindung, wie oben beschrieben, ist die N-Lesestromversorgungsleitung für eine vorbestimmte Periode nach Beginn des Lesebetriebs zwangsverbunden mit dem Masseknoten zur Bildung eines Leckpfa­ des für den Durchflußstrom in der Leseverstärkerschaltung, wo­ bei die erhöhte Sourcemassespannung Vbsg stabil auf einem ge­ wünschten Pegel erzeugt wird.
Fig. 15 illustriert die Struktur einer N- Lesestromversorgungssteuerschaltung 4a gemäß einer sechsten Ausführungsform der vorliegenden Erfindung. Fig. 15 zeigt nicht den MOS-Transistor 11, der eine N- Lesestromversorgungsleitung 3 auf den Pegel einer Massespan­ nung GND als Antwort auf ein Leseaktivierungssignal ZSE vor­ lädt.
Mit Bezug auf Fig. 15 umfaßt die N- Lesestromversorgungssteuerschaltung 4a einen Komparator 70, welcher eine Referenzspannung Vrefb und eine N- Lesestromversorgungsspannung Vsan vergleicht und ein Signal in Übereinstimmung mit dem Vergleichsergebnis ausgibt und einen n-Kanal MOS-Transistor NQ1, der die N- Lesestromversorgungsleitung 3 mit einem Masseknoten in Über­ einstimmung mit dem Ausgabesignal des Komparators 70 koppelt.
Der Komparator 70 umfaßt eine Konstantspannungerzeugungsschal­ tung 70a, welche die Referenzspannung Vrefb erzeugt, eine Ver­ gleichsschaltung 70b, welche die Referenzspannung Vrefb mit einer N-Lesestromversorgungsspannung Vsan vergleicht, eine In­ vertierschaltung 70c, welche die Amplitude eines Ausgabesi­ gnals einer Vergleichsschaltung 70b limitiert und invertiert und das invertierte Signal ausgibt, und eine Invertierschal­ tung 70d, welche das Ausgabesignal der Invertierschaltung 70c invertiert und das invertierte Signal an ein Gate des MOS- Transistors NQ1 liefert.
Konstantspannungerzeugungsschaltung 70a umfaßt variable Wider­ standselemente 70aa und 70ab, um eine Feldstromversorgungs­ spannung Vdds spannungsmäßig aufzuteilen, die zum Beispiel von einem Feldkonvertierer zur Spannungsabsenkung stammt. Die Wi­ derstandswerte der variablen Widerstandselemente 70aa und 70ab sind veränderbar und können durch ein Sicherungselement oder eine Maskenzwischenverbindung zum Beispiel eingestellt werden. Der Pegel der Referenzspannung Vrefb kann korrekt in jedem Chip eingestellt werden, ohne Einfluß der Fabrikationsparame­ ter oder Ähnlichem durch Einsetzen der variablen Widerstand­ selemente 70aa und 70ab.
Die Vergleichsschaltung 70b umfaßt einen p-Kanal MOS- Transistor 70ba, welcher ein P- Leseverstärkeraktivierungssignal ZSOP am Gate erhält, p-Kanal MOS-Transistoren 70bb und 70bc, welche eine Vergleichsstufe zum Vergleichen der Referenzspannung Vrefb und der N- Lesestromversorgungsspannung Vsan bilden, und n-Kanal MOS- Transistoren 70bd und 70be, welche eine Stromspiegelschaltung bilden, die zwischen den MOS-Transistoren 70bb und 70bc und dem Masseknoten verbunden sind. Der MOS-Transistor 70be hat ein Gate und einen Drain, die miteinander zwischenverbunden sind.
In der Vergleichsschaltung 70b wird ein P- Leseverstärkeraktivierungssignal ZSOP als ein Aktivierungs­ signal verwendet, da ein Durchflußstrom auf der N- Lesestromversorgungsleitung 3 durch eine Leseverstärkerschal­ tung bei Betrieb eines P-Leseverstärkers erzeugt wird.
Die Invertierschaltung 70c umfaßt einen p-Kanal MOS-Transistor 70ca, der eine externe Stromversorgungsspannung ext. Vdd um den absoluten Wert Vthp einer Schwellspannung derselben herab­ setzt, und einen p-Kanal MOS-Transistor 70cb und einen n-Kanal MOS-Transistor 70cc, die seriell zwischen einem Drainknoten eines MOS-Transistors 70ca und einem Masseknoten verbunden sind. Das Ausgabesignal der Vergleichsschaltung 70b wird an die Gates der MOS-Transistoren 70cb und 70cc geliefert.
Die Invertierschaltung 70d ist eine allgemeine CMOS- Invertierschaltung und funktioniert dadurch, daß sie eine ex­ terne Stromversorgungsspannung ext. Vdd als Betriebsstromver­ sorgungsspannung verwendet. Durch Verwenden des p-Kanal MOS- Transistors 70ca in der Invertierschaltung 70c ist es möglich, die Reduzierung eines Hochpegeleingabesignals zum Invertierer 70c, verursacht durch den Transistor 70ba der Vergleichsschal­ tung 70b, zu kompensieren, wobei das Hoch- /Niederpegeleingabesignal korrekt identifiziert wird, während die Hochpegelausgabe der Invertierschaltung 70c zur Referenz­ spannung der (ext. Vdd - Vthp) wird und der p-Kanal MOS- Transistor der Invertierschaltung 70d im wesentlichen ausge­ schaltet werden kann (wenn die Schwellstromspannungen der MOS- Transistoren 70ca und 70da einander gleich sind). Auf diese Weise kann bei Betrieb der Vergleichsschaltung 70 die Inver­ tierschaltung 70d sofort in einen Betriebszustand zum Treiben des MOS-Transistors NQ1 in einen leitenden Zustand gebracht werden. Die Vorgänge werden jetzt kurz beschrieben.
Während einer Vorladeperiode ist das P- Leseverstärkeraktivierungssignal ZSOP hoch (auf einem Pegel einer externen Stromversorgungsspannung ext. Vdd), der MOS- Transistor 70ba ist nicht-leitend und das Ausgabesignal der Vergleichseinheit 70b ist auf dem Pegel der Massespannung. In der Invertierschaltung 70c ist der p-Kanal MOS-Transistor 70cb leitend gemacht, um ein durch den p-Kanal MOS-Transistor 70ca gelieferte Signal auf dem Pegel ext. Vdd - Vthp auszugeben.
In der Invertierschaltung 70d bleibt der p-Kanal MOS- Transistor 70da im wesentlichen im OFF-Zustand, sein Ausgabe­ signal ist auf dem Pegel der Massespannung und der MOS- Transistor NQ1 ist nicht-leitend. Während eine Möglichkeit be­ steht, daß ein Leckstrom in die Invertierschaltung 70d während der Vorladeperiode fließt, so kann dieser Leckstrom ausrei­ chend reduziert werden durch Reduzierung der Stromtreiberkraft der Invertierschaltung 70d (der MOS-Transistor NQ1 wird ledig­ lich benötigt, um Leckladungen, verursacht durch einen Durch­ flußstrom, zu entlassen und hat eine Stromtreiberkraft, die ausreichend kleiner ist als die eines Stromtreibertransistors, der in einem allgemeinen Feldkonvertierer zur Spannungsabsen­ kung enthalten ist).
Wenn ein Lesevorgang gestartet wird, wird das P- Leseverstärkeraktivierungssignal ZSOP in einen aktiven Zustand getrieben, der p-Kanal MOS-Transistor 70ba wird leitend ge­ macht und die Vergleichsschaltung 70b beginnt zu vergleichen. Ist die N-Lesestromversorgungsspannung Vsan höher als die Re­ ferenzspannung Vrefb, so geht das Ausgabesignal (Signalausgabe von einem Verbindungsknoten zwischen MOS-Transistor 70bb und 70bd) der Vergleichsschaltung 70b hoch, das Ausgabesignal der Invertierschaltung 70c geht nieder und die Invertierschaltung 70d verstärkt spürbar das Ausgabesignal der Invertierschaltung 70c und treibt den MOS-Transistor NQ1 mit hoher Geschwindig­ keit in einen leitenden Zustand. In der Invertierschaltung 70d ist der p-Kanal MOS-Transistor 70da im wesentlichen zwischen nicht-leitenden und leitenden Zuständen und wird mit hoher Ge­ schwindigkeit leitend gemacht in Übereinstimmung mit dem Aus­ gabesignal der Invertierschaltung 70c, um den n-Kanal MOS- Transistor NQ1 in einen leitenden Zustand zu treiben. Auf die­ se Weise werden durch einen Durchflußstrom in einem P- Leseverstärkerbetrieb verursachte Leckladungen Qlk durch den MOS-Transistor NQ1 entlassen.
Wenn die N-Lesestromversorgungsspannung Vsan unterhalb der Re­ ferenzspannung Vrefb fällt, so geht das Ausgabesignal der Ver­ gleichsschaltung 70b runter, das Ausgabesignal des Invertie­ rers 70c hoch, das Ausgabesignal des Invertierers 70d erreicht merklich den Pegel der Massespannung und der MOS-Transistor NQ1 ist nicht-leitend gemacht. Durch Verwenden der zwei Stufen des Invertierers 70c und 70d kann das auf analoge Weise verän­ derliche Ausgabesignal der Vergleichsschaltung 70b digital verändert werden, der MOS-Transistor NQ1 kann leitend/nicht- leitend gemacht werden und die N-Lesestromversorgungsspannung Vsan auf der N-Lesestromversorgungsleitung 3 kann auf einem vorbestimmten Pegel mit hoher Geschwindigkeit gehalten werden durch den MOS-Transistor NQ1, der eine relativ kleine Strom­ treiberkraft besitzt.
Gemäß der sechsten Ausführungsform der vorliegenden Erfindung, wie oben beschrieben, wird die N-Lesestromversorgungsspannung mit der Referenzspannung im Lesebetrieb verglichen, so daß der Pegel der N-Lesestromversorgungsspannung in Übereinstimmung mit dem Ergebnis des Vergleiches eingestellt werden kann. Wenn sogar der Durchflußstrom der Leseverstärkerschaltung in die N- Lesestromversorgungsleitung im Lesebetrieb fließt, kann des­ halb die N-Lesestromversorgungsspannung zuverlässig auf einem Pegel gehalten werden, der durch die Ladungsumverteilung bei der Kapazitätsteilung des Entkopplungskondensators und der Bitleitungslasten bestimmt ist.
Fig. 16 illustriert die Struktur einer N- Lesestromversorgungsschaltung gemäß der siebten Ausführungs­ form der vorliegenden Erfindung. Die in Fig. 16 gezeigte N- Lesestromversorgungsschaltung umfaßt einen feldinneren Ent­ kopplungskondensator Cdli und einen feldäußeren Entkopplungs­ kondensator Cdlo für eine N-Lesestromversorgungsleitung 3, ähnlich zu der in Fig. 12 gezeigten Struktur. Fig. 16 zeigt die Struktur eines variablen kapazitiven Elements Cv, das den feldäußeren Entkopplungskondensator Cdlo bildet. Mit Bezug auf Fig. 16 umfaßt das variable kapazitive Element Cv ein kapazi­ tives Element Cqa mit einem ersten Elektrodenknoten, der mit der N-Lesestromversorgungsleitung 3 durch ein Sicherungsele­ ment FT1 gekoppelt ist und einem zweiten mit dem Masseknoten verbundenen Elektrodenknoten, einen p-Kanal MOS-Transistor PQ2 mit einer Source, die mit einem externen Stromversorgungskno­ ten verbunden ist, einem Drain, der mit einem Knoten NB durch ein Sicherungselement FT0 verbunden ist und einem mit dem Mas­ seknoten verbundenen Gate, einem n-Kanal MOS-Transistor NQ2, der zwischen einem Knoten NB und dem Masseknoten mit einem Ga­ te desselben, verbunden mit dem externen Stromversorgungskno­ ten, verbunden ist, einem Invertierer IV2, der das Signalpo­ tential auf dem Knoten NB invertiert, und einem Transmissions­ gate TG, das selektiv leitend gemacht wird in Übereinstimmung mit dem Potential auf dem Knoten NB und dem Potential eines Ausgabesignals des Invertierers IV2, um einen Knoten NC mit dem Masseknoten zu verbinden, wenn dieser leitend gemacht wur­ de. Der Knoten NC ist mit dem ersten Elektrodenknoten des ka­ pazitiven Elements Cqa verbunden.
Die Stromtreiberkraft des MOS-Transistors PQ2 ist höher als die des MOS-Transistors NQ2 eingestellt. Die MOS-Transistoren PQ2 und NQ2 arbeiten als Widerstandselemente. Wenn beide Si­ cherungselemente FT0 und FT1 leitend sind, wird der Knoten NB von dem Transistor PQ2 aufgeladen und geht hoch, während das Ausgabesignal des Invertierers IV2 nieder geht. In diesem Zu­ stand ist das Transmissionsgate nicht-leitend und das kapazi­ tive Element Cqa ist zwischen der N- Lesestromversorgungsleitung 3 und dem Masseknoten verbunden.
Sind beide Sicherungselemente FT0 und FT1 durchgebrannt, so erreicht der Knoten NB den Massespannungspegel durch den MOS- Transistor NQ2, während das Ausgabesignal des Invertierers IV2 hoch geht und der Knoten NC mit dem Masseknoten gekoppelt und getrennt von der N-Lesestromversorgungsleitung 3 ist. Auf die­ se Weise wird das kapazitive Element Cqa von der N- Lesestromversorgungsleitung 3 getrennt und funktioniert nicht mehr als Entkopplungskondensator.
Ist die Temperaturabhängigkeit der Leckladungen Qlk einer Le­ severstärkerschaltung im wesentlichen vernachlässigbar, so kann der Kapazitätswert Vdl eines Entkopplungskondensators be­ stimmt werden durch Addition der Leckladungen Qlk zur obigen Gleichung (4).
N . Cb . (Vdds - Vbsg)/2 + Qlk = Cdl . Vbsg (5)
In der obigen Gleichung (5) ist die Temperaturabhängigkeit der Spannungen Vdds und Vbsg und das der Bitleitungslast Cb ver­ nachlässigbar. Ist die Temperaturabhängigkeit der Leckladungen Qlk ebenfalls vernachlässigbar, so kann eine erhöhte Sourcema­ ssespannung Vbsg eines gewünschten Pegels durch den Entkopp­ lungskondensator erzeugt werden, in dem der Kapazitätswert Cdl des Entkopplungskondensators in Übereinstimmung mit der obigen Gleichung (5) eingestellt wird.
Die Leckladungen Qlk werden jedoch in Abhängigkeit eines jeden eigentlichen Fabrikationsparameters einer Halbleiterspeicher­ vorrichtung bestimmt. Durch Verwenden des variablen kapaziti­ ven Elements Cv wird, wie in Fig. 16 gezeigt, deshalb der Ka­ pazitätswert des Entkopplungskondensators bestimmt durch se­ lektives Durchbrennen der Sicherungselemente FT0 und FT1 in einem Laseranpassungsschritt eines Waferprozesses. Die Siche­ rungselemente FT0 und FT1 sind außerhalb des Speicherfeldes bereitgestellt, wie in Fig. 12 gezeigt, und daher kann eine Programmierung des Kapazitätswertes des Entkopplungskondensa­ tors ausgeführt werden ohne die Struktur in dem Speicherfeld­ abschnitt negativ zu beeinflussen.
Fig. 17 illustriert schematisch die Struktur des feldäußeren, variablen, entkoppelnden kapazitiven Elements Cdlo, gezeigt in Fig. 12. Fig. 17 illustriert schematisch eines der variablen kapazitiven Elemente Cv in dem feldäußeren, entkoppelnden, ka­ pazitiven Element Cdlo. Das variable, kapazitive Element Cv umfaßt eine Mehrzahl der kapazitiven Elementen CQa bis CQn und der Sicherungsschaltungen FCa bis FCn, die entsprechend den kapazitiven Elementen CQa bzw. CQn entsprechen.
Jedes der Sicherungsschaltungen FCa bis FCn umfaßt die Siche­ rungselemente FT0 und FT1, ein Transmissionsgate TG, die MOS- Transistoren PQ2 und NQ2 und den Invertierer TV2, gezeigt in Fig. 16. Die Sicherungsschaltungen FCa bis FCn verbindet die entsprechenden kapazitiven Elemente CQa bis CQn mit der N- Lesestromversorgungsleitung 3 in Übereinstimmung mit dem Durchbrennen/Nicht-Durchbrennen der darin enthaltenen Siche­ rungselemente. Der Kapazitätswert des variablen kapazitiven Elements Cv, der mit der N-Lesestromversorgungsleitung 3 ver­ bunden ist, kann durch Programmierung der Sicherungen (selek­ tives Durchbrennen der Sicherungselemente) der Sicherungs­ schaltungen FCa bis FCn eingestellt werden. Auf diese Weise kann sogar im Falle von Leckladungen Qlk der Entkopplungskon­ densator die Leckladungen absorbieren, um dem Überschreiten der erhöhten Sourcemassespannung Vbsg über den vorbestimmten Pegel vorzubeugen, und eine Halbleitervorrichtung mit verbes­ serten Auffrischcharakteristiken kann in eine einfache Schal­ tungsstruktur ohne negativen Einfluß auf den Lesebetrieb im­ plementiert werden.
Fig. 18 illustriert die Struktur eines Hauptabschnitts einer Halbleiterspeichervorrichtung gemäß einer achten Ausführungs­ form der vorliegenden Erfindung. In der in Fig. 18 gezeigten Struktur ist eine P-Lesestromversorgungsschaltung 100 zum dy­ namischen Verändern einer P-Lesestromversorgungsspannung Vsap als Antwort auf einen Betriebsmodus für eine P- Lesestromvesorgungsleitung 1 bereitgestellt. Für eine N- Lesestromversorgungsleitung 3 ist eine N- Lesestromversorgungsschaltung 4 zum dynamischen Verändern ei­ ner N-Lesestromversorgungsspannung Vsan als Antwort auf den Betriebsmodus ähnlich der ersten bis siebten Ausführungsform bereitgestellt.
Die P-Lesestromversorgungsschaltung 100 umfaßt einen mit der P-Lesestromversorgungsleitung 1 gekoppelten Entkopplungskon­ densator 110 und einen p-Kanal MOS-Transistor 112, der leitend gemacht wird bei Deaktivierung eines Leseaktivierungssignals SE zum Übertragen einer Stromversorgungsspannung Vddp auf die P-Lesestromversorgungsleitung 1. Der Entkopplungskondensator 110 ist zwischen einem Masseknoten und einer P- Lesestromversorgungsleitung 1 verbunden und vorgeladen auf den Pegel der Stromversorgungsspannung Vddp während einer Vorlade­ periode. Die Stromversorgungsspannung Vddp ist identisch mit einer Stromversorgungsspannung für eine periphere Schaltung, zum Beispiel, und beträgt zum Beispiel 2,5 V. Die Spannung ei­ ner Bitleitung ist durch Umverteilen der im Entkopplungskon­ densator 110 gespeicherten Ladungen und Ladungen einer Bitlei­ tungslast auf dem Pegel einer allgemeinen Stromversorgungs­ spannung Vdds (z. B. 1,8 V) für ein Speicherzellenfeld.
Mit der P-Lesestromversorgungsschaltung 100 wird der Entkopp­ lungskondensator 110 während der Vorladeperiode geladen, wäh­ rend die P-Lesestromversorgungsleitung 1 getrennt ist von ei­ nem Stromversorgungsknoten in einem Lesevorgang als Antwort auf das Leseaktivierungssignal SE. Die P-Leseverstärker sind als Antwort auf die Aktivierung des Leseverstärkeraktivie­ rungssignals aktiviert (ZSOP: nicht gezeigt), das auf die De­ aktivierung des Leseaktivierungssignals reagiert. Im Entkopp­ lungskondensator gespeicherte Ladungen werden lediglich ver­ braucht. Im Lesebetrieb fließen deshalb keine großen Ströme von dem Stromversorgungsknoten, der Höchststromwert im Lesebe­ trieb ist reduziert und ein Stromversorgungsrauschen ist merk­ lich reduziert. Ist der Entkopplungskondensator 110 einmal auf einen Pegel der Stromversorgungsspannung Vddp während der Vor­ ladeperiode geladen, so wird kein weiterer Strom verbraucht und daher funktioniert der Entkopplungskondensator 110 als ein stabilisierender Kondensator, wobei die P- Lesestromversorgungsspannung Vsap auf einem Pegel der Strom­ versorgungsspannung Vddp stabil gehalten werden kann.
Fig. 19 illustriert konzeptionell den Zustand des Schaltungs­ kreislaufs während der Vorladeperiode in der in Fig. 18 ge­ zeigten Struktur. In der in Fig. 19 gezeigten Struktur sind Abschnitte, die denjenigen in der in Fig. 3 gezeigten Struktur entsprechen, mit dem gleichen Bezugszeichen versehen. Eine Speicherzelle MC ist mit einer Bitleitung BL verbunden und speichert Hochpegeldaten (Spannung Vdds0). Während der Vorla­ deperiode sind die Bitleitungausgleichsschaltung BE und die Bitleitung /BL vorgeladen und ausgeglichen an eine Zwischen­ spannung Vble. In der Leseverstärkerschaltung S/A ist das Le­ severstärkeraktivierungssignal nicht-leitend und die Le­ sestromversorgungsleitungen 1 bis 3 sind von den Bitleitungen BL und /BL getrennt.
In den gleichen Stromversorgungsschaltungen sind die Umstell­ transistoren 11 und 112 leitend und die P- Lesestromversorgungsleitung 1 und der Entkopplungskondensator 110 sind auf einen Pegel der Stromversorgungsspannung Vddp ge­ laden. Die N-Lesestromversorgungsleitung 3 und der Entkopp­ lungskondensator 10 sind auf einen Pegel der Massespannung vorgeladen.
Fig. 20 illustriert konzeptionell einen Zustand einer in Fig. 18 gezeigten Struktur bei Beendigung des Lesebetriebs. In dem Lesebetrieb sind die Bitleitungausgleichsschaltung BE und die Bitleitungvorladeschaltung BP zuerst deaktiviert, danach sind die MOS-Transistoren 11 und 12 leitend gemacht und anschlie­ ßend ist die Leseverstärkerschaltung S/A aktiviert. Zu diesem Zeitpunkt ist der Kondensator Cs der Speicherzelle MC verbun­ den mit der Bitleitung BL, um darin gespeicherte Hochpegelda­ ten auf die Bitleitung zu übertragen. Die Leseverstärkerschal­ tung S/A ist aktiviert, im Entkopplungskondensator 110 gespei­ cherte Ladungen werden auf die Bitleitung BL übertragen und die Spannung der Bitleitung BL nimmt auf den Pegel Vdds zu. Auf der anderen Seite ist die Spannung der Bitleitung /BL durch den Entkopplungskondensator 10 von dem Pegel der Zwi­ schenspannung zu dem Pegel der erhöhten Sourcemassespannung Vbsg reduziert. Wird angenommen, daß Cd den Kapazitätswert des Entkopplungskondensators 110 für jedes Paar der Bitleitungen darstellt, so wird ein Ladungsumverteilungsprozess auf der Bitleitung BL im Lesebetrieb wie folgend ausgedrückt, ähnlich der obigen Gleichung (3):
Cb . Vble + Cd . Vddp + Cs . Vdds0 = (Cb + Cd + Cs) . Ydds (6)
Die Haltezeit für Hochpegeldaten ist kürzer als die für Nie­ derpegeldaten aufgrund der Anwesenheit des zuvor erwähnten Leckpfades (Bitleitungsleckstrom und Substratleckstrom). In einem ausgereiften Waferprozess haben im wesentlichen alle Speicherzellen Haltezeiten für Hochpegeldaten, die ausreichend länger sind als das Auffrischintervall Tref. Mit anderen Wor­ ten kann davon ausgegangen werden, daß die Abweichung des Spannungspegels der Hochpegeldaten klein ist und daß beim Auf­ frischintervall Tref Vdds0 = Vdds ist. Daher ist die obige Gleichung (6) auf die folgende Gleichung (6') reduziert:
Cb . (Vdds - Vbsg)/2 = Cd . (Vddp - Vdds) (6')
wobei die Zwischenspannung Vble gleich (Vdds + Vbsg)/2 ist.
In der obigen Gleichung (6') zeigt die linke Seite den Betrag der Ladungsänderung in der Bitleitung BL und die rechte Seite zeigt den Betrag der Ladungsänderung im Entkopplungskondensa­ tor 110.
Die Spannung Vdds ist abhängig von verschiedenen Faktoren be­ stimmt, wie die Hochpegeldatenhaltekraft, ein Betriebsspiel­ raum der Leseverstärkerschaltung und Zuverlässigkeit eines Isolierfilms des Speicherzellenkondensators Cs. Die Spannung Vdds hat Einfluß auf den Betriebsspielraum der Leseverstärker­ schaltung, da eine Spannung ΔV, die auf der Bitleitung BL beim Lesen der Hochpegeldaten erscheint, von der Spannung Vdds ab­ hängt. Wenn der Pegel der Spannung Vdds bestimmt ist, so kann der Kapazitätswert Cdh des Entkopplungskondensators 110 in Übereinstimmung mit der obigen Gleichung (6') bestimmt werden. Ähnlich der ersten Ausführungsform ist die obige Gleichung (6') nicht abhängig von dem Kapazitätswert des Speicherzellen­ kondensators Cs. Wird angenommen, daß N die Anzahl der Paare der Bitleitungen in einem Speicherblock darstellt, die einem Lesevorgang ausgesetzt sind, so wird der Kapazitätswert Cdh des für den Lesevorgang notwendigen Entkopplungskondensators 110 wie folgt ausgedrückt:
N . Cb . (Vdds - Vbsg)/2 = Cdh . (Vddp - Vdds) (7)
Daher kann die Beziehung zwischen den Kapazitätswerten des Entkopplungskondensators, verbunden mit der P- Lesestromversorgungsleitung 1 bzw. der N- Lesestromversorgungsleitung 3 und den entsprechenden Potentia­ len endgültig wie folgt ausgedrückt werden:
Cdh . (Yddp - Vdds) = N . Cb . (Ydds - Vbsg)/2 = Cdl . Vbsg (8)
Fig. 21 illustriert schematisch Potentialveränderungen der Le­ sestromversorgungsleitungen und der Bitleitungen nach der ach­ ten Ausführungsform. Mit Bezug auf Fig. 21 ist zum Beispiel die Lesestromversorgungsspannung Vddp auf 2,5 V eingestellt, die Hochpegelspannung ist auf 1,8 V eingestellt, die Zwischen­ spannung Vble ist auf 0,4 V eingestellt.
Wenn der Lesevorgang ausgeführt wird verringert sich die Le­ sestromversorgungsspannung Vsap auf die Hochpegelspannung Vdds, während die N-Lesestromversorgungsspannung Vsan auf ei­ nen Pegel der Spannung Vbsg aufgrund der Ladungsumverteilung durch die Kondensatoren anwächst. Bezogen auf die Bitleitungen ändert sich die Hochpegelspannung Vblh auf den Pegel der Span­ nung Vdds, während die Niederpegelspannung Vbll auf den Pegel der Spannung Vbsg wechselt.
Wenn eine Bitleitung die gelesenen Daten von der Speicherzelle nicht erhält, aber als eine Referenzbitleitung funktioniert, die eine Referenzspannung für den Lesebetrieb bereitstellt, so ist der Speicherzellenkondensator nicht mit der Referenzbit­ leitung verbunden. Die Referenzbitleitung ist vor dem Lesevor­ gang auf einem Zwischenspannungspegel und die Referenzbitlei­ tung erreicht schließlich den Vdds- oder Vbsg-Pegel durch den Lesevorgang. Dies ist aus der obigen Gleichung (6') oder (4') ohne den Term des Speicherzellenkondensators Cs verständlich. Die Lesestartspannung einer Bitleitung ändert sich einfach ab­ hängig davon, ob sie als eine Referenzbitleitung oder als eine Bitleitung, die Speicherzelldaten erhält, arbeitet.
Wenn der Lesebetrieb gestartet ist, ist die P- Lesestromversorgungsspannung Vsap auf dem Pegel der Stromver­ sorgungsspannung Vddp, während die N- Lesestromversorgungsspannung Vsan auf dem Pegel der Massespan­ nung GND ist.
Wie in Fig. 22 gezeigt ist eine Spannung Vgsp0 zwischen dem Gate und der Source eines jeden MOS-Transistors Q4 und Q5 im P-Leseverstärker angelegt, wenn mit dem Lesebetrieb begonnen wird. Die Spannung Vgsp0 ist 1.4 V, wie in Fig. 21 gezeigt. Deshalb kann die Stromtreiberkraft des P-Leseverstärkers er­ höht werden verglichen mit dem Fall, wo die P- Lesestromversorgungsspannung Vsap auf die Spannung Vdds fi­ xiert und ein Hochgeschwindigkeitslesebetrieb implementiert ist. Ist der absolute Wert Vthp der Schwellspannung der in Fig. 22 gezeigten p-Kanal MOS-Transistoren Q4 und Q5 zum Bei­ spiel auf 0,5 V eingestellt, so kann die Treiberkraft beim Start des Lesebetriebs ungefähr 20 Mal erhöht werden.
Fig. 23 illustriert die Struktur eines Hauptabschnitts der Halbleiterspeichervorrichtung gemäß der achten Ausführungsform der vorliegenden Erfindung. In der in Fig. 23 gezeigten Struk­ tur sind die Lesestromversorgungsschaltungen 120-0, 120-1, . . . entsprechend den Leseverstärkerschaltungsgruppen (Leseverstär­ kerbanden) entlang einer Reihenrichtung ausgerichtet. Die ver­ bleibende Struktur ist mit der in Fig. 6 gezeigten identisch und daher wird auf entsprechende Abschnitte durch das gleiche Bezugszeichen hingewiesen und eine detaillierte Beschreibung derselben wird nicht wiederholt. Ebenfalls kann eine Le­ sestromversorgungsschaltung 120 in Fig. 23 gemeinsam für eine Mehrzahl der Reihenblöcke, wie durch gestrichelte Linien ge­ zeigt, bereitgestellt werden, ähnlich der in Fig. 6 gezeigten Struktur.
Jedes der Lesestromversorgungsschaltungen 120-0, 120-1, . . . (120) umfaßt sowohl eine P-Lesestromversorgungsschaltung 100 als auch eine N-Lesestromversorgungsschaltung 4. Die Le­ sestromversorgungsschaltungen 120-0, 120-1, . . . (120) werden mit einer Stromversorgungsspannung Vddp und einer Massespan­ nung GND versorgt. Die Stromversorgungsspannung Vddp wird durch Niederkonvertierung der externen Stromversorgungsspan­ nung durch einen internen Konvertierer zur Spannungsabsenkung erzeugt (nicht gezeigt). Die Lesestromversorgungsschaltungen 120-0, 120-1, . . . werden in Übereinstimmung mit dem Leseakti­ vierungssignal SE aktiviert. Das Leseaktivierungssignal SE wird in den aktiven Zustand getrieben, wenn ein Reihenblock aus den Reihenblöcken selektiert ist (wenn selektierte Spei­ cherzellen miteinbezogen sind). Sind die entsprechenden Rei­ henblöcke alle in einem nicht-selektierten Zustand, so bleibt das Leseaktivierungssignal SE inaktiv und daher versorgen die Lesestromversorgungsschaltungen 120-0, 120-1, . . . die Strom­ versorgungsspannung Vddp bzw. die Massespannung GND als Le­ sestromversorgungsspannungen. Das Leseaktivierungssignal SE kann auf einer Speicherfeldbasis oder auf einer Basis eines Feldblockes mit einer einzigen darin selektierten Wortleitung aktiviert/deaktiviert sein. Fluktuieren sogar die Stromversor­ gungsspannungen Vsap und Vsan zu einer nicht-selektierten Ver­ stärkerschaltungsgruppe, so sind mit der gemeinsamen Le­ sestromversorgungsschaltung 120 die entsprechenden Leseakti­ vierungssignale ZSOP und SON inaktiv, um kein besonderes Pro­ blem zu verursachen, und eine selektierte Leseverstärkerschal­ tungsgruppe führt einen Lesevorgang durch Verschieben der La­ dungen von dem gemeinsamen Entkopplungskondensators aus.
Ähnlich dem Entkopplungskondensator für die N- Lesestromversorgungsspannung Vsan kann der Entkopplungskonden­ sator für die P-Lesestromversorgungsspannung in den Lesestrom­ versorgungsschaltungen 120-0, 120-1, . . . angeordnet werden durch:
  • 1. Anordnen aller entkoppelnden, kapazitiven Elemente in dem Feld; oder
  • 2. weit verteiltes Anordnen der entkoppelnden, kapazi­ tiven Elemente innerhalb und außerhalb des Feldes. Die Ent­ kopplungskondensatoren Cdl und Cdh für die N- Lesestromversorgungsspannung un die P- Lesestromversorgungsspannung können parallel angeordnet werden in einem Bereich, der an die Leseverstärkerschaltungsgruppe oder an einen Unterworttreiber, wie in Fig. 8 und 9 gezeigt, angrenzt.
Beim Implementieren des Entkopplungskondensators 10 (Cdl) für die N-Lesestromversorgungsspannung Vsan mit den MOS- Kondensatoren müssen jedoch n-Kanal MOS- Sperrschichttransistoren zum Beispiel mit einer ausreichend kleinen Schwellspannung Vthn verwendet werden, wie mit Bezug auf die zweite Ausführungsform beschrieben wurde. In diesem Fall wird eine relativ große zu belegende Fläche für das Im­ plementieren der Entkopplungskondensatoren mit ausreichendem Kapazitätswert, wie mit Bezug auf den Stand der Technik be­ schrieben wurde, benötigt. Wird nur der Entkopplungskondensa­ tor für die N-Lesestromversorgungsspannung eingesetzt, so kann der Entkopplungskondensator in dem Speicherfeld, wie mit Bezug auf die zweite Ausführungsform beschrieben, angeordnet werden. Werden die Entkopplungskondensatoren für sowohl die P- Lesestromversorgungsspannung Vsap als auch die N- Lesestromversorgungsspannung Vsan verwendet, so wird die zu belegende Fläche jedoch derart vergößert, daß es schwierig ist, alle MOS-Kondensatoren, die die Entkopplungskondensatoren in dem Feld bilden, anzuordnen. Wird die gemeinsame Lesestrom­ versorgungsschaltung 120 verwendet, so werden für die gemein­ samen Entkopplungskondensatoren die Kondensatoren außerhalb des Feldes verwendet.
Gemäß der achten Ausführungsform der vorliegenden Erfindung sind deshalb die Entkopplungskondensatoren für die P- Lesestromversorgungsspannung und die N- Lesestromversorgungsspannung teilweise aus Sperrschichtkonden­ satoren gebildet.
Fig. 24 illustriert schematisch die Anordnung der Entkopp­ lungskondensatoren in der achten Ausführungsform der vorlie­ genden Erfindung. Mit Bezug auf Fig. 24 sind die Entkopplungs­ kondensatoren für die N-Lesestromversorgungsspannung an der unteren N-Wanne 30 gebildet, die in einem Speicherblock MB, einem N-Leseverstärkeranordnungsbereich SAN und einem n-Kanal MOS-Transistoranordnungsbereich SWDN für die Unterwortleitun­ gen, ähnlich der in Fig. 9 gezeigten Struktur, gebildet sind.
Der Leseverstärkeranordnungsbereich SAP hat einen aus einer N- Wanne 36 gebildeten Substratbereich, und eine p-n Sperr­ schichtkapazität zwischen der N-Wanne 36 und das darunterlie­ gende p-dotierte Substrat wird als Entkopplungskondensator Cdh für die P-Lesestromversorgungsspannung verwendet.
Fig. 25 illustriert schematisch einen Strukturschnitt entlang der gestrichelten Linie 24A-24A' in Fig. 24. Der Struktur­ schnitt ist mit dem in Fig. 10 gezeigten identisch und auf entsprechende Abschnitte ist durch das gleiche Bezugszeichen hingewiesen.
Wie in Fig. 25 gezeigt ist die untere N-Wanne 30 in einem P- Substrat gebildet und die p-n Übergänge zwischen der unteren N-Wanne 30, dem P-Substrat 35 und einer P-Wanne 40 werden als Entkopplungskondensatoren Cdl für die N- Lesestromversorgungsspannung verwendet.
In dem P-Leseverstärkeranordnungsbereich SAP wird die p-n Sperrschichtkapazität, gebildet zwischen der N-Wanne 36 und dem P-Substrat 35, als der Entkopplungskondensator Cdh für die P-Lesestromversorgungsspannung verwendet. Die N-Wanne 36 ist gekoppelt, um die P-Lesestromversorgungsspannung zu erhalten, wie durch die in Fig. 24 erscheinenden Kontakte 16 gezeigt ist. Deshalb arbeitet die N-Wanne 36 als eine Elektrode eines Entkopplungskondensators für die P- Lesestromversorgungsspannung. Das P-Substrat 35 ist mit Bezug auf die Massespannung GND vorgespannt, wie in Fig. 11 gezeigt.
Deshalb definiert die p-n Sperrschichtkapazität zwischen der N-Wanne 36 und dem P-Substrat 35 ein kapazitives Element mit einem gekoppelten Elektrodenknoten, um die P- Lesestromversorgungsspannung Vsap zu bekommen und einem weite­ ren gekoppelten Elektrodenknoten, um die Massespannung GND zu erhalten. Auf diese Weise kann der Entkopplungskondensator für die P-Lesestromversorgungsspannung implementiert werden ohne Dazunehmen jeglicher zusätzlicher Strukturen. Einen Struktur­ schnitt in rechtwinkliger Richtung zur gestrichelten Linie 24A -24A' ist identisch zu der in Fig. 11 gezeigten.
Fig. 26 illustriert die Struktur eines Hauptabschnittes der Halbleiterspeichervorrichtung gemäß der achten Ausführungsform der vorliegenden Erfindung. Die in Fig. 26 gezeigte Halblei­ terspeichervorrichtung umfaßt vier Bänke BK0 bis BK3, ähnlich der in Fig. 12 gezeigten Halbleiterspeichervorrichtung. In je­ der Bank ist eine P-Lesestromversorgungssteuerschaltung 100a für eine P-Lesestromversorgungsleitung 1 bereitgestellt und eine N-Lesestromversorgungssteuerschaltung 4a ist für eine N- Lesestromversorgungsleitung 3 bereitgestellt. Die P- Lesestromversorgungssteuerschaltung 100a umfaßt einen Umstell­ transistor, der die P-Lesestromversorgungsleitung 1 mit einem Stromversorgungsknoten verbindet, der die Stromversorgungs­ spannung Vddp in Übereinstimmung mit einem Leseaktivierungs­ signal liefert. Die N-Lesestromversorgungssteuerschaltung 4a umfaßt auf ähnliche Weise einen Umstelltransistor, der die N- Lesestromversorgungsleitung 3 mit einem Masseknoten in Über­ einstimmung mit einem Leseaktivierungssignal verbindet. Die P- Lesestromversorgungssteuerschaltung 100a kann eine Struktur aufweisen, die die Reduzierung der Lesestromversorgunglei­ tungsspannung, verursacht durch Ladungen Qlk, die das Resultat eines Durchflußstromes sind, wettmacht und ähnlich der nach der fünften und sechsten Ausführungsform sind. Feldäußere Kon­ densatoren Cdh0 und Cdl0 können von Reihenblöcken in einer Bank als gemeinsame Entkopplungskondensatoren gemeinsam be­ nutzt werden.
Die P-Lesestromversorgungsleitung 1 und die N- Lesestromversorgungsleitung 3 erstrecken sich von der Strom­ versorgungssteuerschaltung 100a und 4a über die Leseverstär­ kerschaltung S/A, die in einem Speicherfeld 60 bereitgestellt ist. In dem Speicherfeld 60 ist ein kapazitives Element Cdhi mit der P-Lesestromversorgungsleitung 1 verbunden und ein ka­ pazitives Element Cdli ist für die N- Lesestromversorgungsleitung 3 bereitgestellt. Die kapazitiven Elemente Cdhi und Cdli werden durch die p-n Sperrschichtkapa­ zitäten, wie in Fig. 25 gezeigt, gebildet.
Außerhalb des Speicherfeldes ist eine Mehrzahl der variablen kapazitiven Elemente Cvl parallel mit der N- Lesestromversorgungsleitung 3 verbunden, und eine Mehrzahl der variablen kapazitiven Elemente Cvh sind parallel mit der P- Lesestromversorgungsleitung 1 verbunden. Die variablen kapazi­ tiven Elemente Cvl bilden die feldäußeren, entkoppelnden, ka­ pazitiven Elemente Cdl0, und die variablen kapazitiven Elemen­ te Cvh bilden die feldinneren, entkoppelnden, kapazitiven Ele­ mente Cdh0. Die variablen kapazitiven Elemente Cvl und Cvh sind ähnlich in der Struktur wie die in Fig. 16 und 17 gezeig­ ten. Auf diese Weise können die Entkopplungskondensatoren zur stabilen Versorgung der Lesestromversorgungsspannungen ohne Vergrößern der von dem Speicherfeld zu belegenden Fläche ange­ ordnet werden. Die feldäußeren kapazitiven Elemente Cdh0 und Cdl0 werden in der Nähe des Speicherfeldes 60 angeordnet, wo­ bei die Abstände zwischen den Stromversorgungsleitungen 1 und 3 und den feldäußeren kapazitiven Elemente Cdh0 und Cdl0 redu­ ziert sind, die Ladungen können weitergeleitet werden aufgrund der niedrigen Impedanz und die Leseverstärker können mit hoher Geschwindigkeit getrieben werden. Desweiteren implementieren die variablen kapazitiven Elemente Cvh einen Effekt ähnlich der der variablen kapazitiven Elemente Cvl.
Die vorliegende Erfindung ist anwendbar auf jede Art von Halb­ leiterspeichervorrichtung, welche eine Leseverstärkerschaltung einsetzt, die differentiell Potentiale von einem Paar der Bit­ leitungen verstärkt.
Ferner ist die vorliegende Erfindung anwendbar auf sowohl eine gemeinsam benutzte Leseverstärkerschaltung, die gemeinsam eine Leseverstärkerschaltung zwischen angrenzenden Speicherblöcken benutzt, als auch auf eine abwechselnd angeordnete gemeinsam benutzte Leseverstärkerstruktur mit abwechselnd angeordneten Leseverstärkern auf beiden Seiten eines Speicherblocks.
Gemäß der vorliegenden Erfindung, wie oben beschrieben, werden die Bitleitungen durch im Entkopplungskondensator gespeicherte Ladungen ge- und entladen, wobei Spannungen eines gewünschten Pegels korrekt auf den Bitleitungen durch den Kapazitätswert des Entkopplungskondensators und den Kapazitätswerten der Bit­ leitungslasten erzeugt werden können. Ferner kann der Maximal­ wert des Lesestromes im Lesebetrieb reduziert werden. Zusätz­ lich kann die erhöhte Sourcemassespannung bei einer geringen Stromversorgungsspannung in einem Speicher des BSG-Schemas er­ zeugt werden.
Das Potential der Niederpegelbitleitung ist höher gesetzt als das der Massespannung und daher kann ein Leckstrom in einer nicht-selektierten Speicherzelle unterbunden werden, und eine Halbleiterspeichervorrichtung mit exzellenten Auffrischcharak­ teristiken kann implementiert werden.
Die Ladespannung des Entkopplungskondensators ist niedriger gesetzt als der Pegel der in einer Speicherzelle gespeicherten Niederpegeldaten und höher als die Spannung der Hochpegelda­ ten, wobei der Lesebetrieb mit hoher Geschwindigkeit durchge­ führt werden kann.

Claims (19)

1. Halbleiterspeichervorrichtung mit
einer Mehrzahl von Speicherzellen (MC), welche in wenig­ stens einer Spalte angeordnet sind;
einem Paar Bitleitungen (Bla, /Bla, BLb, /BLb, BL, /BL), welche entsprechend der Spalte angeordnet und mit Speicherzel­ len der entsprechenden Spalte verbunden sind;
einer ersten Lesestromversorgungsleitung (3, 1);
einem ersten Leseverstärker (Q1, Q2, Q4, Q5), welcher Po­ entiale der Bitleitungspaare in Übereinstimmung mit einer Spannung der ersten Lesestromversorgungsleitung bei Aktivie­ rung differentiell verstärkt;
einem ersten kapazitiven Element (10, 110), welches mit der ersten Lesestromversorgungsleitung bzw. Lesestromquellen­ leitung verbunden ist; und
einer Steuerschaltung (11, 4a, 112, 100a), welche die er­ ste Lesestromversorgungsleitung mit einer ersten Stromversor­ gungsquelle (GND, Vddp) koppelt als Antwort auf die Deaktivie­ rung eines ersten Leseaktivierungssignal, welches Anweisung gibt auf die Aktivierung des ersten Leseverstärkers, und Tren­ nen der ersten Stromversorgungsquelle und der ersten Le­ sestromversorgungsleitung als Antwort auf die Aktivierung des ersten Leseaktivierungssignals.
2. Halbleiterspeichervorrichtung nach Anspruch 1 dadurch ge­ kennzeichnet, daß die erste Stromversorgungsquelle (GND) eine Spannung liefert, die niedriger ist als eine Spannung (Vbsg) der Niederpegeldaten, welche in einer Speicherzelle der Spei­ cherzellen gespeichert sind.
3. Halbleiterspeichervorrichtung nach Anspruch 1 dadurch ge­ kennzeichnet, daß die erste Stromversorgungsquelle (Vddp) eine Spannung liefert, die höher ist als die einer Spannung (Vdds) der Hochpegeldaten, welche in einer Speicherzelle der Spei­ cherzellen gespeichert sind.
4. Halbleiterspeichervorrichtung nach Anspruch 1 gekenn­ zeichnet durch
eine zweite Lesestromversorgungsleitung (1, 3);
einen zweiten Leseverstärker (Q4, Q5, Q1, Q2), welcher Poentiale der Bitleitungspaare, ergänzend zum ersten Lesever­ stärker, in Übereinstimmung mit einer Spannung der zweiten Le­ sestromversorgungsleitung bei Aktivierung differentiell ver­ stärkt;
ein zweites kapazitives Element (110, 10), welches mit der zweiten Lesestromversorgungsleitung koppelt; und
einer zweiten Steuerschaltung (112, 100a, 11, 4a), welche die zweite Lesestromversorgungsleitung mit einer zweiten Stromversorgungsquelle koppelt als Antwort auf die Deaktivie­ rung eines zweiten Leseaktivierungssignal (ZSOP, SON), welches Anweisung gibt auf die Aktivierung des zweiten Leseverstär­ kers, und Trennen der zweiten Lesestromversorgungsleitung und der zweiten Stromversorgungsquelle als Antwort auf die Akti­ vierung des zweiten Leseaktivierungssignals.
5. Halbleiterspeichervorrichtung nach Anspruch 1 dadurch ge­ kennzeichnet, daß das erste kapazitive Element (10, 110) ein Element mit Übergangskapazität (Cdl), das zwischen einem Halb­ leitersubstratbereich (35) mit einer ersten Leitfähigkeit und einem Dotierbereich (30, 36) mit einer zweiten Leitfähigkeit, das auf einer Oberfläche des Halbleitersubstratbereichs gebil­ det ist, aufweist.
6. Halbleiterspeichervorrichtung nach Anspruch 1 gekenn­ zeichnet durch die Speicherzellen (MC), die in einem Feld von Reihen und Spalten in einem Speicherblock angeordnet sind, und daß das erste kapazitive Element (10) ein Element mit Über­ gangskapazität (Cdl), das zwischen einem Halbleitersubstratbe­ reich (35) mit einer ersten Leitfähigkeit, das als ein Sub­ strat für die Speicherzellen des Speicherblockes dient, und einem Dotierbereich (30) mit einer zweiten Leitfähigkeit, das unterhalb des ersten Halbleitersubstratbereichs gebildet ist, aufweist.
7. Halbleiterspeichervorrichtung nach Anspruch 6 dadurch ge­ kennzeichnet, daß
der erste Dotierbereich (30) auf einem zweiten Halblei­ tersubstratbereich (unteres 35) mit einer ersten Leitfähigkeit gebildet ist, sich in den Speicherblock erstreckt und so an einem Ende des Speicherblocks abschließt, daß
der zweite Halbleitersubstratbereich mit dem ersten Halb­ leitersubstratbereich (Fig. 9) verbunden ist.
8. Halbleiterspeichervorrichtung nach Anspruch 5 dadurch ge­ kennzeichnet, daß der erste Leseverstärker (Q4, Q5) einen Transistor (41a, 41b, 42), der auf einem zweiten Dotierbereich (40) mit einer ersten Leitfähigkeit gebildet ist, die auf einer Oberfläche des Dotierbereichs (30) mit einer zweiten Leitfähigkeit gebil­ det ist, aufweist.
9. Halbleiterspeichervorrichtung nach Anspruch 1 dadurch ge­ kennzeichnet, daß
die Speicherzellen (MC) in einem Speicherfeld (60) in ei­ ner Reihen- und Spaltenanordnung angeordnet sind,
der erste Leseverstärker (Q1, Q2, Q4 und Q5) in dem Spei­ cherfeld in Übereinstimmung mit jedem der Spalten angeordnet ist,
die erste Lesestromversorgungsleitung (3, 1)
einen feldinneren Zwischenverbindungleitungsab­ schnitt, der sich in das Speicherfeld erstreckt, und
einen feldäußeren Zwischenverbindungleitungsab­ schnitt, der sich aus dem Speicherfeld heraus erstreckt, umfaßt und
das erste kapazitive Element
einen Kondensator (Cdli, Cdhi), der mit einem fel­ dinneren Zwischenverbindungleitungsabschnitt gekoppelt ist, und
einen Kondensator (Cdlo, Cdho), der mit einem fel­ däußeren Zwischenverbindungleitungsabschnitt gekoppelt ist, umfaßt.
10. Halbleiterspeichervorrichtung nach Anspruch 1 gekenn­ zeichnet durch Mittel (D1, AG1, NQ1), die mit der ersten Lesestromver­ sorgungsleitung (3) gekoppelt sind, um die erste Lesestromver­ sorgungsleitung mit der ersten Stromversorgung (GND) für eine vorbestimmte Periode als Antwort auf die Deaktivierung des er­ sten Leseaktivierungssignals zu koppeln.
11. Halbleiterspeichervorrichtung nach Anspruch 1 dadurch ge­ kennzeichnet, daß ein erstes kapazitives Element (10, 110) ein anpassungs­ fähiges kapazitives Element (Cvl, Cvh, CQa-CQn) mit einem ein­ stellbaren Kapazitätswert umfaßt.
12. Halbleiterspeichervorrichtung nach Anspruch 1 dadurch ge­ kennzeichnet, daß
die Speicherzellen (MC) in einer Mehrzahl von Spalten an­ geordnet sind,
der erste Leseverstärker (Q1, Q2, Q4, Q5) in Übereinstim­ mung mit jeder der Spalten angeordnet ist,
die Lesestromversorgungsleitung (3, 1) für jeden ersten Leseverstärker gemeinsam angeordnet ist, und
das erste kapazitive Element (10a) eine Mehrzahl von Kon­ densatoren umfaßt, die weit verteilt in einem Bereich angeord­ net sind, der an einen Bereich, wo der erste Leseverstärker angeordnet und gekoppelt ist mit der ersten Stromversorgungs­ leitung, angrenzt.
13. Halbleiterspeichervorrichtung nach Anspruch 1 dadurch ge­ kennzeichnet, daß
die Speicherzellen (MC) in Reihen und Spalten angeordnet sind
die Halbleiterspeichervorrichtung desweiteren
eine Wortleitung (SWL), die in Übereinstimmung mit jeder der Reihen angeordnet ist, und
einen Wortleitungstreiber (SWD), der eine Wortlei­ tung entsprechend einer adressierten Reihe in einen selektier­ ten Zustand treibt, und
das erste kapazitive Element (10), welches eine Mehrzahl der Kondensatoren (10a) umfaßt, die weit verteilt in einem Bereich (CDL) zwischen einem Bereich (SWDN), in dem der Wortleitungstreiber angeordnet ist, und einem Bereich (MB), in dem die Speicherzellen angeordnet und gekoppelt sind mit der ersten Lesestromversorgungsleitung, angeordnet sind, umfaßt.
14. Halbleiterspeichervorrichtung nach Anspruch 13 dadurch gekennzeichnet, daß
jeder der Kondensatoren (10a) einen Feldeffekttransistor mit isoliertem Gate umfaßt und
der Wortleitungstreiber (SWD) einen Feldeffekttransistor mit isoliertem Gate (TRD) umfaßt und
die Feldeffekttransistoren mit isoliertem Gate der Kon­ densatoren und die Wortleitungstreiber auf einem gemeinsamen Substratbereich (Fig. 8A) gebildet sind.
15. Halbleiterspeichervorrichtung nach Anspruch 4 gekenn­ zeichnet durch
einen zweiten Leseverstärker (Q4, Q5, Q1, Q2), um Poten­ tiale der Bitleitungspaare ergänzend zu den ersten Lesever­ stärkern differentiell zu verstärken, und
Mittel (70), um eine Spannung der ersten Lesestromversor­ gungsleitung (3, 1) mit einer Referenzspannung (Vrefb) als Antwort auf die Aktivierung eines zweiten Leseverstärkerakti­ vierungssignals zu vergleichen und um einen Stromfluß zwischen der ersten Stromversorgung (GND, Vddp) und der ersten Strom­ versorgungsleitung in Übereinstimmung mit einem Ergebnis des Vergleichs zu verursachen.
16. Halbleiterspeichervorrichtung nach Anspruch 6 dadurch ge­ kennzeichnet, daß
der erste Dotierbereich (30), der den ersten Halbleiter­ substratbereich (35) umgibt, und auf einem zweiten Halbleiter­ substratbereich mit einer ersten Leitfähigkeit (35) gebildet ist, und
das erste kapazitive Element (10) desweiteren ein weite­ res kapazitives Übergangselement (unteres Cdl) zwischen dem ersten Dotierbereich (30) und dem zweiten Halbleitersubstrat­ bereich (unteres 35) umfaßt.
17. Halbleiterspeichervorrichtung nach Anspruch 7 dadurch ge­ kennzeichnet, daß das erste kapazitive Element (10) desweiteren ein weite­ res kapazitives Übergangselement (unteres Cdl), das zwischen dem ersten Dotierbereich (30) und dem zweiten Substratbereich (unteres 35) gebildet ist, umfaßt.
18. Halbleiterspeichervorrichtung nach Anspruch 1 dadurch ge­ kennzeichnet, daß
die Speicherzellen in eine Mehrzahl von Banken (BK0- BK3) aufgeteilt sind, welche in einen aktiven Zustand unabhän­ gig voneinander getrieben sind, und
die erste Lesestromversorgungsleitung (1, 3), das erste kapazitive Element (10, 110) und die Steuerschaltung (4a, 100a) in Kombination für jedes der Bänke bereitgestellt ist.
19. Halbleiterspeichervorrichtung nach Anspruch 10 dadurch gekennzeichnet, daß die Mittel (D1, AG1, NQ1) die erste Lesestromversorgungs­ leitung (3) mit der ersten Stromversorgung (GND) als Antwort auf die Aktivierung eines ersten Leseverstärkeraktivierungs­ signals (ZSE), das den ersten Leseverstärker aktiviert (Q1, Q2), koppelt.
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2810782B1 (fr) * 2000-06-26 2002-10-04 St Microelectronics Sa Procede de commande d'un acces en lesture d'une memoire vive dynamique et memoire correspondante
KR100376126B1 (ko) * 2000-11-14 2003-03-15 삼성전자주식회사 반도체 메모리 장치의 센싱제어회로 및 레이아웃
US6504777B1 (en) * 2001-08-08 2003-01-07 International Business Machines Corporation Enhanced bitline equalization for hierarchical bitline architecture
KR100429572B1 (ko) * 2001-09-24 2004-05-03 주식회사 하이닉스반도체 반도체 기억장치 및 센스앰프의 구동방법
KR100410988B1 (ko) * 2001-11-15 2003-12-18 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 비트 라인 센싱 방법
US6608787B1 (en) * 2002-04-11 2003-08-19 Atmel Corporation Single-ended current sense amplifier
KR100452322B1 (ko) * 2002-06-26 2004-10-12 삼성전자주식회사 반도체 메모리 장치의 전원전압 공급 방법 및 셀 어레이전원전압 공급회로
JP4092173B2 (ja) * 2002-10-24 2008-05-28 Ｎｅｃエレクトロニクス株式会社 半導体集積回路装置
DE10302224B4 (de) * 2003-01-20 2007-09-13 Infineon Technologies Ag Integrierter Speicher
JP3825756B2 (ja) * 2003-02-17 2006-09-27 富士通株式会社 半導体集積回路
JP2004253730A (ja) * 2003-02-21 2004-09-09 Renesas Technology Corp 半導体集積回路装置およびその製造方法
US6853591B2 (en) 2003-03-31 2005-02-08 Micron Technology, Inc. Circuit and method for decreasing the required refresh rate of DRAM devices
DE10316581B4 (de) * 2003-04-10 2010-04-22 Qimonda Ag Integrierter Speicher mit einer Spannungsgeneratorschaltung zur Erzeugung einer Spannungsversorgung für einen Schreib-Lese-Verstärker
US6922367B2 (en) 2003-07-09 2005-07-26 Micron Technology, Inc. Data strobe synchronization circuit and method for double data rate, multi-bit writes
KR100534101B1 (ko) * 2004-01-08 2005-12-06 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 디커플링 캐패시터배치방법
US7038959B2 (en) * 2004-09-17 2006-05-02 Freescale Semiconductor, Inc. MRAM sense amplifier having a precharge circuit and method for sensing
US7082073B2 (en) * 2004-12-03 2006-07-25 Micron Technology, Inc. System and method for reducing power consumption during extended refresh periods of dynamic random access memory devices
TW200721163A (en) * 2005-09-23 2007-06-01 Zmos Technology Inc Low power memory control circuits and methods
DE102005057788A1 (de) * 2005-12-03 2007-06-06 Infineon Technologies Ag Dynamische Speicherschaltung und Verfahren zum Betreiben einer solchen
US7830699B2 (en) * 2006-04-12 2010-11-09 Samsung Electronics Co., Ltd. Resistance variable memory device reducing word line voltage
US7376027B1 (en) * 2006-11-07 2008-05-20 Taiwan Semiconductor Manufacturing Co., Ltd. DRAM concurrent writing and sensing scheme
US8547756B2 (en) 2010-10-04 2013-10-01 Zeno Semiconductor, Inc. Semiconductor memory device having an electrically floating body transistor
KR100872883B1 (ko) * 2007-03-22 2008-12-10 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
US7580304B2 (en) * 2007-06-15 2009-08-25 United Memories, Inc. Multiple bus charge sharing
US8130547B2 (en) * 2007-11-29 2012-03-06 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
KR100900135B1 (ko) * 2007-12-21 2009-06-01 주식회사 하이닉스반도체 상 변화 메모리 장치
JP5700907B2 (ja) 2008-06-26 2015-04-15 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
CN102272918B (zh) * 2009-11-09 2014-09-03 松下电器产业株式会社 半导体存储装置
US10340276B2 (en) 2010-03-02 2019-07-02 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
US8467261B2 (en) * 2010-07-09 2013-06-18 International Business Machines Corporation Implementing smart switched decoupling capacitors to efficiently reduce power supply noise
KR101783873B1 (ko) * 2010-10-12 2017-10-11 삼성전자주식회사 데이터 감지를 위한 반도체 메모리 장치
US9378788B2 (en) * 2012-03-15 2016-06-28 Intel Corporation Negative bitline write assist circuit and method for operating the same
US9147465B2 (en) 2013-01-17 2015-09-29 Samsung Electronics Co., Ltd. Circuit for controlling sense amplifier source node in semiconductor memory device and controlling method thereof
KR102072407B1 (ko) * 2013-05-03 2020-02-03 삼성전자 주식회사 메모리 장치 및 그 구동 방법
US9070432B2 (en) * 2013-11-12 2015-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Negative bitline boost scheme for SRAM write-assist
KR102265464B1 (ko) * 2014-12-12 2021-06-16 삼성전자주식회사 분리 센싱 타입의 센싱 회로를 가지는 반도체 메모리 장치 및 그에 따른 데이터 센싱 방법
US9728243B2 (en) * 2015-05-11 2017-08-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or electronic component including the same
JP6901831B2 (ja) 2015-05-26 2021-07-14 株式会社半導体エネルギー研究所 メモリシステム、及び情報処理システム
JP6259889B1 (ja) * 2016-11-04 2018-01-10 力晶科技股▲ふん▼有限公司 半導体記憶装置
JP6592126B2 (ja) * 2018-02-09 2019-10-16 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． ビット線電源供給装置
JP2019164868A (ja) * 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置
US10796729B2 (en) * 2019-02-05 2020-10-06 Micron Technology, Inc. Dynamic allocation of a capacitive component in a memory device
JP2020149746A (ja) * 2019-03-14 2020-09-17 キオクシア株式会社 半導体記憶装置
US10614860B1 (en) * 2019-04-15 2020-04-07 Micron Technology, Inc. Systems for discharging leakage current over a range of process, voltage, temperature (PVT) conditions
US11211113B1 (en) * 2020-08-18 2021-12-28 Micron Technology, Inc. Integrated assemblies comprising wordlines having ends selectively shunted to low voltage for speed transitioning
US11508729B2 (en) * 2020-09-24 2022-11-22 Nanya Technology Corporation Semiconductor die with decoupling capacitor and manufacturing method thereof
US11950409B2 (en) * 2022-03-29 2024-04-02 Nanya Technology Corporation Semiconductor device having diode connectedto memory device and circuit including the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0758594B2 (ja) * 1988-12-27 1995-06-21 シャープ株式会社 ダイナミック型半導体記憶装置
JP2721909B2 (ja) * 1989-01-18 1998-03-04 三菱電機株式会社 半導体記憶装置
KR960000837B1 (ko) * 1992-12-02 1996-01-13 삼성전자주식회사 반도체 메모리장치
JPH06215571A (ja) 1993-01-13 1994-08-05 Hitachi Ltd 半導体集積回路
JP3569310B2 (ja) 1993-10-14 2004-09-22 株式会社ルネサステクノロジ 半導体記憶装置

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