CN86106824A - 半导体集成电路/系统 - Google Patents

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Abstract

每个可组合半导体集成电路的成品具有在分离位置上形成的多个逻辑电路。对于每个逻辑电路，可选择的直接导通/不导通的连接通路，以自其输出到另一个逻辑电路的第一组输入而其输入又来自另一个逻辑电路的第二组输出的方式扩展。所有逻辑电路的全部组各不相同。描述了多功能的可组态输入/输出装置，还描述了采用可逆晶体管装置的重新组态数据处理系统。

Description

本发明涉及一种含有可组态逻辑电路阵列的半导体电子集成电路（芯片）以及使用这种电路的系统。
目前，可以获得两种这样的电路。一种是所谓的分离逻辑阵列（ULA），在这种电路中，芯片首先使用分离逻辑门，即在该芯片上每一个逻辑门都被分离在它自己的位置上，而用于特殊目的的相互连接借助于后来镀上的规定组态的金属化镀层来实现。通常，门的位置大致均匀地分布在芯片的可使用区域上或至少分布在这种区域的中心部分。一般ULA是由500-5000个有效的门组成。并且当进行工艺开发时，无疑将增加门的容量。一般来说，为了用于特殊目的在相互连接去组态的一个ULA以后，大约有60%-80%的有效门将被利用。这一点具有电子电路/系统设计的性质，即相互连接门的各个局部结构去执行特殊的功能，同时进一步相互连接以满足所有电路/系统的需要，并舍去某些无用的门。设计用于这种定制的金属化镀层的膜是费时间的并且是昂贵的。而且它尤其不能允许产生每当由于设计缺陷而使试制样品不正常工作时就需要重新制膜的错误。
另外一种是所谓的可程编门阵列（PGA）。在这种阵列中，芯片是用逻辑门形成的。这些逻辑门即使不是以所有可以想见得到的方式，也是以大多数可以想见得到的方式使每一个逻辑门各自和其它的全部或者大部分相连接。成品的PGA是通过熔断一些不需要的相互连接来组态的。通常，门是在芯片可使用区域的边缘或者是在专用于PGA门目的的那部分成形的，而这种区域的更中心部分被在交接点或连接元件处可熔断的相互连接的栅格所占据。不会令人意外，门的容量比起ULA的门的容量要低得多，按照在有效的逻辑功能中所包含的来讲，通常有效的为大约50个或更少的门。就把复杂的电子电路/系统置入集成电路形式而论，PGA的容量和ULA相比较要受到相应的限制。然而，PGA对于电路设计者来讲，确实具有非常重要的优点。当无论在什么时候发生错误或者遇到故障而需要重新设计时，电路设计者仅需要采用另一块芯片并重新开始设计即可。
除了保留易于设计者使用、并免除花费在掩膜制造的成本这些相对于ULA来说PGA所具有的特性以外，並且使可组态集成电路具有比这种PGA更大的门容量（即使没有达到ULA门的容量，至少说是达到了一个较大的数量级）显然具有极大的优点和实际的效益。本发明首先把注意力集中于这一点，有利于提供这样一种半导体集成电路。
本发明所具有的各个目标的产生都和本文所述的相关技术有关。并且对于提供成品和在组态以前的所有相互连接的可能性来讲，本发明的一个目标可以看成是从对PGA有关的迄今为止所通用的实践方案进行分析引出的。
根据本发明的这个目标，一个成品的可组态半导体集成电路（芯片）已经在其中离散的位置上构成了多个逻辑电路和在所述的逻辑电路输入和输出之间形成了一个受限制的信号传输系统。这些所述的逻辑电路能够在这些电路中的每一个和这些电路中其它仅少数几个之间构成直接连接通路，就其传导状态而论，这些连接通路是可以进行选择的。与所述逻辑电路的更进一步的间接连接可以通过一个或多个其它别的逻辑电路来实现。
对于每一个逻辑电路来讲，适当地可选择连接通路从它的输出延续到第一组其它逻辑电路的输入端，并从第二组其它逻辑电路的输出端延续到它的输入端。所有这些组（对于所有的逻辑电路来讲），每一个都是唯一的。通常，和特殊逻辑电路有关的第一和第二组中至少含有一个共同的所述其它逻辑电路，并且更通常的是至少含有各不相同的一个其它的逻辑电路。一般说来，每一组通常都占有逻辑电路总数很小的比例，少于5%。在很多实施例中，在一个组以内，逻辑电路的数量都设想成10或更少。方便起见，在一个组以内，其数量可以少到5，除了在一个阵列的边缘至少是3以外。
在这里所使用的术语“成品”意味着处于某种状态的芯片（或是它的某一部分），在这种状态下，芯片已经被制造并且还未进行任何实现组态的操作。在这里所使用的与连接通路有关的术语“可选择的”包括有下述的意思，即：就这个通路是否导通以用于传输电子信号而论，这个通路的状态通过相对于它的成品状态施加适当的选择信号或者是信号状态来加以确定。在这里所使用的术语“逻辑电路”并设有企图使其被限制在实施例中所使用的简单功能逻辑门（诸如与非门）内，事实上，它能包括任何逻辑电路。具有其中相互连接装置的这些逻辑电路的使用被表明是做得到的。
直接连接通路一般处于实际相邻的逻辑电路位置之间，当不必要时，它很容易在逻辑电路的局部组态内，即仅在由该逻辑电路适当数量不连续位置和由直接连接通路所占有的芯片区域的部分内建立起所希望的特殊电路功能。由所述的直接连接通路或者是间接连接通路通过选择一些逻辑电路使得对于整个电路/系统要求来讲的这些局部组态之间的相互连接是很简单的。在某些有效组态的间接连接当中，含有一个或多个逻辑电路的传递时间通常是没有多大意义的。诸如在当前的技术情况下，没有必要超出大约3个毫微秒，至少对于简单逻辑门电路是如此。
对于在连接到该逻辑电路位置的，即和作为进入该位置的所述第二组通路有关的输入端上的直接连接通路，我们将描述它们的导通选择装置。然而，在别处，例如在逻辑电路的输出端，特别是在其中的分支（即当离开这个位置时，和所述的第一组通路有关的）或者是在逻辑电路位置输入端和输出端的结合处，它们也将同样地被提供。
关于在芯片上所述的直接连接通路和逻辑电路位置适当实际布置，以逻辑图术语把在半导体材料芯片的表面上看到的每一个逻辑电路位置和逻辑电路符号连系起来去考虑问题是很方便的。这些符号/位置通常可以辨别均匀地或是典型地在整个的分布当中进行布置，用这些逻辑电路符号/位置之间的空间去完成直接连接通路。这样均匀地或典型布置的例子就是矩阵，在行和/或列之间仍然可以以和/或的方式含有水平断错或交叉排列。这些逻辑电路可以朝着反映在芯片区域上的不同方向，而这些位置依据到输入端或输出端的通路（或者是把它们的输出看作是仿效一个箭头所建立的方向）而相对形成。逻辑电路几种交替的排列和它们的位置参考附图来加以指明。并且至少在特殊情况下，另外的一些排列也是同样或更有用或更有效的。
这里以基本的行和列、类似矩阵、阵列形式的最佳布置具有在每一行内“指向”同一方向，並且由在该行中可选择的连接通路从它的输出端连接到紧跟在下面的逻辑电路的输入端的各个逻辑电路。另外更好的方案是顺序行的方向进行交叠并一直能获得整个之字形或者是蛇形线的间接通路。另外更好的方案是这样的逻辑电路输出端被有选择性地连接到在相同列内的下一个相邻的（即那些处于下一个邻近行的）逻辑电路上。这就使得可以分别获得沿着列排列的通路。总的来讲，这样一种布置给出了在逻辑电路位置密集整体排列布置里的相邻逻辑电路之间的可以选择的直接连接的灵活性。这样相互连接的灵活性可以以具有特殊优点的方式，通过从每一个逻辑电路的输出到相隔一个处于沿相同方向的同一行中的逻辑电路的输入端进一步去选择直接连接通路作为到下一个逻辑电路的直接连接来加以扩展。
“行”和“列”这两个词在芯片逻辑电路位置的实际布置中通常将含有某些显而易见的含意，但在这里使用它们主要是为了解释的容易。即没有考虑对于逻辑电路位置布局/组态所当然包含的严格含义。然而，下面这一点应当是清楚的，即本发明的所有实施例都试图允许选择用于和逻辑电路位置分布有关的组态目的的连接通路，这种位置分布至少在和芯片有关区域的整个部分内能够顺序地均匀分布。
本发明的另一目标还含有可选择的连接装置，该装置经过用于形成逻辑电路位置主要性能的芯片区域。
根据这个目标，成品的可组态半导体集成电路（芯片）具有在其中形成的大量逻辑电路，这些电路至少分布排列在它的可用区域部分内。并且，直接信号传送装置至少包含一个和可选择连接通路相关的导通通路以用于多个逻辑电路的输入和输出，或至少包含一个所属的子装置。这样一个或一些通路随着可选择的支路进入这些位置而整个地或者是主要地处于和沿着所述的逻辑电路分散位置之间的空间。这个装置在这里称为直接连接总线系统。这个总线系统的通路相对于开始讨论的直接连接通路所能达到的逻辑门位置来讲，要经过更多的逻辑门位置。
在仅仅是明显适用的情况下，当为了在非邻近的逻辑电路位置之间提供可选择的其它的直接连接从而和所述的限制信号传送系统的直接连接通路一起使用时，这个目标还具有特殊的优点。这样的装置消除了所述间接连接逻辑电路的传送时间，并在所说区域的不同范围以内的多组位置之间允许进行直接连接。专用的这种其它的导通通路能够沿着逻辑电路矩阵的行和列延伸。在每一个逻辑电路位置上，用于两个专用输入的分支可以被选择，因而可以进一步提供来自每一个逻辑电路输出的分支。通过这种直接连接总线连接通路的连接可以沿着所选择的行或列的走向布置，并且可以以任何所希望的方式从一个通路到其中的另一个，包括提供不连接的部分。当至少是几个部分通过增强了传导率的基晶半导体材料，例如是用于硅基晶材料的多晶硅可以成为通路时，对于直接连接总线系统的导通通路全部被金属化不是必需的。同时，导电通路行或者列的方向都不需要在逻辑电路多个位置的整个阵列内连续的延伸。它们可以被局限在该阵列逻辑门的一个子装置之内或者是在一系列子装置中的每一个的区域内来提供。和子装置有关的任何必须的进一步相互连接都可以通过一个或者一些逻辑电路。
这种通路的被分割的部分至少通过一个逻辑位置，使得彼此进行搭接是很方便的。这些分割部分可以和不同的子装置相适应。对于增强了传导率的通路，由于考虑到和金属化电路相比较它们的阻抗较大，所以它们的扩展应当受到限制，比如说达到6个逻辑电路位置时，这种被分割的装置是特别有用的。例如，追随行的通路可以被金属化，一旦具有通过一个逻辑电路相互连接的可能，它还可以被禁止。而追随列的通路可以是以更短的相互交错和重叠长度的多晶硅，并且也可以借助于逻辑电路相互连接。
还可以看到，一个特殊逻辑电路的输入连接通路的所有选择装置，以及该电路输出连接通路的任何选择装置都靠近该特殊逻辑电路，因此被认为是包括在该逻辑电路位置，这一点是很方便的。
为了对逻辑电路位置提供可选择的寻址（和到它们的输入或从它们的输出所组态的可选择连接有关），在它们之间的空间可以进一步被特殊的延伸导通通路（地址通路）的行和列横过。后者很方便地从每一个相应行和列地址通路的支路进入每一个逻辑电路的位置，并和另外的电路相连以用于承受电路状态（通过重叠激励），有助于选择所需要的并且是可选择的连接通路，例如建立一个保证有效组态所需要的响应的电压值。
对于和它们可选择並且是所希望的连接通路有关的组态寻址逻辑电路来讲，由于在任何一个逻辑电路位置里，具有和可选择连接通路最大数相应的一些（程序）导通通路，因此，提供一个组态（程序）总线系统是进一步的目标。程序导通通路（通常是在其间並且是分支的）经过所有的逻辑电路位置，并且至少对用于组态所需要的全部电路状态进行控制，通常是传送组态电子信号。
然后，地址通路能规定对逻辑电路位置上的所有可选择通路进行顺序选择，並且在每一个位置上依次进行，通过改变适当可选择连接通路的导通状态，程序通路相互结合去实现所需要的组态。为了可选择的目的，提供了电路元件，每个可选择连接通路一个，这些电路元件的成品的导通状态都可以借助于所述的组态电子信号或电路状态加以改变。
另一个方案是多个地址通路通向每一个逻辑电路位置，并且它们具有和在那个位置上的可选择连接通路有关的编码连接，以便于至少顺序地去实现可选择连接通路的一个或多个（少于全部）的不同状态。
这就导致了需要2个或更多的行或列的地址通路，但却减少了所需程序通道的数量。减少了数量的每一个程序通路在每一个逻辑电路位置上将提供多于一个可选择的连接通路，但是其中仅有一个在任何一次将被地址通路所规定。在有足够的地址通路去识别在每个位置上的每一个可以选择的连接通路的地方，程序通路可以被单一的组态信号通路取代。另外，如果这种激励也足以去实现引起自动组态电路条件的话，那么实现地址通路的激励是处于可选择的基础之上的。
至少是在成品芯片中的可选择连接通路的电路元件是正常导通和这些电路元件可以被变成不可逆的非导通的地方，它们可以含有我们所称的导通链，不管是可熔断导体还是其它的不可熔导通形式（比如说是“熔断”晶体管）。有关的其它电路一般包括通过作为所述的组态信号的截止电流所规定的有源电路元件。另外，截止信号可以被用去控制（所述的其它电路的）电流控制装置。借助于这个信号，截止电流的流动将另外地施加到控制装置没有被截断的地址逻辑电路中每一个这些电路元件上。
对于可熔断的或者是另外的不可逆禁止的导通链接的另一个方案包括有在导通/截止之间可以转换的电路元件，典型的是有源电路元件，例如晶体管。而后，地址上和程序通路上的信号，或者仅是编码的地址通路能够去提供用于使电路元件置为可逆导通状态的适当条件。一般地说，有关的其它电路有源电路元件（例如：还是晶体管）处于具有可选择的导通/截止电路元件以规定后者导通条件的适当电路组态之中。本发明的某些实施例已经有了被组态的导通状态。在工作中，直到重新组态以前（静态），这种导通状态一直保留，而另外的一些实施例将需要更新它们的组态导通状态（动态）。
对于CMOS集成电路技术来讲，电荷俘获晶体管，例如是浮动栅极晶体管或者是氧化氮叠层晶体管，能够建立起被选择的导通状态，这种状态对于使用类似于在与EPROM有关使用中的某些方式的相关可选择连接通路来说是静态的。尽管在这里，这些电荷俘获晶体管是被用于去控制含有一般MOS晶体管的电路元件，特别是去确定这些MOS晶体管是否在选择了组态时可以被导通。
借助于MOS晶体管和电容的组合，以类似于在所谓的动态读/写存贮器（DRAMS）中所使用的方式，当然需要刷新，也就是说是在动态的基础之上。另一个方案可以建立起这样的控制条件。
这里有一个很有意义的发展。它包含建议使用场效应晶体管作为可选择的连接控制电路元件。这种元件可以有效地传递一般二进制逻辑电平信号（当导通时）。需要在它们的输出端重现可识别的操作等量信号去控制施加到它们输入端的信号电平和EPROM及DRAM的相对受到限制的需要是非常不同的。后者仅需要建立和保持（通过用于DRAM的刷新周期）的不过是代表一个或另外一个二进制值（通常是在电路节点上的电压）的可检测状态。如刚才所说，正常的MOS型DRAM操作依赖于和在每一个二进位单元中的单独MOS电容相联的MOS晶体管，同时，一般的EPROM操作依赖于电荷俘获晶体管是否能够被转换以去变动在每一个二进位单元中在相关负载电路元件构件上的电压。
我们的要求实际上近似于一种所谓的传输门的作用。在CMOS电路中，这种传输门通常至少包括4个晶体管，典型的是一个P沟道和一个N沟道并联作为通道晶体管（其中的一个用于每一个二进制值信号以避免破坏任何一个信号），和另外两个起反相器作用的晶体管。还有其它4个作为建立状态锁存电路以便于在存贮状态的基础之上进行工作而连接的晶体管，以及如果要提供选择，则还有其它的晶体管。因为每一个可选择的输入/输出必须分别进行选择，按照本文中逻辑电路位置的尺寸，这显然是一种过高的要求。本发明下面的目标出自我们的建议以用于可逆导通控制。
根据那个目标，在场效应半导体芯片中的门控二进制信号传输电路中包含有一个在二进制信号输入和二进制信号输出之间连接的单一信号通路晶体管，该晶体管具有为了仅在予定间隔内由转换电路工作提供暂时的激励而连接的控制电极，单一信号通路晶体管进行工作以使得信号在它的控制电极这种激励的间隔时得以通过。这些激励使得单一信号通道晶体管导通，即使能为导通状态。尽管存在某些电荷减少的现象，仍然能产生这种导通，以在所述的予定间隔以内去持续进行周期刷新。单一信号通路晶体管固有的电容在一个施加到它的控制电极的激励期间不可避免地导致电荷的累积。该转换电路工作，使得在予定的间隔上在两次激励之间不施加放电电压，而是通过所述的激励在两次刷新之间让控制电极“浮空”。当然，这种单一信号通路晶体管是能够持续让信号通过，而不是只能对它们的控制电极进行断续激励。
比起传输门来讲，通过依赖存贮器和在相同场效应晶体管上的转换可以获得惊人的简化结果，尽管是在一个保持短得足以去避免必然会产生的电容电荷放电到一定限度从而妨碍有效导通的饱和激励之间所需要刷新间隔的动态基础之上。一个可以转换的场效应晶体管对于所述激励的控制使用是很合适的。在用于使能相关单一信号通路晶体管激励目的的选择当中，为了提供重叠电流工作，可以有另外一个与其串联的可转换晶体管（或是由双栅极晶体管取代两个晶体管）。它对于增加和其它的晶体管相比的信号通路晶体管的电容是很有用的（这和减少晶体管门电容的一般目的是矛盾的）。
对于单一信号通路晶体管，由于使用了N沟道，门槛电平的效果（称为VT）导致了高电平逻辑信号的下降。至少对于一个晶体管门槛电平规定了裕度要求，这样，实质上大于目前通常的5V电压（作为逻辑“高”）将是需要的。然而，由于使用P沟道单一信号通路晶体管（对于这种晶体管来讲，人体效应对VT的作用更小），下降将实际上是在逻辑“低”电平，即使通过两个转换晶体管，也不需要高于逻辑“高”电平（+5V）的电压去充分关闭，进而也不需要大于-5V的电压去接通P沟道。
可以看到，在+5V和-5V之间而不是在大于+5V和0V之间进行工作是很有利的。它和一般的逻辑“高”电平基本是相兼容的，并且对于电源也具有等值的负电平的要求在技术上和经济上也是相当一般的。负电源只需要和芯片其余部分相比较非常小的电流。
可以期望，当集成电路技术继续发展时，和MOS晶体管的制造有关的最小特征尺寸和宽度将会减少到如1.5微米或更小，因此本身就允许快速响应。对于低逻辑电压（比如说逻辑“高”是3V电压）来讲，这将导致令人满意的速度。就象将要详细叙述的那样，使用N沟道信号通路晶体管是可行的。
我们进一步建议另一种单一信号通路晶体管以用于双极型半导体芯片。这种晶体管将以或接近一般逻辑电平和速度下进行工作，并且不需要刷新。这个建议涉及至少在其作用方面类似于和用于选择规定触发状态的另一个晶体管连接的可控硅（SCR）的电路结构，这个触发将强迫单一信号通路晶体管进入导通状态，一直到复位或者是电源被切除。至少对于一个与非门来讲，信号通路晶体管可以有效地成为该门的输入级。
很明显，所设想的对不可逆熔断或禁止链或部分，当然还有各种可行的可逆导通方案/元件等方案导致了本发明的集成电路。並且，该集成电路是可以重新组态的。
不管是通过设计者去设计一个原型还是研制一个特殊系统/功能，或者是通过制造者去调试他的机器，重新使用同一个芯片的可能性是其主要的意义之一。使用电荷俘获晶体管的芯片将通过适当的设备，例如一个EPROM写入器重新组态，而不管它是从样机还是从主芯片或者是从某个存贮器的内容去操作。这些是作为可以进行组态的设计终端和/或程序库的编程计算机的部件。任何适用的这种组态都是静态的，即不需要刷新。但是这种组态通常要慢得多，并且当构成一个逻辑系统时，需要比它随后工作所用的电平高得多的信号电平。虽然EEPROM芯片的发展可以使得上述方案可行，但这不利于在实际使用中进行重新组态。
然而，以一般的逻辑信号电平和速度或者是以接近一般逻辑信号电平和速度去重新组态是可能的。这种重新组态适用于使用DRAM型MOS晶体管/电容组合的上述芯片，并且通过我们所建议的单一信号通路晶体管还会更有效地加以实现。这种场效应式芯片一般具有需要刷新任何驻留组态的动态特性，但使用我们所建议的与SCR相近的电路，双极型芯片可以具有静态特性。
重新组态的特性成为本发明的其它目标的基础，即不考虑可重新组态的芯片是否是如在这里所设想的芯片，也不考虑它们是否具有某些其它的设计和制造过程。
根据本发明这样一个目标，一个利用了可组态芯片的电子系统还包括有当无论在什么时候需要重新组态时，就把规定那时所需要的组态电子输入信号传送给芯片的装置。这种电子系统通常是数字式的，并且它也包括能够利用来自芯片信号的装置，最好也包括将信号传送给芯片的装置。
不管根据计算机或其它数据处理系统的状态，它是永久的、半永久的或者是临时的，都可以根据存贮系统的内容去传送规定信号。并且可以使用任何规定信号源。
无论是在可选择的代替方案组态用于一个或多个特殊功能的情况下，还是在并不需要同时选择功能的情况下或者是在两者某种结合的情况下，由于使用了一个或多个可以重新组态的芯片，至少使整个电子系统的一部分具有重新组态的能力。关于选择功能，传送装置可以包括有一个定序器，它和相应的存贮系统寻址装置相关。部分芯片有可能被组态成寻址装置以用于特别是来自特殊相关的存贮器，最好是RAM的顺序重新组态。
以一般逻辑信号电平和速度或者是接近一般逻辑信号电平和速度的芯片重新组态能提供一个具有较少芯片的电子系统。这是因为至少它们当中的一部分能够被重新组态从而去具有至少两个功能的排列。否则，这两个功能将需要两个独立的芯片，但是这两个芯片的所有功能实际上并不同时需要。同时，任何所希望数量的可重新组态芯片可以共同组态，以用于所希望的串联处理或者是执行并联处理。后者应当处于相同算法或功能的部分上，就是说具有利用这种算法或功能而用于试验的数据范围的不同起点，并借此有效地增加每时间单元所执行的操作速率。这种系统一般可以在具有地址/数据总线系统的同一个印刷电路板上含有可重新组态的芯片。每个芯片都可以含有存贮器，通常是与之有关的RAM。这样一个系统的数据处理效率是很高的，而成本则是很低的。
至少在任何一个将被基本组态以达到特殊目的的芯片可以转换成可能的组态以达到同一目的的地方，即对于即使是现行组态发生故障而需要重新组态的地方，根据测试过程/功能的结果，也可以在自动的基础上作完全相同的事情，这个测试过程/功能可以是外部施加和控制的，最好是插入到所包含的或者至少是在它的有关存贮器上的芯片上。
至少在可重新组态的芯片方面可以看到在考虑了输入/输出的芯片上，采取特殊的措施是很方便的。
它的各种特性包括：
（a）对于多边缘可组态逻辑电路位置，提供输入/输出电路，作为边缘单元，这些单元在有效的边缘端或者是用于输入/输出信号的焊盘和多边缘逻辑电路位置的很多输入/输出线之间引出多个通路，最好是既到每一个多边缘逻辑电路位置的一个输入端上去，又从它的输出端引出来。并且对于后者的每一个来说，用作和进一步与逻辑电路位置的阵列中下一个的输入端相连接的双重目的仍然是很有利的;
（b）至少提供的这些边缘单元中的某些独立的子单元是可以组态和可重新组态以用于输入和输出的目的，这些子单元通常至少是和能够作为来自多边缘逻辑电路位置输出的线和到下一个多边缘逻辑电路位置输入的线有联系，并且最好是从该逻辑电路位置引出信号传输并返回到该逻辑电路位置;
（c）在有效和整齐的基础上，提供到子单元的逻辑电路位置输入/输出线的多路连接;
（d）在逻辑电路位置实际上矩形阵列的至少2个，最好是全部4个边的每一个上面提供一个这种子单元的边缘单元;
（e）在边缘单元的外面提供侧向延伸导通通路，其通路用于在邻近边缘处提供可选择的从边缘端或焊盘到边缘单元的连接。
其它的特性或特性的组合将被证明是新颖和有用的。在这种情况下，相同点被认为是本发明的目标。
本发明特殊的实施过程现在将以举例的方式并参考简要的附图来加以说明。其中：
图1表示了实际上的与非门基本逻辑电路阵列的布置。
图2表示了具有附加直接门连接的不同的门布置。
图3利用图表把一个寻址导通通路布置加到图1上。
图4利用图表把一个程序总线系统布置加到图1上。
图5利用图表把一个直接连接总线系统布置加到图1上。
图6表示了用于该门阵列子装置的分段的不同直接连接总线系统。
图6A表示了一种改进。
图7是一个表示在图2中所布置的12个逻辑电路上的图3、图4和图5内全部装置的图。
图8是对于组态来讲使用了可熔断连接的与非门位置的电路图。
图9是使用静态MOS型的可重新组态连接的两输入端与非门位置的电路图。
图10是在和图9类似的基础上，三输入端与非门位置的电路图。
图11和11A是涉及了使用动态MOS型可重新组态连接的与非门位置的电路图。
图12是图13实施例方框电路表示图。
图13是在可重新组态阵列的角上图12门位置的方框电路图。
图14是可重新组态门阵列（300）和边缘输入/输出单元（310A、B、C、D）的示意图。
图15表示一个边缘单元方框电路图。
图16是该边缘单元中一个典型子单元的示意电路图。
图17A和17B表示了不同的选择逻辑。
图18是一个使用了双极型技术，可以重新组态但又不需要刷新的与非门位置的电路图。
图19给出了在本文中芯片上通常将会出现的某些情况下的示意图。
图20-22是用于解释本文中芯片系统应用的方框电路图。和：
图23表示了在印刷电路板上，一个多芯片系统如何能够被实现。
在这些附图中，我们把与非门表示为前述的逻辑电路，但是这并不应当作为一种限制。
首先参考附图1，一个成品的半导体芯片含有芯片的一个区域。该区域在分散的位置上有与非门10的矩阵阵列。为了表示清楚，如图示的该矩阵阵列和通常有效布置相比较是很小的。它能扩展到数千个门位置。作为成品，该芯片也具有直接门连接通路14。对于除了边缘上那些以外的行和列上的每一个门，它的输出端12在14A处直接连接到在沿着行从头到尾顺序排列构造中的下一个门的输入端上。输出端12在14B和14C处进一步连接到一些门的输入端上，这些门是以相反的方向从头到尾顺序排列的。直接连接通路14A、B、C中的每一个都是可选择导通型的。在行和列终端的门含有至今所叙述的直接连接通路，没有使用的连接通路能够用作门阵列的数据输入和输出。
图2表示了其输出端连接到该行中相隔一个的另外一个门的输入端的相同基本门阵列布置连接。这个连接被表示成可选择的连接通路14F。
由於认为每一个门都是通过另外的门和通过在该门输入和第二组另外门的输出之间的通路进行直接连接的，所以在这些组之间没有一个门含有少于一个公共的其它的门，并且至少一个另外的门不是公共的。事实上，在图1和图2中除了在该阵列门的边缘上的那些以外，所有的在每一个组中至少有3个门。在这三个门中，其中的两个对於两个组来讲是公共的，而每个组的另外1个（图1）或2个（图2）门则不是公共的。公共的门实际上共用与该门有关连的同一列。同时，其它的共用同一行。第1（FS）和第2（SS）组在图1和图2中表示为相对于一个门（10R）。
图1中的排列是特别紧密的，并且使用一个金属化镀层是很容易实现的。在扩展局部基础上的门的执行逻辑功能相互连接时所得到的直接连接选择的灵活性方面，图2的提高是有很大作用的。但确实需要“跨接结构”。这适用于整个说明书，“跨接结构”能够通过一次以上的金属化或者是通过金属化和增强了传导率的半导体材料（例如对于硅芯片来讲的多晶硅）相结合来获得。
图1中直接连接通路可选择的提高方案应该包括从每一个门的输出端到下一列却隔一行上的一个门的输入端上的直接连接通路。该方案比起图2来讲少一个跨接，但在行上的走向上却明显减少了功效。在这些行中，图2布置的“跳动”效果是特别有影响的。到该同一行下一个门输入端的门输出端的直接连接被认为是特别有功效的，但可以不总是必须的。另外一种是可能有接到下一个相邻行然而是下一列上面的门的其它直接连接通路，以主要地在该芯片上取得经改进的交叉相互连接。
门的可选择布置除了“指向”相反方向上的相邻对以外，还包括各行“指向”同一方向的相邻对。此外，一个直接连接通路方案还具有连接到同一行中下一个门输入端的门的输出端和到在同一列中隔一个门的两个其它直接连接。这就使得在它们自身局部以内，门的逻辑功能相互连接是很少的。当整个门布置类似图1的两个交叉偏置或添加布置时，它们仍然至少能在局部进行交叉。对于相同门布置的一个可选择方案是使门的输出端连接到同一列下一个门输入端，从而给出不同方向相互连接的可选择的支持方案。
至少对於某些逻辑功能设计的形式来讲，其它的门布置可以是每一行内并非所有的门都沿同一方向，并且这些布置能够使用可选择直接连接的其它装置。
通过上面的叙述可以理解，局部直接连接通路（14A、B、C、F）确实可以以门10（进而有效地把它简化成一个反相器，即利用它们其它的连接处于非导通状态）可选择地通过为基础，在门10阵列的不同部位之间用作间接连接。在间接连接中这种门的使用一般不表示与ULA相比门利用率的显著减少，后者通常仅利用门容量60%-80%。并且没使用的门不可避免的靠近或是处于已经组态阵列的部份间以用于执行特殊的部分功能或子功能。
然而，参考附图5，这里的最佳实施例还包括了另外一个信号传输系统以便通过直接连接总线直接地连接到整个阵列的门10上去。这一点是通过利用其它连接通路的栅格（比如说是行和列的导体50R和50C，它们都是沿着其中相应行或列中每一个门位置走向的）来作到的。它们利用了来自这些导体50R和50C的分支52R，52C（图7）的其它专用可选择连接通路，表示为门位置10S（或图8中门10）的输入14D、14E。此外每一个门10的输出端12都可以在52G、52H处分路并返回到导体50R和50C。同时，它们将通过其它的可选择连接通路。
直接连接总线系统50不必和由门10占据的整个芯片区域一起持续延伸。实际上，在行和/或列通路50R、50C的任何部分通过增强导电率的半导体材料而不是沿着金属化材料处，它最好不那样延伸。对于3微米MOS型硅芯片来讲，可以发现，不把多晶硅扩展到超过需要通过6个行或列门是可取的。
图6表示了一个直接连接总线系统，它在图5中也是有效的，但必需分割成象限子装置50A-D。所构成的导通通路（在51A-D中）被可选择电路元件表示成逐级的分别相互连接，这些电路元件可以是可熔断导通连接或者是使能/禁止导通元件，诸如晶体管，比如说是图示中的MOS晶体管。可以认为，一个或多个子装置的部分导通通路能够在需要时延伸或不延伸到其它的子装置中去。也可以认为有比图示4个更多或更少的子装置。此外，一个特别方便的分割排列可以通过图6A所表示的改进而获得。其中，连接装置50A-D没有表示出来。并且，至少每个子装置的某些通路（53A、53B）通过超过它们特定子装置（10A、10B）至少一个门（10Z）的方法来加以扩展，以给出交叉重叠。然后，去扩展每个这样的通路所必须的相互连接可以通过逻辑门来实现。
移位寄存器20R、20C表示在图3中，用於跟随在导通地址通路22R、22C各组行和列。通路22R、22C中的每一个都适用于相应行和列的所有门的位置。在交叉点，每一行导体22R和每一个列导体22C都有通向同一个门位置的支路（见图7和图3中的10X），这样，它们就可以被用于在重合信号的基础上进行寻址。这种寻址提供了为在每个被寻址门的位置上建立一个在那个位置上所有可选择连接中用于希望组态所需要的那些连接的电子电路状态，比如说通过组态电子信号使能应用的方式。
当然，移位寄存器20R、20C的目的是提供门阵列有效的顺序的激励，比如使用信号输入端30。通过输入端30，有关两个寄存器的所有希望寻址的内容都被时钟同步。然后来自每一个寄存器的单一的不同二进制值都足以去选择任何一个特殊的门10。一个移位寄存器应当被使用或扩展进来去存贮“程序”信号，用以决定在任一被选择门的位置上，哪一个可选择通路是需要的或者是数据锁存可以被使用。
在图4中，程序总线系统40被指出以之字形或者是以蛇形线（如终端线40A、40B）的方式通过阵列所有的门，程序总线被分支进入每一个门位置（见图7中43）。在一个排列中，有程序总线的一条线（见图8中42）用于任何门位置的每一个不同的可选择连接。
图7表示了和逻辑电路位置10S有关的图2-图5中的装置的基本结合。该电路位置应该包括与非门或是其它的逻辑功能门，实际上是任何有用的逻辑电路或者是它们的组合。每一个逻辑位置10S包括用于可选择直接连接通路14和用于来自直接连接总线通路50R、50C的支路的全部可选择电路装置。
用于在每一个门10上选择可选择连接通路的一个有效装置在图8中借助于可熔断导通链24，即一个静态的不可逆组态排列来指出。图8表示了与用于横断地址通路（22R、C），程序通路（42）和电源通路61一起的全部门的位置。在这里，作为熔断电流的一个组态电子信号的应用需要一个在芯片上成型的能变成导通状态的场效应晶体管（在图中表示为N沟道MOS）。每个晶体管32具有连接到行选择线22R的栅极和连接到列选择线22C的输入极，以使它仅在两条这样的线同时被激励的情况下才能够导通。当发生这种情况时，它改变来自晶体管32的线33的电压状态。
为了完善用于熔断电流流动的电路状态，程序总线的线42（40的）如所示被分路，例如线43从其延伸出去并包括有控制二极管34。线33和43被连接到门10多个输入线内的链24的每一个端。在由地址线22R、22C所选择的门位置上，所有的晶体管32都被使能，但组态电路的状态还要取决于程序线的激励情况。熔断电流将仅通过可熔断线24流动，对于可熔断线24来讲，到线43的程序支路被适当地激励。
在图8中示出的另外一个特性就是来自电源线61的反馈电阻62，反馈电阻62和晶体管32中相应的一个并联并且用于与非门10以使得禁止门的输入保持在一个适当的逻辑电平上。很显然，对於或非门阵列，将采用不同的电平和相应的保持装置。
应当注意，门输入端14、可熔断链接24、晶体管32、线33、二极管34、程序线42和支路43被注有下标A、B、C、D、E、G、H，用于分别指示和方位连接通路（A、B、C、D）以及直接连接总线支路（到输入端的D、E和在输出支路上的G、H）有关的操作。到52G、52H的输出去路如图示由单一晶体管32G进行控制。但是如果需要，可以再另外提供一些分开的晶体管。
还应当认为，图8表示了门位置输入的选择，即实际上和图1的第二组（SS）有关的选择。如果推荐或希望的话，那么用于到输入14A、B、C通路的导通链选择可以在来自其它门位置的另外位置的输出上予以提供。它们可以引出可选择的连接到这些门位置。然后，输出12应当具有可熔断链起作用的支路，这实际上在每个门的位置上和图1的第1组（FS）有关。
可熔断导通链24可以用其它可选择的可以被不可逆禁止（熔断）的导通链（例如二极管）来取代。如果使用二极管来代替可熔断导通链24，那么反向接入二极管的并联对就可以被提供，而其中之一是被烧断的。在参考图9-图11中所叙述的其它排列中，连接通路的可选择性可以用有源电路元件来实现。典型的是包括在通路中并且它的导通或者截止状态规定了可选择连接通路的晶体管。
还有可选择的方案以提供全程序总线40。然后，用于向数量少于所包含链的一定数量通路或线多路激励（比如说是一次两路）的编码可以被用于在一个被寻址的门位置上每次一个地去识别个别的链。通过含有多于一个行和列的线22R和22C中的每一个，然而含有它们中连接到晶体管33-线24-二极管34组合中任何一个相反边的唯一对，上述可以被作到而不需要在门位置上的逻辑。
图17A和17B给出了例子。在图17A中，对于门位置的每一个行和列，都有两个行地址通路X1、X2和两个列地址通路Y1、Y2。还有两条程序总线通路P1、P2，它们接到所有的门位置上。高达8个的可选择连接通路能够用于每一个门位置上。行和列地址通路中的每一对（Y1、X1;Y1，X2;Y2，X1;Y2、X2）将在它们相互重叠地方的门位置上识别两个可选择的连接通路。并且，程序通路P1和P2将在可选择地施加组态电子信号时起作用。在图17B中，有沿着门位置每一行和列走向的3条行地址通路X1、X2、X3和3条列地址通路Y1、Y2、Y3，它们在门的位置上，此外还在重叠电流的基础上能够识别高达9条可选择的连接通路（Y1，X1;Y1，X2;Y1，X3;Y2，X1;Y2，X2;Y2，X3;Y3，X1;Y3，X2;Y3，X3）在需要组态电子信号的地方，用于该目的单一通路将取代上述多个程序通路。如果可选择的连接通路直接地并且仅仅是去响应所施加的地址信号（将在图18中叙述），那么对于行和列地址的一个信号源来讲，仅需要一个可选择施加的使能信号（ES）。在图17A、17B中，这样的信号源还表示为移位寄存器20B、20C，并且，它们明显地长于用于单一行/列地址通路所需要的长度。如图所示，列地址寄存器20C具有被传送的二进制值“1”，用以按顺序地向所有的列通路激励。行地址寄存器20R含有顺序的结构（10、100），每当对相应列地址通路每次激励时，该行地址寄存器也对每一行地址通路周期地进行激励。也就是说，比起列和地址寄存器来讲，行地址寄存器将被更快地时钟同步（2倍和3倍）。
图9表示了用于使用可逆电路元件124逻辑门位置的可选择受控输入电路。门110本身具有2个工作输入端110A和110B以及一个输出端112。工作输入端110A、110B能接受来自邻近门位置的可选择直接连接通路114A、114B、114C。可选择的连接通路可以用选择导通/截止电路元件124X和124Y的方式接到工作门输入端110A和110B或其中之一，以用于信号通路的目的。连接通路114B和114C可以通过可选择导通/截止电路元件124B、124C被可选择地分别只连接到110A和110B。此外所示的可选择导通/截止电路元件124D和124E分别用来控制自连接总线行和列线152R和152C到110A和110B的通路。图9还表示了一种用于接收来自邻近门（在114A、B、C上）和/或来自直接连接总线线（在支路152R、C上）信号的两个输入端门的一种形式，当然在任何一次至多电路元件124X、B、D中的一个，和至多电路元件124Y、C、D中的一个将被选择。
在图9的情况下，用于导通/截止选择的装置包括使有源电路元件（124）置位成导通状态的装置，有源电路元件124采用了（MOS）场效应晶体管作为可选择的信号通路电路元件124。对于位置寻地来讲，这一点被表示成依赖于到晶体管160的地址通路支路122R和122C上的行和列寻址信号的组合，晶体管160的栅极被连接到衬底（VSS）上。晶体管160工作从而激励线133，并借此根据来自程序总线的支路143X、Y、B-E的激励状态分别使能一组浮动栅极晶体管132X、Y、B-E工作。实际上，当使能整个线133时，浮动栅极晶体管（132）能够被选择，从而引起依据在产生相应充电状态的程序总线上所施加的信号电平去存贮二进制“0”或二进制“1”。依次，它们确定和维持可选择（MOS）晶体管124的饱和（ON）和非饱和（OFF）。从跨越晶体管124的线161连接的拉升晶体管用于去维持在它们的非饱和（OFF）状态下的晶体管124中一些没有被选择的晶体管。
图9确实没有表示出在可选择基础上分支并反馈到直接连接总线线的输出，但这是很容易提供的。至于图8，图9的门状态可以利用选择装置来进行组合以用于在来自门电路输出的支路内所构成的局部直接连接通路。对于将要被叙述的图10、11和18来讲也都是一样的。另一种方案是必须在晶体管124和用于选择那种连接的装置，即另一个信号通路晶体管124、电荷俘获晶体管132和程序线143的进一步组合前面的线152R和152C之间具有可选择的连接通路。
下面一点也值得注意，即对于目前至少和ULA有关的集成电路技术来讲，两输入端门是个标准。
图10表示了具有工作输入210A、210B、210C和输出212的MOS型三输入端与非门210。在这些输入端当中，210B对于通路214A来讲是可以选择的连接，210A和210C则交替可选择地分别连接到通路252R、214B和214C、252C，也就是连接到直接连接总线和邻近列的门输入端上。在每一种情况下，这都是通过可选择导通/截止MOS晶体管224A-E来完成的。在和图9类似的方式中，晶体管224A-E表示为和浮动栅极晶体管232A-E，程序分支线243A-E和来自地址晶体管的地址线233有关。另外，图10还进一步表示了从门输出端212到直接连接总线线252R、252C支路内的可选择信号通路晶体管224G、H，和连接到程序总线支路243G、H的相应浮动栅极晶体管232G、H。此外，加速晶体管262表示为跨过信号对晶体管224A-E，并被类似地提供给晶体管224G、H，见来自它们控制电极（栅极）的标有箭头的支路。
图9形式的门的位置能够以与图10相同的方式，利用可选择的输出支路来提供。
图9和图10的电路提供信号通路晶体管124、224的可选择建立的导通/截止状态并提供电荷俘获晶体管132、232以用作可程编的/可擦除的存贮装置，这些存贮装置用于保持在静态基础上的晶体管124和224所希望的导通状态。
进而涉及到图9（或10），可以了解到，要求晶体管160（或260）的载流能力等效于几个（在此，一般直到四个）晶体管132（或232）的可选择的连接方案。从在半导体材料（目前通常是硅）上实现电路的观点来看，为避免晶体管的尺寸形成明显的不同，这是有利的，或至少应该这样来考虑。在硅材料上实现高度的密集，使晶体管132（或232）的每一个单独的晶体管能直接与列选择线122C（或222C）共用，也使每个单独的晶体管进而能与行选择线122R（或222R）共用。
把程序线143、243作为数据总线看待，把代替电荷俘获晶体管132、232或可选择晶体管124、224本身作为各开关晶体管处理（参见图11）是可行的，实际上是作为动态RAM（也即需要刷新的RAM）的存储器件。其次，采用修改的图9/10型的门位置的一个总体电路的实际结构可以存储在永久型的ROM，半永久型的或动态刷新的RAM中，或存贮在可重新组合的EPROM中，或者甚至是其它型式的外存储器之中。所有这些要求使得顺序寻址/选通变得方便，以便在其要求的刷新时间内，以周期刷新的方式来操作每个门位置。因而，同图9和10相比较，这种芯片电路实际上可以被简化，它不仅采用浮动栅型或氧化物氮化夹层电荷俘获晶体管来代替一般的MOS晶体管，而且省略了负载电阻162、262。当然，在任何时间，这种芯片都可用上面所讨论的方式重新组态，至少可以在计算机系统中应用时，对相同功能的具有可选择组态的这种芯片和为了检查芯片的任一部分出现的故障，周期地加入测试码模式或程序，以便识别相同的组态並组成一个合适的可选择的组态，这是可行的。这种芯片的研制，在图11中作了描述。
图11示出了一个门位置电路，在此电路中，基本逻辑门110是一个具有图9所示的110A和110B两个输入端的与非门，带下标标志的160B、C、D、E、F、X、Y用于列地址通路，它被图所示出的各晶体管以串联的方式插在晶体管132′和124′之间（对图9是反向通路型），与程序分路指令143一起加到前者的漏极。
进一步与图9相比较，图11示出了一个附加的可选择输入连接通路114F，同置位和选择晶体管124′F，132′F和160F相连接，它是来自该行中在其之前的第三个门位置的输出端，如图2中所示的输入14F。同时，在170处，还示出了另一个可选择的导通晶体管124′J，逻辑门输入110B连接到晶体管124′J的输出端和门输出极。当输入端只有一个信号时，起控制作用的线170对相应于输入端110A和110B的栅极起了稳定作用。因而，避免了图9中示出但未予介绍的两个负载电阻。另外，通路170和相联的晶体管134′J允许从114A，114B，114F和152R各通路之中选择一个，並允许从114A，114C和152C各通路中选择一个，以便相互连接。这就能使各信号通过这种相互连接而确定通路，並且无需交叉逻辑门。同时，对于可选择连接状态的晶体管124′没有负载电阻162，这表明了图11电路是工作在动态模式，而不是工作在静态模式，也即，对被联接的ROM或RAM而言，是在刷新的基础上工作的。
图11方案的重新组合应归结于单信号通路场效应晶体管门电路各个方案的采用。其中的一种结合可在图11中用虚线方框表示的SPTT中看出。在此，相对于线114C，MOS晶体管124′C是通路晶体管，而为刷新目的采用的晶体管是开关晶体管160C和132C。由于存在固有的栅极电容，上面的叙述由其工作构成，以便在相同的晶体管中给定存储状态和信号通路。对可能使用的P-沟道晶体管而言在+5伏到-5伏时工作。对P-沟道晶体管，VDD1和VDD2是+5伏，逻辑栅VSS是0伏;而对信号通路晶体管VSS是-5伏。对N-沟道晶体管，其VDD1和VDD2的工作电平分别为+3伏和+5伏，VSS是零电平（如图中所示）。
图11A详细示出了仅有两个单独信号通路的晶体管720把不同输入加到与非门710和重合寻址电路730，总的来说与图11相似。同时还示出了与组态信号源742相联的特定的周期刷新装置740。在图11A中，单独信号通路晶体管为720A和720B，它们的源极、漏极和栅极724、726和722分别标以A和B。这个与非门的输入/输出端为712A，712B/712Q，其信号源线为728A，728B。开关晶体管为732，734（也分别标以A、B），线736R、736C连接到其栅极，线738A、738B连接到晶体管734A和734B的通路。开关晶体管（732，734）中的一个与通路晶体管相结合的操作，可以通过在其栅极或源-漏通路中瞬间地施加适当的电压的方式来实现。显然，在任何CMOS芯片内，在刷新基础上可选择控制信号通路，这种单信号通路晶体管和开关电路的结合也可以应用到任意的比特信号线。
图11的电路也可以用一个两输入端与非门110和两个输入端分别为114B，114F，152R和114A，114C，152C的多路转换器180A和180B来表示，参见图12。在图9和11中示出的输入线114A也可用于多路转换器180A中。同时，由于第四个门位置与来自前面的第三个门位置114F相联接，可以看出，这对输入线114A和114F沿着门位置的每一行的交叉是有益的（避免了不必要的交叉），参见图13和图12。图12的170线表明，从一个多路转换器到另一个多路转换器，不必使逻辑门110交叉。为简便起见，只示出了到多路转换器180A，180B的一组可供选择用的输入。如在图13中用方框200所表明的（GMUX对多路转换门来说被简化了）。每个门位置可认为是包括逻辑门本身（110）和多路转换器部件（180A，180B）。
图13所示的是可组态的门阵列的一部分，这对下面要描述的涉及上述的输入/输出是有用的。
返回到上述的输入/输出，图14的中央部位的矩形区域被可重新组态的逻辑门阵列300所占据。矩形区域的外围各单元为310A、B、C、D，这些外围单元位于矩形区域的各个边上。门阵列逻辑电路位置参见图11，门阵列各部分参见图13。在外围单元310的外边，是围绕芯片各边角的传输总线320A、B、C、D，从输入/输出管脚或焊盘326A-D与外围单元310A-D之间的导电通路分路。外围单元310A-D用来使这些焊盘326和每一边的阵列输入/输出线建立联系。应注意的是，由于总线320A-D是在芯片任一边的焊盘326A-D的部位，因而与芯片紧邻的一边的外围单元可以灵活地选择其输入/输出。
逻辑阵列的输入/输出线要比焊盘326的接点多，一般情况高达10比1。如在一个有50×40个逻辑门的芯片上有520条阵列线及40个焊盘接点。因此，对于集成电路来说，其目的是要方便地把所要求的阵列线与适当的並规范化的焊盘（或管脚）适当地联接起来。每组的焊盘与阵列线的联接图最好是在阵列300的各边形成。
在图14中，外围单元310A是用来作为门阵列300一个边的行输入/输出（如图中左边所示），外围单元310D用作门阵列300另一边的列输入/输出（如图中底边所示），外围单元310C和310B分别类似地用于门阵列300的其它边的输入/输出。应注意的是，焊盘326、外围单元310A可直接用于相邻的芯片的所有边，而每个相邻芯片/阵列的另一半，可由其它的外围单元310D和310B直接提供。其余的外围单元的安排与此类似。
在图13中应注意到，可选择的列阵列线（D）的每一条奇数线，是用作图14中阵列300最边缘行的门的输入，其余的各条偶数线作为相同门的输出，进而还可作为阵列的下一行的输入。而从图13中的行阵列线（L）可看出，每行中相邻的门电路其方向是交替排列的。每个门的第三行阵列线（L1，L4）用作相隔行的的端门的输入，下一条线（L2、L5）用作相同行端门的第二输入，而再下一条线（L3）可作为其它行端门的输出和侧翼行的端门的输入。这个直接送到阵列最边缘的门以及和它们相邻的这些门的性能是一个有益的性能。显然，或是通过上述直接联接的总线系统，或是通过门位置的多路转换器部件的存取，或是通过门的交叉，而存在一个很广的可实现的通路。
外围单元310的图解示于图15。图中所示的阵列线DA，QA表示逻辑门的输入/输出，焊盘线为PA。每个外围单元是相应于焊盘PA的一组子单元，每个子单元如图16中的330所示，由此可看出，图15中其它各条线的用途。
在图16中，子单元330有效地为其焊盘线PA提供了输入或输出。子单元330具有一个三态反相器332和两个反相的晶体管334，336。为了输入和输出到相关联的地方及相应的焊盘PA，332和334连接到逻辑门阵列300的门电路线QA，DA。336用以确定子系统的输入和输出的工作情况，它联接于电路338和控制用的反相器332之间。电路338具有两个串联的MOS晶体管（未予标号），该晶体管为重合信号启动而将两个栅极连接起来（地址线R4、C5），其基底接高电平。为了确定子单元的工作状态，加入一个比特信号（由输入/输出组态数据总线的DBO线或上述的程序总线给出）。依靠反相器332的输入电容，用与图11中单通路晶体管124的自身电容相似的方式，将子单元的工作状态（输入/输出）置位並保持在动态的基础上。
在工作过程中，子单元330用其三态反相器332来控制从芯片通过焊盘PA（输出）的传输，或当反相器332处于“浮置”状态时中断这一传输，而从焊盘经反相器334传输到芯片（输入）。因此，在阵列线（DA，QA）之间存在传输的功能（如有必要，可采用逻辑门阵列）。
利用与非门来代替反相器332也是可行的，条件是为了经焊盘（PA）输出，至少应使其能得到来自逻辑阵列的控制或数据信号，也就是说，在阵列组态条件的三态基础之上，外部计算机或其它系统，可以确定其输入或输出，或确定两者。
当然，利用程序和/或来自ROM的数据，可以控制每个外围单元的任一子单元的输入/输出状态，这对芯片的重新组态能力是极为有利的。即任一焊盘既可输入又可输出，可直接存取的逻辑门阵列具有相当大的选择性，且没有限制。
应注意的是，一对阵列输入和输出线（DA，QA）和一个焊盘（PA）存在着直接的对应关系，这时忽略了图14中焊盘的相互接线320。尽管所有的输入线全部馈送到阵列边缘的可用的输入端，在此的一个特点是，阵列线（QA，DA）不是现行的阵列线（L、D），而是按不可避免损失的选择性的观点，基於最高效率的倾向而选择的一组输出连接线（DA）。当然，连接图是由芯片设计者来考虑的问题，但我们认为，也应当考虑在靠近门阵列的各边角，其次是中间部分，所要求的输入/输出的适应性降低。实际上，一些线将不连接到外围单元，也许（对于列，而不是行）对最接近角的边缘每隔一个省（漏）掉一个，但唯独每逢第4个又不省（漏）掉，而且按照相对于焊盘PA两半边及其互相连接320的有关的另一种方式，分组地插入接近于存取速度的三个实际的阵列线。
从图9到图11，全都涉及到场效应芯片，特别是CMOS芯片。图18示出了双极型芯片的门位置电路。
在图18中，双极与非门包括一个与晶体管424相联接的晶体管410，而且提供可选择的输入。图示的门输出412，按常规方式被缓冲（413）。晶体管424的导通状态的控制是通过等效成依次被各个晶体管422控制的SCR型的器件420来实现。用标号上加小撇的方式示出的类似电路将门的输出412分路，而相对于各个晶体管430的各输出直接连接到总线（452）。
图中示出了互补晶体管420A，420B，每个晶体管的基极都连接到另一个晶体管的集电极，利用在其基极-集电极连接的一个脉冲信号来触发（在足够的施加电压条件下），以达到一个指定的电平，此电平将在触发之后予以保持，直至所施加的电压条件改变为止。
晶体管422用来在寻址基础上施加这种触发，此时，通过逻辑门阵列的编码地址总线的行跟随线X1-X3中的一条和列跟随线Y1-Y2中的一条而构成的一对独特的线来的信号（即以图17B所揭示的方式）使其晶体管瞬间触发。
值得注意的是，晶体管422和触发装置420的工作不需要分离寻址信号和重合信号。因此，当晶体管424明显地工作在可选择信号-通路基础上时，它们实际上构成了与非门本身的部件。
更值得注意的是，图18的与非门将按照直接连接输入414A、B、C、F和直接用总线连接452R、452C的六种输入门方式工作。（对于图8所示的方案，这种可能性揭示的不明显，尽管为选择导通的目的而采用的场效应晶体管可以使图9或图11的装置对于两个输入门更为可行）。
因此，输出分路晶体管430给出了一个反相的输出（相对于门输出412），並呈集电极开路状态，使之实际上成为能多线驱动的“线-或”型输出。
在考虑系统之前，论述了利用可组态逻辑电路芯片的几个方面，由此可见，指出本发明目前所揭示的几个特点是有益的。从这些图的描述可以看出，这种可选择的实施方法是在每个可选择的连接中使用了熔性熔丝、或二极管，或类似的元件来实现的。若施加一适当的信号，使得对这些元件的使能发生中止，因而，产生一个从导通状态到不导通状态的单向不可逆的变换。换言之，这种选择性的实现是在其连接通路中接入一个有源电路元件（如晶体管），此时，导通不导通状态取决于在可逆基础上连接通路状态的方式。按照所需要的，将选择信号加到有源电路元件上以控制其状态。晶体管和类似的有源元件，可以在静态基础上控制，这种状态的变换要求特定的操作工序;也可以在动态基础上控制，此时要求在正常的系统工作期间，对所需要的状态进行刷新，也可以是其它形式的变换;也可以在静态基础上，使变换成为正常系统工作的一部分。
尽管在芯片上采用了不甚完善的输入/输出装置，尽管非常复杂的逻辑电路得以改进，仍不希望任何被直接连接（14）的逻辑电路超过现有逻辑电路总数的5%。一般希望小于1%，而对简单的逻辑门电路甚至希望小于0.01%。通常，被直接连接的逻辑门的数量约为10个，往往小于5个或更少一些。同时，希望在芯片上包含至少500个逻辑电路位置，超过1000个则更有利，而每个逻辑电路位置所占的面积小于专用于这些位置的0.02%。我们认为，实际逻辑电路所占的面积比每个逻辑电路位置所占的面积小25%则更好。这在图8、9、10、11和18中通过在实际门电路和与选择电路所联结的连接通路中的晶体管的相对数量可得到证明。
图19示出了一种典型的整个芯片的可行的设计方案，和图14相比，实际上增加了行和列寻址移位寄存器520R和520C，数据锁存器530，时钟540，地址寄存器550和定时控制电路560。
图中的地址寄存器550和数据锁存器530是分别与总线552和532联接在一起。芯片各边的管脚或焊盘与输入/输出的管脚或焊盘326是分开的。当地址寄存器是一个循环计数器並通过ROM或RAM部件存储芯片的组态数据时，它们被作为动态芯片而刷新。数据锁存器顺序地存储来自ROM或RAM的二进制字，该ROM或RAM顺序地确定在寻址逻辑电路位置上所需要的可选择的修正值。图示的计时信号线接到计数器550、锁存器530和行与列选择寄存器520R、C。在可组态芯片本身的控制下，上述也可用于多个组态的装载情况。对地址计数器550可加入两个控制信号，一个控制信号用来对芯片控制装载或刷新时计数，而另一个用来作读/写控制，以允许地址计数器通过总线552同时装载。
我们在上面介绍了可组态芯片的使用，並提出了本发明的电子系统的各种情况，特别指出的是，在等于或接近逻辑信号电平和速度时，芯片可以重新组态。
图20示出了一个可组态芯片600同一个RAM602的联结情况，RAM602与芯片600之间的传送是由一条地址总线604和一条双向数据总线来实现的。选择装置608使RAM602能用芯片600的组态数据进行装载或重新装载。应用装置620通常用来供给芯片600所需处理的输入信号，而且用这些信号来表示处理的结果，这些信号通过总线622连接到芯片的输入/输出管脚（326）。
为了不同的或相同的目的，可以重新组态也可以进行刷新。为了不同目的的重新组态，可由一个作为选择装置608的一部分的定序器来控制。这可以是存入RAM602中的几种组态，或是有关需顺序装入RAM602中的几种组态。图示的选择装置作为主机或有关设备610的一部分。610通常至少还包括组态数据装置610B和寻址装置610A，它们是通过总线604的延伸部分606A和604A与RAM602相联接。当然，在这种情况下，芯片600也包括在其中，用来通过总线604对RAM602进行寻址。
与上述类似的考虑也可应用到相同目的的重新组态中。当其极为相似时，RAM602将至少包含某些可供选择的组态或备用组态。测试码模式也可存储在RAM602中，或由610供给。
图21示出一个可重新组态芯片600，它通过地址总线和数据总线604、606与RAM602相联接。图中的多路转换器612、614通过总线604、606去控制芯片600是否对RAM602进行访问。或控制组态总线616、618是否对-RAM602进行访问。这样就无需中断芯片600的工作而容许RAM602重写。
同时，图21还示出了特殊的部分，芯片600访问RAM602的不同的部分（对芯片而言是相应于不同的组态）是通过其它的地址总线630实现的，这表明它是来自芯片600可组态的输入/输出部分。借助于输入/输出系统622的连接，以及与芯片600的其余条件相一致时，组态的选择得到有效的控制。进一步说，地址总线604最重要的是可起线630的用途。就是说，来自地址寄存器（图19中的550）的足够锁存部分，它不响应于存入芯片组态的任一刷新所要求的计数周期。
另外，图21还示出了为操作构成电子系统的多个芯片中的一个芯片的装置。一个识别译码器640接到组态总线616的接收选择线642上。如果译码器识别所涉及的芯片/RAM的组合是600/602的话，它将启动它的输出线644和646作用到多路转换器612、614，使得RAM602从总线604、606转换到组态总线616、618。同时，译码器的输出线648将RAM置于写状态。如果与动态芯片600的刷新，或与芯片600对新组态的访问发生冲突时，译码器的输出650可中断芯片600。当现存的组态可以写入RAM602的第一组态部分和用线650对线630复位时，或写入可写地址锁存寄存器时，这种冲突通过适当的定时系统是可以避免的。
一种多芯片系统示於图22，其中方块800中的每一个包括一个通常与RAM结合的可重新组态的芯片。这些芯片通过上述的输入/输出装置由805相连接，而输入/输出装置是通过总线825从信号源820输入数据，並通过总线815输出数据到应用装置。这种芯片系统显然能在芯片不同组态时进行串行处理，而在芯片相同组态时进行並行处理，並且还能进行串行和並行的联合处理。某些主机设备或系统一般被提供，它本身包含了信号源820和应用装置810，为了进行控制，可在整体或局部应用一个芯片或多个芯片。
无庸置疑，在尽可能小的印刷电路板上提供多芯片系统是有益的，如在图22中用虚线830所示。更为有益的是，这种印刷电路板可以包含比图22更多的可重新组态的芯片，还可进一步包含在主机系统中或另、部件中的其它芯片。
图23示出的是一种最佳的印刷电路板930，它与图22大致相似，在其可组态芯片的输入/输出部分之间用905连接。为了在输入/输出装置之间通过信号，其中的一些芯片至少可用在局部简单的场合。另外，为了按图21的方式，即按相应的图21中的每个方块900给与每个组态芯片相联接的RAM装载，图23示出了一个组态地址总线系统（914）和数据总线系统（918）。组态总线914，918可以识别任一方块900（通过图21中用标号640示出的译码器）並且装入RAM中，假如无需任何其它方块900对要求中断的芯片分路。甚而可以对方块900的RAM再装入，而无需中断其本身的芯片，只要定时系统保证不与那个芯片的访问发生冲突。对RAM和/或现行的组态或是不重写，或是重写到具有跟随重写地址寄存器芯片的RAM，或是至少提供给图21的线630。
图示的组态总线914，918来自一个离板装置960，960是由芯片所组合的源或库构成。它通常至少应包括一台具有存储磁盘的台式计算机。960可借助逻辑块900的芯片，与供给处理数据的信号源920分开，和/或与通过总线915来接收处理结果的应用装置分开，或者可做为包括910，920两者或两者之一的整个计算机系统中的部件。一般的信号源装置920包括一个具有输出RAM的存储磁盘，和/或一个数据电路终端，和/或一个计算机系统等。同理，一般的应用装置910包括一个存储磁盘，和/或一个打印机，和/或一个可视显示装置等。
回顾图14，在一个可组合的芯片的每一侧提供了10个输入/输出焊盘的焊点或管脚。图23的逻辑方块900就采用了这种芯片。一个普通的8比特的数据流可以容易地依靠逻辑块之间的线905来传送。其它的线也可以如此相互连接，为了达到组间间隔的控制目的，和/或为了全面控制，和/或为了逻辑块寻址的目的，至少有一些线可以集中跨越全部逻辑块900的总线之中，参见图23中的线970。
图23没有指明板930的具体尺寸及其中所用的逻辑块900总数，因而在图23中存在几条破折线。同时，组态总线914，918的蛇形通路和公用总线970可以是其它的布线，而组态地址总线914和数据总线918可以分开无需重叠。图23所示的板当然也可以连接成一个较大的系统，例如采用一个子母板装置。
如同数据处理设备一样，利用多个可组态芯片的系统（如图23所示）具有很大的潜力，而不管其芯片是图9-19中所示的芯片还是其它的芯片。
系统的数据处理能力可由一般程序计算机系统来验证。本来，每个程序计算机都涉及按基本顺序方式的程序指令。这就是为什么专用的电子设备的计算机模拟与实际的模拟设备相比趋于很慢的原因。由于电子计算机和其它专用的电子设备都采用了电子逻辑芯片，对它们两者速度的比较应当对其速度及周期时间比较，即按这个速度，芯片可以工作，以及在其本身之间传送电信号，周期时间数是为实现模拟处理所需的程序指令要求的计算机的周期时间。在某种适当的条件下，提高数据处理能力的一种方法是使计算机子系统的操作部件重叠或并联。而且每个这类的子系统具有与任何程序计算机相同的特性，所希望的功能可由单独或集中组态的芯片组成，它们是工作在电子转换/传输的速度而不是按计算机周期时间的速度来工作。因而，许多程序指令可以有效的重叠而使周期时间缩短（对每秒钟完成数百万条指令的高速计算机，就是这样做的）。在此，仍存在一个顺序的问题，也就是说，全部程序指令决不可能同时完成。实际上是，在系统中是用组态芯片来实现模拟的。
在图11所示的那种类型的单片可重新组态的芯片上，若用3微米的CMOS来组装时，至少有2000个逻辑门，而采用1微米CMOS组装时，可增加到8000个以上逻辑门。在高效率的组态中，60%以上的门都得以利用。根据实现与芯片组态有关的计算机模拟程序，计算出执行此程序所要求的程序指令的实际数目（N）是可能的。使计算机周期时间和组态芯片相关（后者是以5MHZ-15MHZ的频率来工作的），以便根据组态芯片（即实际的逻辑电路）的工作时间，来表示任一特定的计算机的模拟程序的完成时间。
对多个芯片系统的全部可组态芯片，例如是图23所示的类型的，计算数目（N1，N2等）是可能的。对于在处理数据方面全部为串行工作的M个可组态芯片而言，根据它们实际的组态是单独的还是集中的，只要完成相同功能，计算机就占有N1+N2+……+NM时间。因此，图23的系统可在第M个芯片之后，每个周期里都可产生输出。对並行工作的M个芯片来说，图23的系统只需一个周期（为了避免芯片输出之间发生“冲突”，至少忽略了一些必要的条件，而这对研究数据范围的不同部分是很宝贵的）。其次“改善因子”应接近M（N1+N2+……+NM），即使要求把单独各周期加重应用装置的各芯片之间继续出现“冲突”，改善因子也不会减小到比M还小。
重要的是，由RAM与具有可组态芯片的重新组态仅占据一个RAM的读出时间（等于一个装入或刷新周期）。即使对重装入的RAMS，跟随在RAM读出之后，RAM的写入是要求的。这样可以通过重写而有效地管理，而在每个RAM包含有许多组态的情况下（对芯片的每个门，要求一个二进制字）也无需中断现在芯片的工作。
显然，与任一特定的计算机比较，数目N可以转换成等效的比率，按这个比率，指令由所提及的计算机来完成。如图23的大多数系统可以采用等效法来表示超高速和昂贵的计算机。因此，对全部组态中的每一个而言，图23系统实际上是电子逻辑电路，並可用等效程序重新组态。

Claims (76)

1、一种可组态半导体集成电路的成品，包括一个分别在分离位置(10S)上，形成两种具有多个逻辑电路(10)的区域(300)，和一个在逻辑电路输入和输出之间的限制信号转换系统(14)，它提供在其导通状态时的每个可选择的直接连接通路(14A、B、C、F)，这些扩展的通路，对每个所述的逻辑电路(10R)来说，其输出传送到另外的所述逻辑电路的第一组(FS)的输入，而其输入又来自另外的所述逻辑电路的第二组(SS)的输出，所有的组(对于所有的逻辑电路)中的每一个都是独立的。
2、如权利要求1所述的集成电路，其中，分离位置（10S）在区域（300）上分布，且为在位置（10S）之间，跨越区域（300）的直接通路（14A、B、C、F）留有空间。
3、如权利要求1所述的集成电路，其中分离位置（10S）按照表示在该区域内的密度基本均匀的位置的图形，分布在所述的区域（300）上，且在位置（10S）之间跨越着直接连接通路（14A、B、C、F）。
4、如上述的任何权利要求所述的集成电路，其中，对于每个所述的逻辑电路（10R），第一组和第二组（FS和SS）至少包括一个所述的共同的逻辑电路（FS+SS）。
5、如上述的任一权利要求所述的集成电路，其中，对于每个所述的逻辑电路（10R），第一组和第二组中至少包含一个所述的非共同的逻辑电路（仅仅FS或SS）。
6、如上述的任一权利要求所述的集成电路，其中，为了用于多个逻辑电路（10），一些逻辑电路的某些输入（14）和输出（12）具有可选择的，扩展到输入/输出装置（310）的连接通路，对所述的逻辑电路（10R）的至少剩余的每一组，至少包括三个另外的所述的逻辑电路。
7、如权利要求6所述的集成电路，其中，该组（FS或SS）的每一个包括低于所述多个逻辑电路的总数量的5%的逻辑电路。
8、如权利要求6或7所述的集成电路，其中，至少对所述的逻辑电路（10R）剩余的每一个而言，第一组和第二组包括两个所述的共同的逻辑电路（FS+SS）。
9、如权利要求6、7或8所述的集成电路，其中至少对所述的逻辑电路的一些剩余而言，第一组和第二组（FS，SS）的每一个包括非共同的两个门（FS或SS）。
10、如权利要求5或9所述的集成电路，其中，考虑所述的逻辑电路按行和列排列，所述的非共同的逻辑电路（FS或SS）是按照所涉及的逻辑电路的情况，处于相同的行里，在同一行里紧邻着的每一个逻辑电路处于不同的第一和第二组里。
11、如权利要求10所述的集成电路，其中，所述的另外的非共同的逻辑电路包括在同一行里（14F）所述的第三个逻辑电路。
12、如权利要求4所述的集成电路，其中，考虑所述的逻辑电路按行和列排列，每一个所述的共同的逻辑电路（FS+SS）是在同一列所涉及的第三个逻辑电路。
13、如权利要求12所述的集成电路，其中，至少在列中紧邻的一些所述的逻辑电路是在其所述的位置上，对其输出存取的意义而言，是反向地构成（图1、2图7）。
14、如权利要求13所述的集成电路，其中，反向构成的逻辑电路在每一列中交替地排列，而在每一行中全部是相同形式构成的逻辑电路（图1，2，图7）。
15、如上述的任一权利要求所述的集成电路，其中，到逻辑电路的另外的输入连接通路（52R  14D、E），按与所述直接通路类似的方法，每一通路都是可选择的。
16、如上述的任一权利要求所述的集成电路，其中，到逻辑电路的另外的输出连接通路（52G、H），按与所述的直接连接通路（14A、B、C、F）类似的方法，每条通路都是可选择的。
17、如权利要求16所述的集成电路，其中，所述的另外的输出连接通路（52G、H），自首次提及的逻辑电路的输出（12）分路。
18、如权利要求15、16或17所述的集成电路，进而包括另一个信号转换系统（50），它至少具有一个另外的直接连接通路（50R，C），通路跨越的范围比通过所述的直接通路组的任一个获得的所述的位置大些，而其中所述的另外的输入连接通路（52R，C）和所介绍的另外的输出连接通路（52G，H）构成所述的其它直接连接通路（50R，C）的分路。
19、如权利要求18所述的集成电路，其中，所述的输入连接通路（52R，C）和输出连接通路（52G，H）所构成的所述的分路，对每个逻辑电路是两个，而所述的另一个信号转换系统具有多个所述的另外的直接通路（50R，C），一些通路延伸在所述位置的矩阵阵列的行中间，另一些延伸在所述位置的列之间（图5，7），在所述的位置，所述的另外的输入连接通路（50R，C）和所介绍的进一步输出连接通路被分路成独特的相应的组合，即所述的另外的直接连接通路（50R，C）的行序列和列序列中的每一个的组合。
20、如权利要求18或19所述的集成电路，其中，至少一些所述的另外的直接通路构成分离的部分（图6，6A）。
21、如权利要求20所述的集成电路，其中，分离的部分只有通过逻辑电路（图10）才可以相互连接。
22、如权利要求19、20或21所述的集成电路，其中，所述的另外的直接连接通路的行序列和列序列的通路（50R，C）可以通过所述的逻辑电路相互连接，为此应用了所述的独特的组合。
23、如权利要求18-22中任一个所述的集成电路，其中，所述的另外的直接连接通路（50R，C）的行序列和列序列可有选择地连接在一起，而不用跨越任何所述的逻辑电路（图6，图11或17C）。
24、如上述权利要求的任一个所述的集成电路，其中，全部可选择的连接通路（14，52）中的每一个，包括一个专用的电路元件（24），且它的成品的导通状态可以通过采用组态的电子信号或信号状态来转换。
25、如权利要求24所述的集成电路，其中，所述的电路元件（24）的每一个可以通过组合调整与另外的电路（32，34）结合，而其中导通的地址通路（22R，C），在调整由电路元件组态的进一步电路中，跨越所述的激励区域（300）。
26、如权利要求25所述的集成电路，其中，对每个逻辑电路的全部输入和可选择的输出来说，所述的电路元件（24）及与之结合的电路（32），被安排到相邻的相应的门电路（10），並包括在相应的所述的位置（10S）中。
27、如权利要求26所述的集成电路，其中，专用来构成其所述的电路元件（24）及与之结合的电路（32，34）的每个所述的位置（10S，图8，9，10，11，18）比构成其逻辑电路的（10）要多。
28、如权利要求27所述的集成电路，其中专用于构成其逻辑电路（10）的每个所述的位置（10S）少于25%。
29、如权利要求26，27或28所述的集成电路，进一步构成的逻辑电路位置寻址装置（20e，C）具有所述的地址通路（72R，C），为了识别每个所述的位置（10S等），工作在重合基础上，当共同激励时，为每个所述的进一步的电路（32等）的处理，建立各状态，因此，每个可选择连接通路（24等），将响应于所述的组态电信号或信号状态。
30、如权利要求29所述的集成电路，进一步构成的程序导通通路的数量相应于在每个位置（10S）上的可选择连接通路的数量，並用来产生对所述的选择连接通路施加组态电信号。
31、如权利要求30所述的集成电路，其中，所述的程序导通通路（40）跨越逻辑电路，且分路（42）到每个所述的位置（10S等）。
32、如权利要求29所述的集成电路，其中，所述的重合电流地址通路（22R，C）呈多组形式（X1等，Y1等），且在每个位置上的每个可选择的连接通路具有编码连接，以产生组态信号状态。
33、如权利要求29-32中的任一所述的集成电路，所述的寻址装置，进一步构成顺序激励装置（20R，C）。
34、如上述任一权利要求所述的集成电路，其中，所述的每个位置（10S）占据小于所述区域的0.2%的面积。
35、如上述任一权利要求所述的集成电路，在所述的区域（300）至少构成500个所述的位置（10S）。
36、如权利要求25-33中的任一个所述的集成电路，其中，一个所述的电路元件构成一个导通通路（24），通过施加所述的组态电信号，导通连接将变为不可逆的不导通连接。
37、如权利要求36所述的集成电路，其中，每个所述的进一步的电路包括一个与其结合的导通连接（24）相串联的有源电路器件（32），所述的有源电路器件（32）通过从地址通路（22R，C）来的信号而变成导通，以便使假如施加了的所述组态电子信号通过。
38、如权利要求37所述的集成电路，其中，所述的每个进一步的电路还包括另一个与导通连接相串联的连接（34，43），当通过一个适当的进一步的信号，设置一个特定的电压电平时，用来确定所述的激励电信号的实际导通状态。
39、如权利要求25-33中的任一个所述的集成电路，其中，所述的电路元件包括一个具有导通控制连接的有源电路部件（124等），且在施加所述的组态电信号之后，保持其导通状态的可逆性。
40、如权利要求39所述的集成电路，其中，有源电路部件（124等）包括一个晶体管。
41、如权利要求39或40所述的集成电路，其中，每个所述的进一步电路包括一个连接到与所述的有源电路部件（124）结合的导通控制连接的有源电路器件（132），所述的有源器件（132）采用来自地址通路（122R，C）的信号使之导通，当有源电路器件（132）实际上导通时，以提供组态电信号状态。
42、如权利要求41所述的集成电路，其中，在借助脉冲信号使之导通之后，有源电路器件（132）将保持导通状态。
43、如权利要求37、38、41或42所述的集成电路，其中，有源电路器件（132）包括一个晶体管。
44、如权利要求43所述的集成电路，其中的晶体管是场效应型晶体管。
45、如权利要求44和43所述的集成电路，其中，晶体管是电荷俘获型晶体管（132）。
46、如权利要求45所述的集成电路，其中，有源电路部件具有一个电压控制电阻（162），若不选择导通状态，该电阻的连接将使之保持不导通状态。
47、如权利要求42或43所述的集成电路，其中，所述的电路元件（124′）要求重复施加所述的电信号，以便保持组态导通状态。
48、如权利要求47所述的集成电路，其中，有源电路元件是接到自身电容上的场效应晶体管（124′），在施加的电信号的周期之间，保持导通状态。
49、如权利要求48所述的集成电路，其中，场效应晶体管（124′）是N沟道型的，且工作电压等于或低于额定的逻辑“高”电压。
50、如权利要求42所述的集成电路，其中，有源电路元件是双极型晶体管（424），且进一步的电路（420）是调整型可触发导通的电路。
51、如权利要求50所述的集成电路，其中所述的进一步电路（420）包括一个等效成两个基极-集电极互连的互补晶体管（420A，B）。
52、如权利要求51所述的集成电路，其中所述的进一步电路进而包括一个控制一电压到所述的基极-集电极连接的通路的双极型晶体管，並用作调整转换进一步的电路所要求的电压状态，进而调整有源电路的导通状态。
53、如上述任一权利要求所述的集成电路，其中，每个逻辑电路（110等）是一个为完成单一反相的逻辑功能的单输出逻辑门电路。
54、如权利要求53所述的集成电路，其中，每一个逻辑电路具有比输入用的所述的可选择连接通路（114，152R，C）数量少些的操作输入（110A，B等），这些可选择的连接通路被分组，为了选择涉及相应操作输入的任一组的一个所述的通路，每个都连接到不同的操作输入。
55、如权利要求54所述的集成电路，其中，为输入之目的，至少可选择的连接通路（114A）的数量比所述的组数多些。
56、如权利要求53、54或55所述的集成电路，其中，全部逻辑电路都包括类似的逻辑门。
57、如权利要求53-56中的任一个所述的集成电路都包括与非逻辑门。
58、如权利要求57所述的集成电路，其中，构成有源电路部件的双极型晶体管（424）具有连接在逻辑门输出晶体管的发射极-集电极电路的控制极。
59、如上述任一权利要求所述的集成电路，进一步构成的输入一输出电路（310），与从所述的区域扩展出来的逻辑电路的输入和输出（L、D）相联系。
60、如权利要求59所述的集成电路，其中，所述的输入输出电路包括每个置于所述的逻辑门电路的矩阵阵列300的不同边的各单元（310A-D）。
61、如权利要求60所述的集成电路，其中每个单元（310）包括在第一和第二状态之间可组态的子单元，在这种状态下，信号可分别送到逻辑电路的输入端（L，D奇数）或来自逻辑电路的输出端（D，偶数）。
62、如权利要求61所述的集成电路，其中，连接到逻辑单元最边缘一个的输出的子单元（330）进而连接（D，偶数）到逻辑电路的下一个输入端。
63、如权利要求61或62所述的集成电路，其中，每个所述的子单元（330）连接到逻辑电路输入和输出的特定的组。且子单元比用作逻辑电路输入和输出的数量少些。
64、如权利要求61，62或63所述的集成电路，其中最接近所述阵列各边的逻辑电路的输入和输出连接到所述的几个组中。
65、如权利要求60-64中任一个所述的集成电路，进一步构成的导通通路（320）与阵列的两个相邻边上所选择的子单元的芯片相互连接。
66、根据主要在这里描述並如图1-19示出的各种方案的可组态半导体集成电路。
67、包括可组态半导体集成电路（600）的电子系统具有多个逻辑电路，对于该逻辑电路，所包含逻辑电路输入和输出不同相互连接的可选择组态使整个系统的一些功能以不同的方式完成，还具有一个为产生可组态集成电路的组合装置（610，602），对采用所希望的组态，可组态集成电路响应于所确定的信号。
68、如权利要求67所述的系统，进一步包括一个为利用从可组态集成电路来的信号的装置（620）。
69、如权利要求67或68所述的系统，其中，产生装置包括一个可读存储系统（602），在选择的基础上，对不同的组态提供表示各信号的所述的组合，进而包括一个根据所要求的组态访问存储系统的装置（608，550）。
70、如权利要求67-69中的任一个所述的系统，其中，可选择组态是为了以不同方式完成整个系统的相同功能的。
71、如权利要求67-70中的任一个所述的系统，其中，选择组态是为了分别完成整个系统的不同的功能的。
72、如权利要求67-71中的任一个所述的系统，包括所述的多个可组态集成电路（800，900），为了对整个系统的功能进行串行/並行处理，在它们之间加有总线信号转换装置（805，905）。
73、如权利要求72或69所述的系统，其中，每个可组态集成电路（600）具有自己的存储器。
74、如权利要求73所述的系统，进而包括一个总线信号转换装置（914，918），以对每个存储器进行访问和写入组态数据。
75、如权利要求67-76中任一个所述的系统，其中，每个可组态芯片是如权利要求47-66中任一个所述的芯片。
76、主要在此描述的，而在附图20-23中示出的电子系统。
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