CN1848299B - 非易失性半导体存储装置的基准电流生成电路 - Google Patents

Abstract

提供一种非易失性半导体存储装置的基准电流生成电路，其中，基准电流生成电路具有镜比不同的多个电流镜电路，根据流过上述基准存储单元的电流生成多个基准电流。多个检测放大器，根据由基准电流生成电路生成的基准电流检测流过所选择的存储单元的电流。

Description

非易失性半导体存储装置的基准电流生成电路

(相关申请的交叉引用)

本申请基于并且要求以2005年4月12日提交的在先的日本专利申请No.2005-114747为优先权，此处援引其整个内容作为参考。

技术领域

本发明涉及，存储例如多值数据的NOR型非易失性半导体存储装置，特别是涉及应用于其检测放大器(也称为“读出放大器”)的基准电流生成电路。

背景技术

正在开发各种例如由EEPROM单元构成的可一并电擦除的非易失性半导体存储装置(以下称其为快闪存储器)。例如，NOR型的快闪存储器的读出及验证动作，通过由检测放大器比较所选择的存储单元和基准存储单元中流过的电流而执行(例如，日本专利申请特开2004-103211号公报；B.Pathank等人，A 1.8V 64Mb 100MHz FlexibleRead While Write Flash Memory，2001，IEEE InternationalSolid-State Circuits Conference)。这种方式称为电流比较型检测(sense，也称为读出)方式。

作为电流比较型检测方式，公知的有将基准电流Iref直接供给到检测放大器的输入端的Iref直连方式和将基准电流Iref经电流镜电路供给到检测放大器的输入端的Iref镜方式两种。

Iref直连方式使用多个基准存储单元。各基准存储单元的阈值电压不是一定的，而是具有偏差的。因此，为了缩小基准存储单元的阈值电压的偏差，在调整上需要很长时间。与此相对，Iref镜方式，由于基准存储单元是一个，具有调整时间可以短的优点。

另一方面，从存储单元读出数据时的电流容限，在从存储二值状态的存储器中读出数据“0”的场合和读出数据“1”的场合这两种场合中，Iref镜方式与Iref直连方式相比具有优越性。就是说，Iref直连方式中的存储单元的电压/电流特性和基准存储单元的电压/电流特性的斜度大致相等。因此，在分别对存储了数据“0”的不使电流流过的存储单元和存储了数据“1”的使电流流过的存储单元的由于温度引起的存储单元的阈值变动以及字线电位的变动等导致的对检测电流容限的影响中，存储了数据“0”的存储单元侧的检测电流容限变小。与此相对，在Iref镜方式的场合，基准存储单元的电压/电流特性是由电流镜电路的镜比(mirror ratio)规定，对于存储单元的电压/电流特性的斜度可以设定不同的斜度。就是说，这是因为可以将针对上述变动的对检测电流容限的影响分别分配到存储了数据“0”、数据“1”的存储单元。

但是，最近正在开发在一个存储单元中存储大于等于2位的多值状态的多值存储器.在多值存储器的场合，与2值存储器相比需要更多的基准电流，且必需以高精度生成多个基准电流.例如，在存储4值数据的场合，必需生成3个基准电流.在这样生成多个基准电流的场合，反而是现有的Iref镜方式难以确保对上述偏差的电流容限.因此，可以考虑使用Iref直连方式.然而，在Iref直连方式的场合，与基准电流数目相同的基准存储单元是必需的.因此，存在需要很长时间来调整基准存储单元的问题.

本发明的目的是提供一种可以缩短基准存储单元的阈值电压的调整时间、且具有可以确保足够的电流容限的基准电流生成电路的非易失性半导体存储装置。

发明内容

根据本发明的第一方面，提供一种非易失性半导体存储装置，包括：至少一个基准存储单元；以及具有多个电流镜电路的基准电流生成电路；上述基准电流生成电路根据流过上述基准存储单元中的电流，由多个上述电流镜电路生成多个基准电流，供给检测放大器。

根据本发明的第二方面，提供一种非易失性半导体存储装置，包括：设定不同阈值电压的多个基准存储单元；从上述多个基准存储单元中选择一个基准存储单元的选择电路；对流过利用上述选择电路选择的上述一个基准存储单元的基准电流和流过所选择的存储单元的电流进行比较的检测放大器。

根据本发明的第三方面，提供一种非易失性半导体存储装置，包括：将流过所选择的存储单元的电流供给一个输入端，而将流过基准存储单元的电流供给另一个输入端的检测放大器；在上述检测放大器的上述另一个输入端和上述基准存储单元之间连接的第1晶体管；一端连接到上述检测放大器的另一个输入端的第2晶体管；与上述第2选择晶体管的另一端相连接的恒流源；以及一端与上述检测放大器的一个输入端相连接，另一端连接在上述第1晶体管和上述基准存储单元之间的第3晶体管；在调整上述基准存储单元时，上述第1晶体管为截止，而上述第2、第3晶体管为导通。

附图说明

图1为示出根据实施方式1的Iref镜方式的检测放大器的电路图。

图2为示出应用于实施方式1的存储多值数据的快闪存储器的示意构成图。

图3为示出图2所示的存储单元阵列的构成图。

图4为示出图2所示的各块的结构的电路图。

图5为示出Iref镜方式的检测放大器的特性的示图。

图6为示出根据实施方式2的基准电流生成电路的电路图。

图7为示出根据实施方式3的基准电流生成电路的电路图。

图8为示出根据实施方式3的变形例的基准电流生成电路的电路图。

图9为示出根据实施方式4的Iref直连方式的检测放大器的电路图。

图10为示出在基准存储单元中设定的阈值电压和与数据相对应的阈值电压的关系的示图。

图11为示出Iref直连方式的检测放大器的特性的示图。

图12为示出根据实施方式5的Iref直连方式的检测放大器的电路图。

图13为示出根据实施方式6的包含基准存储单元的调整电路的Iref直连方式的检测放大器的电路图。

图14为示出图13的变形例的电路图。

图15为示出根据实施方式7的包含基准存储单元的调整电路的Iref直连方式的检测放大器的电路图.

图16为示出供给到图15所示的检测放大器的电压和基准电流的关系的示图。

图17为示出根据实施方式8的包含基准存储单元的调整电路的Iref直连方式的检测放大器的电路图。

图18为示出实施方式8的变形例的电路图。

具体实施方式

下面参照附图对本发明的实施方式进行说明。

首先，参照图2、图3、图4对应用于实施方式1的存储多值数据的快闪存储器的示意结构予以说明。如图2所示，存储单元阵列(MCA)1，具有n个块B0～Bn-1。各块B0～Bn-1是数据擦除的最小单位。存储单元阵列1具有：选择存储单元的译码器电路2、验证用检测放大器(S/A)3A、读出用检测放大器(S/A)3B及数据译码器4。另外，对于存储单元阵列1的各块B0～Bn-1还配置有共用的数据线5。

译码电路2与地址总线6相连接，按照从控制器10供给的地址信号选择字线(行线)、位线(列线)而选择存储单元。

验证用检测放大器3A及读出用检测放大器3B的输入端与数据线5连接。验证用检测放大器3A及读出用检测放大器3B，在存储单元中，存储例如4值、2位的数据的场合，如后所述，由于生成例如3个基准电流，因此具有至少使用一个基准单元的基准电流生成电路。这两个检测放大器3A、3B，对从基准电流生成电路供给的基准电流和在所选择的存储单元中流过的电流进行比较。

验证用检测放大器3A的输出端与数据总线7连接，在数据写入时，或在擦除时，检测从存储单元读出的信号，供给控制器10。读出用检测放大器3B的输出端与数据译码器4连接。数据译码器4对由读出用检测放大器3B供给的信号进行译码，生成输出信号。数据译码器4的输出端与输入输出部(I/O)11连接，在读出数据时从数据译码器4输出的信号经输入输出部11输出到外部。

地址总线6、数据总线7与控制器10连接。在控制器10上连接有输入输出部11，CUI(命令用户接口)12，ROM13以及第1和第2电压生成电路8、9。输入输出部11将从外部供给的命令CMD供给CUI 12，将存储单元的写入数据供给控制器10。此外，输入输出部11，将由读出用检测放大器4供给的读出数据输出到外部。

另外，CUI 12接受从外部输入的芯片使能(enable)信号CE、写入使能信号WE等信号以及地址信号Add，对这些信号进行处理而供给控制器10。在ROM13中存储用于控制控制器10的动作的各种程序。控制器10按照上述命令CMD及程序控制整个快闪存储器的动作。就是说，将地址信号供给地址总线6，将写入数据供给数据总线7。此外，控制器10，在写入数据时、验证时、读出时以及擦除时，控制第1、第2电压生成电路8、9，使其生成预定的电压。第1电压生成电路8，在写入数据时、验证时以及读出时，生成供给到存储单元的控制栅的电压，即生成字线电压。此字线电压经译码器电路2内的行主译码器、行预译码器供给到字线。另外，第2电压生成电路9，生成在写入数据时供给到存储单元的漏的漏电压。此漏电压经译码器电路2的列预译码器、列栅供给到存储单元的漏。

图3示出存储单元阵列1的结构.在块B0～Bn-1的排列的端部配置选择字线WL的行主译码器701，在各块间配置选择块的行辅助(sub)译码器702.列译码器配置在各块B0～Bn-1的位线BL的端部，由选择位线BL的列栅704和列预译码器703构成.列栅705与数据线5连接.行主译码器701及列预译码器703，配置在图2所示的译码电路2中.

图4示出各块B0～Bn-1的结构。如图4所示，此快闪存储器，是例如NOR型的快闪存储器，将多条位线BL和字线WL各个交叉配置，在位线BL和字线WL的交叉部上配置存储单元MC。存储单元MC由例如EEPROM单元构成。配置在各列的存储单元MC的漏与对应的位线BL相连接，在各行中配置的存储单元MC的控制栅与字线WL相连接，源分别与共用源线相连接。

(实施方式1)

图1示出根据实施方式1的Iref镜方式的检测放大器。此检测放大器也可应用于图2所示的验证用检测放大器3A和读出用检测放大器3B之中的任一个。

图1所示的检测多值数据的检测放大器电路21，检测由基准电流生成电路22生成的基准电流和流过存储单元MC的电流。基准电流生成电路22具有一个基准存储单元RMC和3个电流镜电路CMC1、CMC2、CMC3。电流镜电路CMC1、CMC2、CMC3分别具有不同的镜比，从流过基准存储单元RMC的电流生成3个基准电流IREF1、IREF2、IREF3。检测放大器电路21，对这些基准电流IREF1、IREF2、IREF3和存储单元MC的电流进行比较。

检测放大器电路21，具有例如3个检测放大器SA1、SA2、SA3。检测放大器SA1、SA2、SA3的一个输入端，经N沟道MOS晶体管(以下称其为NMOS)N1与所选择的存储单元MC相连接，并且还经作为负载的P沟道MOS晶体管(以下称其为PMOS)P1与供给电源电压Vdd的节点相连接。

另外，检测放大器SA1、SA2、SA3的另一输入端，分别经串联的NMOS N2、N5、N3、N6、N4、N7接地。此外，检测放大器SA1、SA2、SA3的另一输入端，分别经作为负载的PMOS P2、P3、P4与供给电源电压Vdd的节点相连接。

NMOS N1、N2、N3、N4是将阈值电压设定为例如0V的晶体管，在NMOS N1、N2、N3、N4的栅上供给使例如NMOS N1、N2、N3、N4接通的一定电压。另外，对NMOS N5、N6、N7的栅分别供给由基准电流生成电路22生成的基准电流IREF3、IREF2、IREF1。

在基准电流生成电路22中，差动放大器DFA1、DFA2、DFA3的一个输入端与基准存储单元RMC相连接，并且经作为负载的PMOS P5与供给电源电压Vdd的节点相连接。

另外，差动放大器DFA1、DFA2、DFA3的另一个输入端，分别经NMOS N8、N9、N10接地。此外，差动放大器DFA1、DFA2、DFA3的另一个输入端，分别经作为负载的PMOS P6、P7、P8与供给电源电压Vdd的节点相连接。差动放大器DFA1、DFA2、DFA3的输出端分别与对应的NMOS N8、N9、N10的栅及上述NMOS N7、N6、N5相连接。从差动放大器DFA1、DFA2、DFA3的输出端，分别输出基准电流IREF3、IREF2、IREF1。

在上述结构中，将基准存储单元RMC的阈值电压设定为，例如，存储于存储单元MC中的数据“10”和“01”之间的电位。电流镜电路CMC1、CMC2、CMC3，例如镜比分别设定为40％、100％和120％。镜比根据例如PMOS P5的沟道宽度和PMOS P6、P7、P8的沟道宽度的比设定。通过这样的结构，可以生成3种基准电流IREF1、IREF2、IREF3。

在使上述检测放大器电路21作为数据的读出用检测放大器3B动作的场合，构成检测放大器电路21的各检测放大器SA1、SA2、SA3，对流过存储单元MC的电流和基准电流IREF1、IREF2、IREF3分别进行比较.各检测放大器SA1、SA2、SA3的输出信号，根据基准电流IREF1、IREF2、IREF3和流过存储单元MC的电流成为高电平或低电平.检测放大器SA1、SA2、SA3的输出信号，供给数据译码器4，变换为4值、2位的数据.

另一方面，在使上述检测放大器电路21作为验证用检测放大器3A动作的场合，第1电压生成电路8，根据控制器10的控制，使与所选择的存储单元相连接的字线的电位变化。就是说，如图5所示，在验证数据“11”“10”时，字线的电位，例如，比验证数据“01”时低。因此，使用由一个基准存储单元RMC和3个电流镜电路CMC1、CMC2、CMC3构成的基准电流生成电路22，可以确保在读出数据“11”“10”时的电流容限。

根据上述实施方式1，在Iref镜方式的检测放大器中，在由一个基准存储单元RMC和3个电流镜电路CMC1、CMC2、CMC3构成的基准电流生成电路22中，通过使电流镜电路CMC1、CMC2、CMC3的镜比改变，生成基准电流IREF1、IREF2、IREF3。因此，由于可以由一个基准存储单元RMC生成3个基准电流，在制造时可以缩短基准存储单元RMC的阈值电压的调整所需要的时间。

然而，在使用实施方式1的检测放大器电路21作为验证用检测放大器3A的场合中，在存储数据“11”“10”“01”的场合，设定存储单元MC的字线的电位为比读出时的字线的电位低，在存储数据“00”的场合设定比其高。因此，利用Iref镜方式的检测放大器保证读出时的电流容限。

(实施方式2)

图6只示出实施方式2的基准电流生成电路。在图6中，对于与图1相同的部分赋予相同符号。

根据实施方式1的检测放大器电路21，具有基准电流生成电路22，在读出时及验证时都使用由基准电流生成电路22生成的电流，在验证时使所选择的存储单元的字线的电位改变。

与此相对，实施方式2的基准电流生成电路22，具有读出用基准电流生成电路22A和验证用基准电流生成电路22B，由读出用基准电流生成电路22A生成的读出用基准电流IREF1、IREF2、IREF3，供给读出用检测放大器3B，由验证用基准电流生成电路22B生成的验证用基准电流IREF4、IREF5、IREF6，供给验证用检测放大器3A。

读出用基准电流生成电路22A的结构与实施方式1相同。验证用基准电流生成电路22B与读出用基准电流生成电路22A的结构相同，由流过与流过基准存储单元RMC的电流成比例的电流的电流镜电路CMC4、CMC5、CMC6构成。电流镜电路CMC4、CMC5、CMC6，分别由差动放大器DFA4、DFA5、DFA6，NMOS N8、N9、N10，PMOSP9、P10、P11构成。电流镜电路CMC4、CMC5、CMC6的镜比分别设定为，例如，50％、110％、130％。

根据实施方式2，在Iref镜方式的检测放大器中，在存储器内设置一个基准存储单元RMC，对流过此基准存储单元RMC中的电流，使用电流镜电路CMC1、CMC2、CMC3生成读出用基准电流IREF1、IREF2、IREF3，使用电流镜电路CMC4、CMC5、CMC6，生成验证用基准电流IREF4、IREF5、IREF6。因此，由于可以由一个基准存储单元RMC生成读出用基准电流IREF1、IREF2、IREF3和验证用基准电流IREF4、IREF5、IREF6，可以缩短基准存储单元的调整所需要的时间。

另外，利用各电流镜电路CMC1～CMC6设定最佳基准电流IREF1～IREF6.因此，利用Iref镜方式的检测放大器，在各数据的读出中，可以确保足够的电流容限.

(实施方式3)

上述实施方式1、2，在Iref镜方式的检测放大器中，是利用一个基准存储单元和镜比不同的多个电流镜电路生成多个基准电流。

与此相对，实施方式3，如图7所示，是利用多个基准存储单元RMC1、RMC2、RMC3和与其数目相同的镜比相等的多个电流镜电路CMC1、CMC2、CMC3生成多个基准电流IREF1、IREF2、IREF3。就是说，各差动放大器DFA1、DFA2、DFA3的一个输入端与基准存储单元RMC1、RMC2、RMC3相连接，并且经PMOS P5a、P5b、P5c与供给电源电压Vdd的节点相连接。其它的结构与实施方式1、2相同。

电流镜电路CMC1、CMC2、CMC3的镜比例如全部设定为100％，基准存储单元RMC1、RMC2、RMC3的阈值电压Vth1、Vth2、Vth3，例如，设定在与各数据相对应的阈值电压分布的相互之间。

根据上述实施方式3，也可以生成多个基准电流IREF1、IREF2、IREF3。在此场合，用来对基准存储单元RMC1、RMC2、RMC3设定预定的阈值电压的作业时间，与实施方式1、2相比变长，但可以更加确保针对由于温度引起的存储单元的阈值变动、字线电位的变动等的检测电流容限。

图8为示出实施方式3的变形例的示图。在此变形例中，基准电流生成电路22具有读出用基准电流生成电路22A和验证用基准电流生成电路22B。读出用基准电流生成电路22A的结构与图7相同。因此，只对验证用基准电流生成电路22B予以说明。验证用基准电流生成电路22B，是由多个基准存储单元RMC4、RMC5、RMC6和与其数目相同的镜比相等的多个电流镜电路CMC4、CMC5、CMC6构成的。构成电流镜电路CMC4、CMC5、CMC6的各差动放大器DFA4、DFA5、DFA6的一个输入端与基准存储单元RMC4、RMC5、RMC6相连接，并且经PMOS P5d、P5e、P5f与供给电源电压Vdd的节点相连接。差动放大器DFA4、DFA5、DFA6的另一输入端侧的结构与实施方式3相同。

电流镜电路CMC1、CMC2、CMC3的镜比设定为，例如全部为100％。基准存储单元RMC4、RMC5、RMC6的阈值电压Vth4、Vth5、Vth6设定为，例如，在与各数据对应的各个阈值电压分布之中的最低阈值电压。构成读出用基准电流生成电路22A的差动放大器DFA1、DFA2、DFA3的输出电流供给读出用检测放大器21A，构成验证用基准电流生成电路22B的差动放大器DFA4、DFA5、DFA6的输出电流，供给验证用检测放大器21B。

根据上述变形例，验证用基准电流生成电路22B也与读出用基准电流生成电路22A一样，根据在阈值电压不同的基准存储单元中流过的电流，生成验证用基准电流。因此，与实施方式3一样，可以更加确保针对由于温度引起的存储单元的阈值变动、字线电位的变动等的检测电流容限。

(实施方式4)

图9为示出实施方式4的示图，其中示出Iref直连方式的检测放大器。

在图9中，检测放大器SA10的一个输入端经NMOS N10与所选择的存储单元MC相连接，并且经作为负载的PMOS P10与供给电源电压Vdd的节点相连接。另外，检测放大器SA10的另一个输入端与NMOS N11的一端相连接。此NMOS N11的另一端与NMOS N12、N13、N14的一端相连接。这些NMOS N12、N13、N14的另一端分别与基准存储单元RMC1、RMC2、RMC3相连接.这些基准存储单元RMC1、RMC2、RMC3，分别设定例如读出用阈值电压Vth1、Vth2、Vth3.此外，检测放大器SA10的另一个输入端经PMOS P11与供给电源电压Vdd的节点相连接。

图10示出在基准存储单元RMC1、RMC2、RMC3中设定的阈值电压Vth1、Vth2、Vth3和与数据相对应的阈值电压的关系。

在上述构成中，在读出数据时，对所选择的存储单元MC和基准存储单元RMC1-RMC3的控制栅经字线WL供给相同的电压。在此状态中，首先，例如，NMOS N13按照信号φ2导通。在此状态中，流过基准存储单元RMC2的电流和流过存储单元MC的电流由检测放大器SA10检测。其后，在从检测放大器SA10输出的信号为“0”的场合，按照信号φ1，NMOS N12导通，在为“1”的场合，按照信号φ3，NMOSN14导通。这样一来，流过基准存储单元RMC1或RMC3的电流和流过存储单元MC的电流由检测放大器SA10检测。利用按照φ2从检测放大器SA10输出的信号和按照信号φ1或φ3从检测放大器SA10输出的信号，生成2位的数据。

在验证时，与实施方式1一样，使所选择的存储单元MC的字线的电位改变而验证存储单元的阈值电压。这样一来，比较与各写入数据相对应地流过存储单元的电流和读出用基准电流，可以确保容限。

根据上述实施方式4，检测放大器SA10的另一个输入端经NMOSN12、N13、N14与基准存储单元RMC1、RMC2、RMC3顺序连接，由检测放大器SA10对流过基准存储单元RMC1、RMC2、RMC3的电流和流过存储单元MC的电流进行比较。因此，在Iref直连方式中，不增加检测放大器的数目就可以检测多值数据。

而且，Iref直连方式，与Iref镜方式的检测放大器相比，具有对于各个多值数据可以使电流容限一致的优点。就是说，在Iref镜方式的场合，如前所述，3个基准电压是利用一个基准存储单元和3个电流镜电路生成。就是说，通过改变电流镜电路的镜比，对4个数据设定具有不同斜度的3个电压/电流特性。这些电压/电流特性的斜度与存储单元的电压/电流特性的斜度不同。因此，要使针对温度引起的存储单元的阈值变动、字线电位的变动等的电流容限一致很困难。

与此相对，如图11所示，在Iref直连方式的检测放大器的场合，3个基准存储单元的电压/电流特性的斜度与存储单元的电压/电流特性的斜度基本上相等。因此，可以使针对温度引起的存储单元的阈值变动、字线电位的变动等的电流容限一致。

(实施方式5)

图12示出作为实施方式4的变形的实施方式5。在图12中，对于与图9相同的部分赋予相同符号。

如图12所示，除了读出用基准存储单元RMC1、RMC2、RMC3之外，还设置有，例如，3个验证用基准存储单元RMC4、RMC5、RMC6。这些验证用基准存储单元RMC4、RMC5、RMC6与NMOSN15、N16、N17相连接，通过根据信号φ4、φ5、φ6有选择地使这些NMOS N15、N16、N17导通而与检测放大器SA10相连接。在验证用基准存储单元RMC4、RMC5、RMC6中分别设定验证用阈值电压Vth4、Vth5、Vth6，利用这些验证用基准存储单元RMC4、RMC5、RMC6生成验证用基准电流。

根据上述实施方式5，除了读出用基准存储单元RMC1、RMC2、RMC3之外，还设置有验证用基准存储单元RMC4、RMC5、RMC6，利用这些基准存储单元生成读出用基准电流和验证用基准电流.由此，可以不使存储单元侧的字线电位改变而进行验证.

另外，在此场合，检测放大器SA10的输出信号，在读出数据时，供给数据译码器，而在验证时，供给例如CPU。

(实施方式6)

图13为示出实施方式6的示图。实施方式6，在图9、图12所示的Iref直连方式的检测放大器中还可调整基准存储单元的阈值电压。

如上述实施方式5所示，在选择Iref直连方式的场合，增加与一个检测放大器相连接的基准存储单元的数目。因此，必需缩短基准存储单元的调整时间，并且压缩阈值电压的偏差。

但是，快闪存储器在数据的写入、擦除中，必需对存储单元进行复杂的施加电压控制。因此，快闪存储器在内部具有控制器，利用此控制器进行复杂的电压控制。因此，通过从外部向快闪存储器只供给命令和数据就可以执行所要求的写入或擦除动作。一般将这种动作称之为自动执行。

在自动执行时，控制器在数据的写入、擦除之中，如上所述，利用检测放大器对流过选择的存储单元的电流与流过基准存储单元的电流进行比较，验证存储单元的阈值电压。在自动执行的场合，由于不需要从外部进行控制，可以高速动作。

于是，实施方式6通过将自动执行应用于基准存储单元的调整，可以大幅度地缩短调整时间。

如图13所示，NMOS N21连接在NMOS N10和存储单元MC之间，而NMOS N22连接在NMOS N11和基准存储单元RMC之间。此外，在NMOS N10和N21的连接节点及NMOS N22和基准存储单元RMC的连接节点之间连接有NMOS N23。另外，在NMOS N11和N22的连接节点上连接NMOS N24的一端，而此NMOS N24的另一端与恒流源25相连接。向NMOS N21、N22的栅供给信号φ，而向NMOS N23、N24的栅供给被反转的信号/φ。信号φ在通常动作时为高电平，而在调整时为低电平。另外，在调整基准存储单元RMC时，检测放大器SA10的输出信号供给图2所示的控制器10。另外，为了简化说明，基准存储单元只示出一个。

在上述构成中，在从外部经I/O 11向控制器10供给用来调整基准存储单元RMC的命令及用来设定阈值电压的数据时，控制器10设定为调整模式。于是，控制器10使信号φ反转成为低电平。因此，NMOSN21、N22截止，而NMOS N23、N24导通。在此状态中，根据上述数据对基准存储单元RMC进行写入。此写入动作与对存储单元MC的写入动作相同。随后，利用检测放大器SA10，对流过基准存储单元RMC的电流和流过恒流源25的电流进行比较。检测放大器SA10的输出信号供给控制器10，而基准存储单元RMC的阈值电压受到验证。其结果，在未达到所要求的阈值电压的场合，执行添加写入。这种动作反复进行一直到达到预定的阈值电压为止。

对与检测放大器SA10相连接的全部基准存储单元执行上述动作。

图14示出图13所示的恒流源25的一例。此恒流源25，由具有不同电阻值的电阻R1、R2、R3和选择这些电阻R1、R2、R3的NMOSN25、N26、N27构成。对这些NMOS N25、N26、N27的栅供给信号φ1、φ2、φ3.电阻R1、R2、R3的电阻值，按照由设定在基准存储单元RMC的阈值电压，换言之，流过基准存储单元RMC的电流值，进行设定.在这种结构中，按照设定在基准存储单元RMC的阈值电压使信号φ1、φ2、φ3中的任一个成为高电平，使对应的NMOS N25、N26、N27中的一个变成导通。在此状态中，流过基准存储单元RMC的电流和流过所选择的电阻的电流由检测放大器SA10检测。按照此检测输出信号控制添加写入，对基准存储单元RMC设定预定的阈值电压。

根据上述实施方式6，将快闪存储器的自动执行应用于基准存储单元的调整。因此，可以大幅度地缩短调整基准存储单元的阈值电压所需要的时间。所以，在将Iref直连方式的检测放大器应用于多值的快闪存储器的场合，即使是在基准存储单元的数目增加的场合，也可以大幅度地缩短基准存储单元的调整时间。

另外，在调整基准存储单元的阈值电压时，使用检测放大器SA10及作为其负载的PMOS P10、P11。所以，在与检测放大器SA10的实际使用状态相同的条件下，由于可以调整基准存储单元的阈值电压，可以高精度地调整基准存储单元的阈值电压。

此外，根据上述实施方式6，通过检测存储单元的数据的检测放大器SA10，可以在基准存储单元的阈值电压的调整中利用。因此，不需要设置用来调整基准存储单元的阈值电压的专用检测放大器。所以，可以抑制区域损失(area penalty)。

(实施方式7)

图15为示出实施方式7的示图，对于与图14相同的部分赋予相同符号。

快闪存储器具有多个检测放大器。因此，如图14所示，在对每个检测放大器设置多个电阻时，区域损失变得非常大。于是，实施方式7，在快闪存储器内的一个位置设置基准电流生成电路22，由此基准电流生成电路22向各检测放大器供给基准电流。

如图15所示，基准电流生成电路22包括：多个电阻R1、R2、R3、选择这些电阻R1、R2、R3的NMOS N25、N26、N27、由PMOSP31、P30构成的电流镜电路及NMOS N31。与由基准电流生成电路22生成的流过各基准存储单元的基准电流相当的电流从NMOS N31和PMOS P30的连接节点输出。此电流供给NMOS N32的栅。此NMOS N32经NMOS N33与检测放大器SA10相连接。

在上述结构中，在按照测试命令成为基准存储单元RMC的阈值电压调整模式时，信号φ变成低电平，信号/φ变成高电平。因此，基准存储单元RMC经NMOS N23、N10与检测放大器SA10的一个输入端相连接，NMOS N32经NMOS N33、N11与检测放大器SA10的另一个输入端相连接。

另外，按照在基准存储单元RMC中设定的阈值电压使NMOSN25、N26、N27中的任一个导通，选择电阻R1、R2、R3中的一个。在此状态中，写入到基准存储单元RMC，利用检测放大器SA10检测流过基准存储单元RMC的电流和流过所选择的电阻的电流。此动作反复进行，一直到流过基准存储单元RMC的电流和流过所选择的电阻的电流相等为止。

根据上述实施方式7，对快闪存储器设置一个基准电流生成电路22，将由该基准电流生成电路22生成的电流供给各检测放大器。因此，与每个检测放大器连接多个电阻的场合相比，特别可以抑制区域损失。

另外，使用电流镜方式的上述基准电流生成电路22，由于温度及电压的偏差，有时电流容限会改变。然而，由于在测试工序中执行基准存储单元RMC的调整，可以管理温度及电压的偏差，可以确保电流容限。

(实施方式8)

在上述实施方式7中，即使是使用以足够高精度设定的电阻，在各电阻值中也存在偏差。因此，利用电阻不一定可以产生所希望的电流值。

图16示出供给到图15所示的检测放大器SA10的电压和基准电流的关系。

在图14所示的电路中，在供给电源电压Vdd的节点和电阻R1、R2、R3之间连接有向栅供给偏压Vbias的NMOS N10。因此，即使是对电源电压Vdd进行控制，施加到电阻R1、R2、R3上的电压VD也由向栅供给偏压Vbias的NMOS N决定。所以，即使是在电阻R1、R2、R3的电阻值偏离的场合，从外部调整基准电流是很困难的。

于是，实施方式8，如图17所示，使基准电流生成电路22的电源电压为与在包含检测放大器SA10的外围电路中使用的电源电压Vdd分离的Vddex。

在上述结构中，在测定流过基准电流生成电路22的电流，假设由电阻R1、R2、R3的电阻值的偏差引起基准电流值偏离的场合，从外部对电源电压Vddex进行控制。利用这种结构，即使是在产生电阻R1、R2、R3的电阻值的偏差的场合也可以将基准电流值设定为所希望的电流值。

图18为示出实施方式8的变形例的示图，对于与图17相同的部分赋予相同的符号。

此变形例示出从测试信号供给用的测试垫(test pad，也称为测试用衰减器)41、42供给上述电源电压Vddex的场合。另外，NMOSN32和N33的连接节点与测试垫43相连接。

在此结构中，在调整基准存储单元RMC时，控制电路44与测试垫43相连接。控制电路44，从外部监视在按照电源电压Vddex选择的电阻中流过何种程度的电流。此外，控制电路44，按照监视的电流值控制电源电压Vddex。所以，即使是在电阻值中具有偏差的场合，通过调整电源电压Vddex，也可以高精度地控制基准存储单元RMC的阈值电压。

另外，通过从测试垫41、42供给电源电压Vddex，可以削减垫的数目。

其它的优点和改型对于本领域专业人士是易于实现的。因此，本发明在其广义上不受限于此处示出和描述的具体细节和代表性的实施方式。所以，在不脱离后附的权利要求及其等同体确定的一般发明概念的精神和范围的情况下可以实现各种改型。

Claims (12)

1.一种非易失性半导体存储装置，包括：

至少一个基准存储单元；以及

具有多个电流镜电路的基准电流生成电路，

上述基准电流生成电路根据流过上述基准存储单元中的电流，由多个上述电流镜电路生成多个基准电流而供给检测放大器，

多个上述电流镜电路的镜比各自不同，

上述检测放大器包含用来从第1存储单元读出数据的第1检测放大器和在向上述第1存储单元写入数据时用来对写入到第1存储单元的数据进行验证的第2检测放大器，

多个上述电流镜电路包含多个第1电流镜电路和多个第2电流镜电路，多个上述第1电流镜电路在从第1存储单元读出数据时生成多个基准电流而供给给第1检测放大器，多个上述第2电流镜电路在向上述第1存储单元写入数据时生成多个基准电流而供给给第2检测放大器。

2.如权利要求1所述的非易失性半导体存储装置，其中：

上述第1存储单元构成NOR型快闪存储器。

3.一种非易失性半导体存储装置，包括：

至少一个基准存储单元；以及

具有多个电流镜电路的基准电流生成电路，

上述基准电流生成电路根据流过上述基准存储单元中的电流，由多个上述电流镜电路生成多个基准电流而供给检测放大器，

多个上述电流镜电路具有彼此相等的镜比，

在多个上述电流镜电路的各自的一个输入端上连接有多个基准存储单元，多个上述基准存储单元分别具有互不相同的阈值电压，

多个上述基准存储单元具有多个第1基准存储单元和多个第2基准存储单元，多个上述第1基准存储单元分别具有用来从第1存储单元读出数据的阈值电压，多个上述第2基准存储单元分别具有用来向第1存储单元写入数据的阈值电压，

上述检测放大器包含用来从上述第1存储单元读出数据的第1检测放大器和在向上述第1存储单元写入数据时用来对写入到第1存储单元的数据进行验证的第2检测放大器，

所述多个第1基准存储单元经由对应的电流镜电路与第1检测放大器相连接，

所述多个第2基准存储单元经由对应的电流镜电路与第2检测放大器相连接。

4.如权利要求3所述的非易失性半导体存储装置，其中：

上述第1存储单元构成NOR型快闪存储器。

5.一种非易失性半导体存储装置，包括：

将流过所选择的第1存储单元的电流供给第1输入端，而将流过基准存储单元的电流供给第2输入端的检测放大器；

在上述检测放大器的上述第2输入端和上述基准存储单元之间连接的第1晶体管；

源极和漏极中的一个连接到上述检测放大器的第2输入端的第2晶体管；

与上述第2晶体管的源极和漏极中的另一个相连接的恒流源；以及

源极和漏极中的一个与上述检测放大器的第1输入端相连接，源极和漏极中的另一个连接在上述第1晶体管和上述基准存储单元之间的第3晶体管，

在调整上述基准存储单元时，上述第1晶体管为截止，而上述第2、第3晶体管为导通。

6.如权利要求5所述的非易失性半导体存储装置，其中上述恒流源包括：

具有不同电阻值的多个电阻；以及

选择多个上述电阻的选择电路。

7.如权利要求6所述的非易失性半导体存储装置，其中上述恒流源还包括：

源极和漏极中的一个与上述第2晶体管的源极和漏极中的另一个相连接的第4晶体管；

电流通路的一端与上述选择电路相连接，电流通路的另一端与上述第4晶体管的栅电极相连接的电流镜电路。

8.如权利要求7所述的非易失性半导体存储装置，其中：

上述电流镜电路连接到与上述检测放大器的电源相同的电源。

9.如权利要求7所述的非易失性半导体存储装置，还包括：

与上述电流镜电路的第1、第2电流通路相连接的第1、第2测试垫，对上述第1、第2测试垫供给与上述检测放大器的电源不同的电源。

10.如权利要求9所述的非易失性半导体存储装置，还包括：

连接在上述第2晶体管和上述第4晶体管之间的第3测试垫。

11.如权利要求10所述的非易失性半导体存储装置，还包括：

与上述第3测试垫相连接的控制电路，上述控制电路检测流过上述第3测试垫的电流值，按照上述检测的电流值控制供给到上述第1、第2测试垫的电源电压。

12.如权利要求5所述的非易失性半导体存储装置，其中：

上述第1存储单元构成NOR型快闪存储器。

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