CN1650522A - 具有全电压摆动运行的低功率动态逻辑门电路 - Google Patents

Abstract

本发明揭示了一种使用再循环能量的动态低功率逻辑。逻辑电路具有一放电路径(46)、一预充电路径(40)及一控制电路(42，44)。该预充电路径是一耦合在该电路中的时钟线“CLK”与输出节点(16)之间的P沟道金属氧化物半导体(PMOS)晶体管(40)，并且该P沟道金属氧化物半导体是配置用于在预充电相位期间，将该输出节点充电至该时钟线的逻辑高电压。在估算相位期间，该放电路径计算该输出节点处的期望逻辑功能。使一控制电路连接在该输出节点与该时钟线之间，并将其连接到该预充电路径晶体管的栅极上。无论该输出节点上的电压如何或对该放电路径的输入如何，该控制电路都提供适当的栅极驱动以保证该预充电晶体管向该输出节点完全充电以达到为电路运行提供再循环能量的该时钟线的逻辑高电压。

Description

具有全电压摆动运行的低功率动态逻辑门电路

技术领域

本发明通常涉及简化的功率逻辑，更具体而言，本发明涉及具有全电压输出摆动及利用再循环能量来运行的简化的功率逻辑。

背景技术

先前的申请案——RESONANT LOGIC II，揭示了一种用再循环能量运行的逻辑系统。其中所揭示的逻辑包括几个逻辑门，而每个逻辑门均具有一放电路径10及一预充电路径12，如图1中所示。该放电路径10和预充电路径12被并联连接在时钟线14与具有负载电容C_L18的输出节点16之间。该放电路径10通常是一逻辑电路级，其可实现一逻辑功能，例如一非门、与非(N_AND)门，如图2A所示，或或非(NOR)门(图中未显示)，或更为复杂的逻辑功能的一部分。在输出节点与时钟线之间的导电路径的形成是取决于在估算周期期间或者相位期间，逻辑电路级的一个或多个输入的状态。因此，放电路径10是有条件地导电的。

预充电路径12也被连接在输出节点16与时钟线14之间，其在一预充电相位或者预充电周期期间，无条件地形成一导电路径。在此相位期间，输出节点16预充电至一与由时钟线所获得的电压电平相关的电压电平，该电压电平在预充电相位期间是逻辑高电压。

在估算相位期间，预充电路径12是非导电性的且在预充电相位期间，放电路径10是非导电性的。这样，在运行中，在预充电相位期间对输出节点16进行充电以后，可使用输出节点16上的电荷在估算相位期间估算逻辑功能。若输入使得逻辑电路级是非导电性的，则输出节点16保持充电状态，其所保持的电压电平是其预充电电压电平。若输入使得逻辑电路级是导电性的，则该输出节点16放电到近似时钟信号14的低电位。

在先前的申请案中，将预充电路径12建构为一个二极管，如图2B所示。但是该二极管建构所产生的问题在于：输出节点16不能被预充电到与时钟信号14的高电压大体上相等的电压。这限制了输出节点16的电压输出并对接收来自于逻辑电路级的小于全摆动的输出的电路造成影响。影响之一就是：若该电路以高时钟速率运行，则会降低对后续的逻辑输入的驱动，从而降低电路的最大时钟速率。

因此，就需要逻辑电路级的输出达到与该逻辑电路级所连接的时钟线上所承载的时钟信号的电压电平大体上相等的电压电平。

发明内容

本发明直接针对上述需要。按照本发明的一具体实施例，本发明包括一放电路径，一预充电路径及一控制电路。该放电路径连接在一时钟线与一输出节点之间，且包括一个或多个配置用于在一估算相位期间估算至少一个输入的逻辑功能的晶体管。该预充电路径连接在该时钟线与该输出节点之间，且其包括一个具有一栅极以及一通道的P沟道金属氧化物半导体晶体管，而该通道在该晶体管的一个源极与一个漏极区域之间，该漏极连接到该输出节点，该源极则连接到该时钟线。该控制电路具有一连接到该预充电路径晶体管的栅极的输出，且该输出被配置用于维持该预充电路径晶体管上的源极到栅极的电压，使得不管输入与输出节点处状态如何，该预充电晶体管的该通道均在预充电相位期间在该时钟线之间提供一导电路径。

本发明的时钟线被连接到一个时钟电路上，该时钟电路在该时钟线上自该输出节点经由该放电路径来俘获能量，并将所俘获的能量的一部分经由该预充电路径返回给该输出节点。

一种按照本发明的一个具体实施例的方法，其包括以下步骤：在时钟信号的第一电压期间，通过向P沟道金属氧化物半导体晶体管的源极提供第一电压来紧用预充电路径；及在时钟信号的第二电压期间，通过向P沟道金属氧化物半导体晶体管的源极提供第二电压并向P沟道金属氧化物半导体晶体管的栅极提供一电压，该电压具有从近似高于该时钟线的该第一电压的N沟道金氧半导体晶体管阈电压到低于该时钟线的该第二电压的P沟道金属氧化物半导体晶体管阈电压之间的范围，来启动预充电路径。

本发明的一个优点在于该输出节点的电压范围近似等于该时钟线的电压范围，该电压范围是近似在零伏特到正电源电压之间的范围。

另一个优点在于该输出节点可在一给定的时钟周期速率下驱动较多的逻辑输入。

另一个优点在于该逻辑电路可在一个较高的时钟周期速率下运行。

另一个优点在于通过去除一个切换期间消耗功率的在该输出节点与该时钟线之间的直接路径来实现较低功率运行。

另一个优点在于实现低功率运行，是使用于对该输出节点进行预充电并使该放电路径运行的能量的一部分通过时钟电路返回到输出节点的结果。

附图说明

图1显示了一个在一先前申请案中已揭示的预充电及放电路径；

图2A显示了一个与非(NAND)门的逻辑电路级；

图2B显示了预充电路径的二极管建构；

图3显示了本发明的一个放电、预充电路径及控制电路的方框图；

图4A显示了本发明的一个控制电路的具体实施例；

图4B显示了本发明的一个预充电路径的具体实施例；

图5显示了一个根据本发明的非门；

图6显示了一个根据本发明的与非(NAND)门；

图7显示了一个根据本发明的或非(NOR)门；

图8显示了描述根据本发明的一个非门的运行的波形图；

图9显示了一个根据本发明的具有可调节的驱动能力的与非(NAND)门；

图10显示了一个电荷共享效应已经降低的与非(NAND)门；

图11显示了一个电荷泵效应已经降低的反相器；

图12显示了本发明的一个电路如何与传统的逻辑门实现接口；

图13显示了一个向本发明的逻辑电路提供一个时钟信号的时钟电路方框图；

图14显示了该时钟电路方框图的一个具体实施例。

具体实施方式

图3显示了一个本发明的放电路径10、预充电路径30及控制电路32的方框图。将本发明的预充电路径30连接于输出节点16与时钟线14之间，并经由路径y3连接到控制电路32。该控制电路32被配置用于在预充电期间大体上降低遍及该预充电路径30的电压降。

图4A显示了一个本发明的控制电路32的具体实施例；图4B显示了一个本发明的预充电路径30的具体实施例。先前的预充电路径的二极管由晶体管40替代，将该晶体管40的通道连接在输出节点16与时钟线14之间。使预充电晶体管40的栅极节点y3连接到控制电路32的节点y3，不管输出节点16被充电到一逻辑高或一逻辑低电压，控制电路节点y3都提供适当的源极到栅极的电压，以接通晶体管40。电容Cb是一个在节点y1与y3之间的内在电容。

图5显示了根据本发明的一个具体实施例的非门。晶体管46提供放电路径，并实现一反相器逻辑功能。晶体管46具有连接在输出节点16与时钟线14之间的通道。晶体管46的栅极连接到输入48上，晶体管46依靠输入48来运行，以在输出节点16处产生输入48的反相形式。晶体管46的衬底限制在电路中的最低电压Vss。该控制电路32包括一个N沟道金氧半导体晶体管——晶体管42，及一个P沟道金属氧化物半导体晶体管——晶体管44，每一晶体管均以一个二极管组态连接。晶体管42和晶体管44的通道均连接在晶体管40的栅极与输出节点16之间，且两个晶体管42、44的源极均连接到输出节点16上。N沟道金氧半导体晶体管42的衬底连接到Vss，而P沟道金属氧化物半导体晶体管的衬底则连接到Vdd。晶体管40，即该预充电P沟道金属氧化物半导体晶体管，其通道连接在时钟线14与输出节点16之间，晶体管40的源极连接到时钟线14上，且晶体管40的漏极连接到输出节点16上。晶体管40的衬底连接到Vdd。

时钟线14承载一个具有一个第一电压及一个第二电压的时钟信号。若该时钟信号是一个数字信号，则该第一电压是一个逻辑高电压，而该第二电压是一个逻辑低电压。在一预充电相位期间，当该时钟信号处于一个逻辑高电压时，则该输出节点16通过晶体管40预充电，该晶体管40的通道由晶体管44或晶体管42来导电。在一估算相位期间，当该时钟信号处于一个逻辑低电压时，晶体管40变成非导电性的，而晶体管46则视该输入48是高电压还是低电压的情况而有条件地导电。若该输入48为高电压，则晶体管46是导电性的，从而该输出节点16向该时钟线14放电。若该输入48为低电压，则晶体管46是非导电性的，因而该输出节点16维持或接近于其先前所预充电的电压。

正如从上面的描述中所显见，反相器电路38的输出节点16上的电压为或接近于时钟线上的较低电压，或接近于时钟线上的较高电压。晶体管42在预充电相位的开始，处理当输出节点16上的电压接近于时钟线14上较低电压时的情形。晶体管44在预充电相位的开始，处理当输出节点16上的电压接近于时钟线14上较高电压时的情形。

若在预充电相位的开始，输出节点16上的电压接近于时钟线上的较低电压，意即接近于零伏特，且时钟线14上的电压在预充电相位期间为近似等于正电源电压的逻辑高电压，则晶体管40的通道成为导电性的，此由于存在充足的源极到栅极电压Vsg，该电压Vsg沿源极到栅极方向上作为正。晶体管40的源节点处于一个逻辑高电压，且栅极近似为一个阈电压Vtn，该阈电压Vtn高于输出节点的电压，即Vout+Vtn，其中Vtn是一N沟道金氧半导体晶体管的阈电压。例如，若输出节点16处电压为零伏特，则40的栅极上的电压近似为n通道器件的阈电压Vtn，因为44是一个二极管连接的晶体管。在一个具体实施例中，若N沟道金氧半导体晶体管的Vtn与Vtp均大约为1伏特，则40的栅极近似为1伏特。在此具体实施例中，若正电源电压是5伏特，则P沟道金属氧化物半导体晶体管40的源极至栅极电压大约是+4伏特，其较阈电压Vtp要大。这样，在以上条件下，晶体管40具有一个在时钟线14与输出节点16之间的导电通道。该导电通道允许输出节点16从时钟线14中来充电。由于输出节点电压升高，越来越接近时钟线14的逻辑高电压，所以晶体管42的通道的导电性变得越来越小，并当输出电压近似为一高于40的栅极的n通道阈电压Vtn时在该点处切断。在此电压时，通过将晶体管40的栅极电压维持在低于输出电压Vout的近似为Vtp的电压处，即维持在Vout-Vtp，晶体管44开始帮助维持晶体管40的源极到栅极Vsg驱动。由此，晶体管44帮助确保晶体管40的栅极不会升高到足以削弱晶体管40的源极到栅极的电压、近似为Vout-Vtp的电压，该电压是维持晶体管40导电所必需的电压。

应注意，若将输出节点16充电到时钟线14的逻辑高电压，则晶体管46的通道在预充电相位期间不能导电，这是由于无论晶体管46的哪一终端被视作源节点且不管晶体管46的输入48的状态如何，都不存在足够的栅极到源极的电压。

在估算相位期间，不管输出节点16的状态如何，晶体管40均不导电。若在估算相位期间输出节点保持充电状态，则由于逻辑路径不导电，所以晶体管40的漏极到栅极的电压Vdg是V′out-Vg，其中V′out接近但略小于时钟线的逻辑高电压，而且Vg是来自于先前预充电循环的栅极电压。虽然晶体管40的源极终端电压近似为零伏特，但晶体管40的漏极与栅极之间的电压Vdg＝V′out-Vg并不足以使晶体管40从输出16到时钟线14导电，这是由于其低于晶体管40的阈电压Vtp，即Vdg＝Vtp-(Vout-V′out)，并且V′out略低于Vout。

若输出节点先前已放电，则晶体管40的栅极处于近似为Vout+Vtn，其中Vout接近于时钟线14的逻辑低电压，且晶体管40的源极到栅极电压与漏极到栅极电压两者所具有的极性与要在时钟线14与输出节点16之间导电所需的极性相反。

由此，图5中的器件在输出节点16上具有一个大体上接近于时钟线14的逻辑高电压或逻辑低电压的输出电压。若时钟线14具有零伏特的低电压并且等于正电源电压的高电压，则图5中电路的输出电压具有全逻辑摆动。

与传统的逻辑反相器相比，图5中的电路38具有功率低及驱动能力高的优点。低功率特性是得于在正电源电压与接地之间没有串联的P沟道金属氧化物半导体及N沟道金氧半导体晶体管。在后面的安排中，由于存在一短暂的时间间隔，在该间隔内P沟道金属氧化物半导体晶体管与N沟道金氧半导体晶体管均导通，所以在切换期间，流出一高电流。其不但致使一高电流自该正电源电压流向接地，而且导致在该传统的反相器输出处的负载电容充电或放电期间，P沟道金属氧化物半导体晶体管与N沟道金氧半导体晶体管相互冲突。相比之下，本发明的反相器对N沟道金氧半导体与P沟道金属氧化物半导体晶体管具有独立的控制信号。避免了大的切换电流，并且在输出处不存在冲突。控制晶体管40的栅极电压与晶体管40的尺寸，允许输出驱动大电容负载。可使图5中电路的总面积更加小于具有同样驱动特性的传统器件。

图6显示了一个根据本发明的与非(NAND)门54，而图7显示了一个根据本发明的或非(NOR)门56。图6的放电路径10包括两个或两个以上的N沟道金氧半导体晶体管58-60，其被串联连接以在估算相位期间实现多输入与非(NAND)功能。图7中的放电路径10包括两个或两个以上并联连接以在估算相位期间实现多输入或非(NOR)功能的N沟道金氧半导体晶体管62-64。

图8显示了描述根据本发明的图5中的反相器38的运行的波形图。时钟线14的低相位是估算相位，而时钟的高相位是预充电相位。当对反相器的输入为高电压时，输出16跟随时钟线14上的波形，使得在估算相位期间，输出16是低电压。当输入是低电压时，输出电压维持在正电源电压Vdd。时钟线14上的时钟波形并不局限于方波。正弦波形也可用作时钟信号。正弦波形的预充电及估算次数可由包括反相器38的诸晶体管的门限来确定。图8显示了根据本发明的输出，也就是说，不存在其它情况下会出现的电压降Vt。

图9显示了一个根据本发明的具有可调节驱动能力的与非(NAND)门70。在图9中，对图5的控制电路作了修改，取消了二极管连接的N沟道金氧半导体晶体管42，而在晶体管40的栅极与时钟线14之间添加了辅助的与非(NAND)功能。该辅助的与非(NAND)功能包括两个N沟道金氧半导体晶体管72、74，其中两个晶体管的通道串联连接，而其栅极则分别连接到放电路径逻辑功能的输入76、78中的一个上。若且当使电路的输出节点16在估算相位期间由放电路径放电时，则由于晶体管72与晶体管74导电，所以晶体管40的栅极也被放电到时钟线14的逻辑低电压。这就增加了晶体管40在时钟线14转变为逻辑高电压时的栅极驱动。虽然在图5的电路中，晶体管40的栅极驱动近似为Vdd Vtn，而在图9的电路中，晶体管40的栅极驱动近似为Vdd。此改变改善了电路的预充电效应并增强了电路的驱动性能。

图10显示了一个电荷共享效应已降低了的与非(NAND)门80。在电路80中，二极管连接的N沟道金氧半导体晶体管82被跨接在输入晶体管60与图5中已使用的控制电路之间。当该时钟线14为高电压时，使两个输入晶体管58、60之间的节点A充电到Vdd Vtn。这就防止另一个输入晶体管58与输出节点16共享电荷，从而防止了输出节点16上的小的电压损耗。在没有晶体管82的情况下，当输入76为高电压而输入78为低电压时，则晶体管58导通而晶体管60截止。若节点A最初近似为零伏特，则其与晶体管58的寄生电容共享输出电荷。使用晶体管82将节点电压限制为Vdd Vtn，从而降低了自输出节点16至节点A处寄生电容的电荷转移数量。

图11显示了一个电荷泵效应已降低了的反相器。电荷泵效应是由于在图5中所示的寄生电容43、45而发生的。在输出节点未放电的许多个估算相位之后，寄生电容43趋向于使晶体管40的栅极电压升高到时钟线14的高电压。同样，在预充电相位期间，对输出节点的充电趋向于使晶体管40的栅极电压升高。为了减轻这些寄生电容所带来的影响，在晶体管40的栅极与该时钟线14之间，连接了具有n通道的二极管接法的晶体管92、94、96的堆栈。n通道二极管接法晶体管92、94、96堆栈中的数字n，视正电源电压幅值与晶体管门限值的不同而改变。忽略这些器件的电容效应，n个晶体管的堆栈在时钟线与晶体管40栅极之间所给出电压约为n×Vtn。将堆栈上方的n通道晶体管92的漏极连接到晶体管44的栅极，而将堆栈下方的n通道晶体管96的源极连接到时钟线14上。此晶体管堆栈将晶体管40的栅极电压水平控制在至少确保晶体管40在时钟线是逻辑高电压时导通。

图12显示了本发明的具体实施例38、54、56、70、80、90如何与传统逻辑门电路实现接口。将本发明的逻辑电路38、54、56、70、80、90的输出节点连接到传统反相器电路100的输入处。在本发明的逻辑电路的全电压摆动下，改善了与传统反相器的接口，因为使N沟道金氧半导体与P沟道金属氧化物半导体晶体管均为导通的时间大大减小了。

图13显示了向本发明的逻辑电路提供节点X2上的一个时钟信号的时钟电路方框图176。该逻辑电路的输出节点是X1 180。时钟电路176包括能量存储电路162，其在由参考时钟ref_clk 174所掌控的频率上振荡；初始化电路164，其启动能量存储电路162之振荡；控制电路160，其维持能量存储电路的振荡频率以及自适应电路166，其周期性地向能量存储电路162提供能量以弥补电路中耗散损失能量。

图14显示了该时钟电路方框图的一个具体实施例。初始化电路264连接至能量存储电路262，以初始化能量存储电路262中的振荡。控制电路260包括相位检测器256以及调谐电路258，该控制电路连接到能量存储电路262的输出节点X2以及参考时钟274上，以控制能量存储电路262中的振荡频率。自适应电路266连同逻辑电路268的有效电路模型，也连接到能量存储电路262的输出X2上。该有效电路模型包括放电路径、预充电路径及控制电路以及在此基础上所做的任何增加：例如图9中的晶体管72、74、图10中的晶体管82或晶体管92、94及96。

在能量存储电路262中，存在两个电容器Co’252a及C1 252b，其中C1较Co’要小得多。两电容之间的接头为初始化电路264提供了一个控制点。

初始化电路264包括一个连接到能量存储电路262的输出以及电容C1252b与Co’252a的接头的反相器电路254。复位线202控制反相器254是具有一个高阻抗输出还是一个低阻抗输出，该低阻抗输出是该输入的反相。当复位线202为激活状态时，反相器254处于低阻抗输出状态，其导致能量存储电路262发生振荡。当复位线202为去激活状态时，反相器254即变为高阻抗输出并且谐振电路继续以一个受C1、Co’、Ceff及调谐电路的输出Cx控制的频率进行自行振荡。

如上所述，控制电路260包括一个相位检测器256和一个调谐电路258，它们一起使得能量存储电路的振荡频率等于参考时钟274。相位检测器256接收参考时钟274和能量存储电路262的输出X2，将二者做一比较来控制调谐电路258，该调谐电路258修正能量存储电路262的频率，使之与参考时钟274的频率相等。

自适应电路266也被连接到能量存储电路262的输出X2上，以补充在逻辑电路268中耗散的能量，可将逻辑电路268建模为有效电阻Reff及有效电容Ceff。

在操作中，能量存储电路262在复位线202去激活之后，以其自然谐振频率振荡。使该自然谐振频率与L及Co’、C1、Ceff串联电容值(Co’‖C1‖Ceff)二者的乘积的平方根成反比关系，其中将‘x‖y’定义为数值xy/(x+y)。若C1’比其它电容小得多，则其是对自然谐振频率影响最大的电容(因为(Co’‖C1‖ Ceff)近似等于C1’)。能量存储电路一经启动，就由相位检测器256和谐振电路258锁定为参考时钟输入。相位检测器256检测能量存储电路频率与参考时钟之间的相位差，并将该相位差转化为一个控制调谐电路258的信号Z。调谐电路258随后通过向能量存储电路262增加电感或电容来变更能量存储电路262的振荡频率，以将相位差驱动到零。若能量存储电路的振荡的幅度开始衰减，则使自适应电路266激活来为振荡提供一同步能量提升，从而恢复幅值。

虽然本发明已参照其某些较佳形式做了相当详细的描述，但也可采用其它的形式。为此，所附权利要求书的精神与范围不应受这里所包含的较佳形式的限制。

Claims (10)

1.一种逻辑电路，其包括：

一放电路径，其连接在一时钟线与一输出节点之间，该放电路径包括一个或多个被配置用于在一估算相位期间估算至少一个输入的逻辑功能的晶体管；

一预充电路径，其连接在该时钟线与该输出节点之间，该预充电路径包括一具有一栅极及一通道的P沟道金属氧化物半导体晶体管，其中该通道位于该P沟道金属氧化物半导体晶体管的一源极与漏极区域之间，该漏极连接到该输出节点，而该源极则连接到该时钟线；及

一控制电路，其具有一连接到该预充电路径晶体管的该栅极的输出，该控制电路被配置用于维持该预充电路径晶体管上的一源极至栅极电压，使得不管该等输入与该输出节点的该等状态如何，该预充电路径的该通道均向该时钟线与该输出模式之间的一导电路径提供一预充电相位。

2.根据权利要求1所述的逻辑电路，

其中该控制电路被连接在该预充电晶体管的该栅极与该输出节点之间；及

其中该控制电路包括一P沟道金属氧化物半导体晶体管与一N沟道金氧半导体晶体管，每一晶体管均具有一栅极、及一位于该晶体管之一源极与漏极区域之间的通道，每一晶体管的该等漏极与栅极均连接在一起以形成一个二极管接法的晶体管，每一晶体管的该等漏极与栅极均连接到该预充电晶体管的栅极且每一晶体管的该源极均连接到该输出节点。

3.根据权利要求2所述的逻辑电路，其中该控制电路进一步包括复数个串联连接的二极管接法的N沟道金氧半导体晶体管，该等复数个N沟道金氧半导体晶体管连接在该预充电晶体管的该栅极与该时钟线之间。

4.根据权利要求1所述的逻辑电路，其中该放电路径包括一具有一栅极及一在该晶体管源极与漏极区域之间的通道的N沟道金氧半导体晶体管，该N沟道金氧半导体晶体管的该通道连接在该输出节点与该时钟线之间，该栅极连接到该至少一个输入上以在该输出节点处实现一反相器功能。

5.根据权利要求1所述的逻辑电路，

其中存在两个输入；及

其中该放电路径包括至少两个N沟道金氧半导体晶体管，每一晶体管均具有一栅极及一在每一晶体管的一源极与漏极区域之间的信道，该等信道被串联连接在一起以在该输出节点与该时钟线之间形成导电路径，每一栅极均连接在该等输入中的一个上，以在该输出节点处实现该等输入的一个2-输入与非(NAND)功能。

6.根据权利要求5所述的逻辑电路，其中该控制电路包括一对N沟道金氧半导体晶体管，每一N沟道金氧半导体晶体管均具有一栅极及一在每一晶体管的一源极与漏极区域之间的信道，使该等信道串联连接以在该预充电晶体管的该栅极与该时钟线之间形成一导电路径，使这一对N沟道金氧半导体晶体管中的每一个晶体管的每一个栅极均连接到该等输入中的一个上。

7.根据权利要求5所述的逻辑电路，

其中该时钟线在一高电压与一低电压之间循环；及

进一步包括一个二极管接法的N沟道金氧半导体晶体管，该晶体管具有一栅极及一在该晶体管的一源极与漏极区域之间的通道，该二极管接法的N沟道金氧半导体晶体管的该漏极连接到该时钟线上，且该二极管接法的N沟道金氧半导体晶体管的该源极连接到一接头上，在该接头处连接该等一对N沟道金氧半导体晶体管的该等通道，在该预充电相位期间，该二极管接法的N沟道金氧半导体晶体管将该等串联连接的晶体管的该接头充电到一个近似等于该时钟线电压、低于一N沟道金氧半导体晶体管阈电压的电压。

8.根据权利要求1所述的逻辑电路，

其中，存在两个输入；及

其中该放电路径包括至少两个N沟道金氧半导体晶体管，每一N沟道金氧半导体晶体管均具有一栅极及一在每个晶体管的一源极与漏极区域之间的信道，每一信道均在该输出节点与该时钟线之间形成一导电路径，每一栅极均连接到一个输入上以在该输出节点处实现该等输入的一个2-输入或非(NOR)功能。

9.根据权利要求1所述的逻辑电路，

其中该时钟线连接到一时钟电路上；及

其中该时钟线承载一由该时钟电路提供的信号，而该时钟电路在该估算相位期间经由该放电路径自该输出节点处俘获能量，并在该预充电相位期间，经由该预充电路径向该输出节点提供该俘获的能量的一部分。

10.一种控制一逻辑电路中一预充电路径的方法，其包括一连接在一输出节点与一时钟线之间的放电路径、以及包括一个或多个用来实现该逻辑电路之一逻辑功能的晶体管，该预充电路径包括一P沟道金属氧化物半导体晶体管，该P沟道金属氧化物半导体晶体管具有一连接到该时钟线的源极及一连接到该输出节点的漏极；

该时钟线承载一循环在一第一电压与一第二电压之间的时钟信号，该方法包括：

在该时钟信号的第一电压期间，通过向该P沟道金属氧化物半导体晶体管的该源极提供该第一电压以紧用该预充电路径失能；及

在该时钟信号的该第二电压期间，通过向该P沟道金属氧化物半导体晶体管的该源极提供该第二电压并向该P沟道金属氧化物半导体晶体管的一栅极提供一电压，该电压具有一在一个近似高于该时钟线的该第一电压的N沟道金氧半导体晶体管阈电压到一个低于该时钟线的该第二电压的P沟道金属氧化物半导体晶体管阈电压之间的范围，来启动该预充电路径。

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