CN1624917A - 具有高品质因子的电感及其制造方法 - Google Patents
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Abstract
本发明揭露一种具有高品质因子的电感及其制造方法。该电感包括：一基底、一内层电感层、一保护层、一顶部电感层以及一焊接区电感层。其中，介电层覆盖于基底表面，且具有至少一介电层开口，另外，内层电感层设置于介电层内。顶部电感层填满介电层开口，且与内层电感层电性连接。还有，保护层设置于介电层表面，且具有一保护层开口，以露出顶部电感层。此外，焊接区电感层填满保护层开口，且与顶部电感层电性连接。将一部分电感制作于介电层内部，另一部分的电感于制作组件区的焊接区的同时以铜铝合金材质制作于保护层表面，如此一来，可以大幅增加介电层内的电感部分，又可降低阻值(Rs)。因此可增高品质因子，又可扩大其适用的频率范围。
Description
技术领域
本发明是有关于一种集成电路制程，特别是有关于一种具有高品质因子(简称Q值)的电感及其制造方法。
背景技术
电感器一般均由缠绕成螺旋状的导线所构成，其在通讯设备的射频(radio frequency；RF)电路上的应用相当广泛，例如可应用在移动电话、无线电路、无线调制解调器、以及其它的通讯器材。
在集成电路技术的进步下，使得电感器可以利用集成电路技术来制造，且可将电感与其它组件整合于单一芯片上，以降低制造电路所需耗费的成本。目前，常见整合于集成电路制程的电感器的结构为回旋状金属层。
Maeda等人于公元2003年4月1日公告的美国专利第6,541,841号揭露一种具有高频电路电感的半导体组件”semiconductor device includinghigh frequency circuit with inductor”，便揭示一种将电感整合于半导体组件的技术。
一般说来，品质因子Q是电感性质好坏的一大关键，而增加品质因子Q的方法有二：一为增加厚度、二为降低阻值。目前电感的制作是与金属内联机的制作整合于同一程序，较为常见的方法是利用电化学电镀法(Electrochemical Plating；ECP)制作。
然而，电化学电镀法在厚度上有所限制，无法制作厚度过的大电感。所以，增加电感厚度以期提高品质因子Q的方法将遇到瓶颈。因此，急需寻求其它的方法以改善品质因子Q，以因应日趋复杂的电子组件，且扩大其使用频率范围。
发明内容
有鉴于此，为了解决上述问题，本发明主要目的在于提供一种具有高品质因子的电感及其制造方法，可适用于与半导体金属化的技术整合。
本发明的目的之一在于提供一种具有高品质因子的电感，可大幅增加电感的厚度。
本发明的目的之二在于提供一种具有高品质因子的电感，以增加电感的适用频率范围。
本发明的主要特征在于将电感分为三部分。第一部分电感(内层电感层)制作于介电层内部，第二部分的电感(顶部电感层)制作于顶部内联机的相对应位置。第三部分(焊接区电感层)制作于组件区的焊接区(bonding pad)的相对应位置。如此一来，可以大幅增加介电层内的电感部分，又可降低阻值(Rs)，因此不但可增高品质因子，又可扩大其适用的频率范围。
为获致上述的目的，本发明提出一种具有高品质因子的电感，主要是包括：一基底、一内层电感层、一保护层一顶部电感层以及一焊接区电感层。其中上述介电层覆盖于上述基底表面，且上述介电层表面具有至少一介电层开口。上述内层电感层设置于上述介电层内。并且，顶部电感层填满上述介电层开口，且与上述内层电感层电性连接。此外，上述保护层设置于上述介电层表面，且具有一保护层开口，以露出上述顶部电感层。还有，焊接区电感层，填满上述保护层开口，且与上述顶部电感层电性连接。
如前所述，上述介电层是以低介电材料构成。另外，上述保护层的材质包括氧化物、氮化物或堆栈氧化物/氮化物的组合。
如前所述，上述内层电感层是呈回旋状，其材质可包括铜、铝或铜铝合金，其厚度可约为20～40μm。
如前所述，上述顶部电感层是呈回旋状，其材质可包括铜、铝或铜铝合金，其厚度可约为10～20μm。
根据本发明，上述顶部电感层与上述焊接区电感层可以呈图案相同且重迭的回旋状。其中，上述顶部电感层与上述焊接区电感层的图案是矩形、正方形、八角形、圆形或任意多边形。
根据本发明，上述内层电感层可以是一延伸导线，也可以呈现回旋状。
并且，为获致上述的目的，本发明又提出一种具有高品质因子的电感，主要是包括：一基底、一延伸导线、一顶部电感层、一保护层以及一焊接区电感层。
其中，上述介电层覆盖于上述基底表面，且上述介电层表面具有至少一介电层开口。此外，上述延伸导线设置于上述介电层内。上述顶部电感层填满上述介电层开口，且与上述延伸导线电性连接。另外，上述保护层设置于上述介电层表面，且具有一保护层开口，以露出上述顶部电感层。接着，上述焊接区电感层，填满上述保护层开口，且与上述顶部电感层电性连接。
再者，本发明更提出一种具有高品质因子的电感，主要是包括：一基底、一金属层、一顶部电感层、一顶部内联机层、一保护层、一焊接区电感层以及一焊接区。其中，上述介电层覆盖于上述基底表面，上述基底包括一组件区与一电感区，且上述介电层表面分别于上述组件区与上述电感区皆具有至少一介电层开口。并且，上述金属层，设置于上述电感区的上述介电层内。此外，上述内联机层设置于上述组件区的上述介电层内。上述顶部电感层，填满上述电感区的上述介电层开口，且与上述金属层电性连接。并且，上述顶部内联机层，填满上述组件区的上述介电层开口，且与上述内联机层电性连接。还有，上述保护层设置于上述介电层表面，且分别于上述组件区与上述电感区皆具有多个保护层开口，以分别露出上述顶部电感层与上述顶部内联机层。上述焊接区电感层，填满上述电感区的上述保护层开口，且与上述顶部电感层电性连接。最后，上述焊接区填满上述组件区的上述保护层开口，且与上述顶部内联机层电性连接。
根据本发明，上述金属层可以是一延伸导线，也可以呈回旋状。
另外，为获致上述的目的，本发明另提出一种具有高品质因子的电感的制造方法，其主要步骤包括：
首先，提供一基底。接着，形成具有一介电层开口的一介电层于上述基底表面。接着，形成一内层电感层于上述介电层内。接着，形成一顶部电感层于上述介电层开口内。然后，形成具有一保护层开口的一图案化保护层于上述介电层表面，使上述顶部电感层表面自上述开口中暴露出来。最后，形成一焊接区电感层，以填满上述保护层开口。
再者，为获致上述的目的，本发明更提出一种具有高品质因子的电感的制造方法，其主要步骤包括：
首先，提供一基底，其中上述基底，具有一介电层覆盖于上述基底表面，上述基底包括一组件区与一电感区，且上述介电层表面分别于上述组件区与上述电感区皆具有至少一介电层开口。接着，同时形成一内层电感层于上述电感区的上述介电层内以及一内联机层于上述组件区的上述介电层内。接着，同时形成一顶部电感层于上述电感区的上述介电层开口内以及一顶部内联机层于上述组件区的上述介电层开口内，其中上述顶部电感层与上述内层电感层电性连接，且上述顶部内联机层与上述内层内联机层电性连接。接着，形成具有分别位于上述组件区与上述电感区的多个保护层开口的一图案化保护层于上述介电层表面，使上述顶部电感层表面与上述顶部内联机层表面分别自上述组件区与上述电感区的上述保护层开口中暴露出来。最后，同时形成一焊接区电感层于上述电感区的上述保护层开口内以及一焊接区于上述组件区的上述保护层开口内。
附图说明
图1A至图1E是显示根据本发明的电感制作的一较佳实施例的制程剖面图。
图2A与图2B是显示根据本发明的一较佳实施例的电感层俯视图。
符号说明：
200～基底； 202～介电层202；
204d～内层电感层；206、208～金属插塞；
212～顶部电感层； 210～顶部内联机层；
214～保护层； 218～焊接区电感层；
216～焊接区； 10～组件区；
20～电感区； I、II～开口；
204a、204b、204c～多重内联机。
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下：
以下请配合参考图1A至图1E的制程剖面图与图2A、图2B的俯视图，说明根据本发明的一较佳实施例。
首先，请先参照图1E，说明本发明的具高品质因子的电感的结构。该结构主要包括：一基底200、一介电层202、多重内联机204a、204b、204c、一金属插塞206、208、一内层电感层204d、一顶部内联机层210、一顶部电感层212、一保护层214、一焊接区电感层218以及一焊接区216。其中，基底200，例如为半导体硅基底，可包括一组件区10与一电感区20，半导体基底200的组件区10表面可能具有任何所需的半导体组件。基底200具有一介电层202覆盖于其表面。且，介电层202内具有单层或多层内联机204a、204b、204c，并且以金属插塞206电性连接。内层电感层204d设置于电感区20的介电层202内。并且，顶部内联机层210设置于组件区10的上述介电层202表层的介电层开口内，且以金属插塞208与内层内联机层204c电性连接。顶部电感层212设置于电感区10的上述介电层202表层的介电层开口内，且以金属插塞208与内层电感层204d电性连接。另外，保护层214设置于介电层202表面，且具有多个保护层开口，以分别露出顶层电感层212与顶部内联机层210表面。再者，焊接区电感层218填满电感区20的保护层开口。另外，焊接区216填满组件区10的保护层开口，且与顶部内联机层210电性连接。焊接区电感层218填满电感区20的保护层开口，且与顶部电感层212电性连接。值得注意的是，内层电感层204d可以呈现回旋状，也可只是一延伸导线，若为延伸导线则不具电感功效。
以下说明根据本发明的电感的制作方法的一较佳实施例。
首先，请先参照图1A，提供一半导体基底200，例如：硅(silicon)基底。半导体基底200包括一组件区10与一电感区20。半导体基底200的组件区10表面可能具有任何所需的半导体组件，例如：晶体管、二极管以及任何公知的半导体组件，此处为求简化图示起见，图中并未绘示。
接着，请参照图1B，利用传统方法，进行后续的组件(未绘示)的形成与多重内联机以及内层电感层的制程。简单举例说明，先全面性形成一介电层于半导体基底200表面，包括组件区10与电感区20的半导体基底200表面，介电层可由单层或数层由氧化硅(SiO2)、氮化硅(Si3N4)、硼硅玻璃(boron-silicate glass；BSG)、硼磷硅玻璃(boro-phospho silicate glass；BPSG)或是其它低介电系数材料所构成的结构，但在此处仅以标号202简单表示之。然后，可依据电路布局(layout)的需求，利用公知多重内联机制程形成多个单层或多层内联机204a、204b、204c于介电层内，多重内联机制程的较佳实施例为公知的双镶嵌制程(dual damascence process)，其中在电感区20同时制作一金属层以做为一内层电感层204d或是仅做成一延伸导线，作为后续制作的电感区的延伸导线，用以连接电感区与其它电路。其中，当金属层为内层电感层204d时，呈现回旋状，如图2A所示。并且，可制作金属插塞(plug)206以连接各层内联机204a、204b、204c。
接着，请参照图1C，先在介电层202表面分别于组件区10与电感区20形成多个介电层开口。接着，同时形成一顶部电感层212于电感区20的介电层开口内以及一顶部内联机层210于组件区10的介电层开口内。顶部电感层212与顶部内联机层210的制作的较佳实施例亦可为公知的双镶嵌制程，并且可预先制作金属插塞208，用以分别电性连接顶部电感层212与内层电感层204d之间、顶部内联机层210与内层内联机204a、204b、204c之间。
在此简单举例说明以公知的双镶嵌法制作顶部电感层212与顶部内联机层210。先例如以蚀刻法形成多个内层电感开口与顶部内联机开口(未图示)于介电层202中，然后以物理气相沉积(physical vapor deposition；PVD)方式形成一顺应性(conformal)晶种/阻障层于内层电感开口与顶部内联机开口内，其材质例如为铜晶种层/钽阻障层(Cu seed layer/Ta barrier layer)。接着，再以电化学电镀法(electrochemical plating；ECP)沉积材质例如为铜的第一块状金属层于层内电感开口与顶部内联机开口内，块状金属层的材质可包括铜、铝或铜铝合金，以铜为较佳，其厚度可约为20～40μm，其中以30μm为较佳。然后，对块状金属层进行一化学机械研磨(chemicalmechanical polishing)，以得到与介电层202平整的表面。最后，透过微影与蚀刻程序，定义第一块状金属层的形状，使第一块状金属层由俯视图观的呈回旋状，如图2B所示，以形成顶部电感层212。其中，顶部电感层212的图案可以为矩形、正方形、八角形、圆形或任意多边形。而组件区10的第一块状金属层则为顶部内联机层210。
接着，请参照图1D，先全面性以适当沉积方式，例如化学气相沉积(chemical vapor deposition；CVD)，形成一保护层于介电层202表面，再以适当蚀刻方式，例如非等向性干蚀刻(anisotrapic dry etching)，分别形成位于组件区10与电感区20的多个开口I、II于保护层中，以形成一图案化保护层214，使顶部电感层212表面与顶部内联机层210表面分别自组件区10与电感区20的开口I、II中暴露出来。保护层214的材质包括氧化物、氮化物或堆栈氧化物/氮化物的组合，以堆栈氧化物/氮化物/氧化物为较佳，其厚度约为10μm。
接着，请参照图1E，同时以适当物理气相沉积方式(PVD)，例如：溅镀法(sputtering)，形成多个第二块状金属层，其材质可包括铜、铝或铜铝合金，其中以铜铝合金为较佳，且其厚度大体为10～20μm，其中以12μm为较佳，多个第二块状金属层分别填满组件区10与电感区20的开口。最后，再以适当微影与蚀刻方式定义第二块状金属层的形状，例如：非等向性干蚀刻，使第二块状金属层由俯视图观的呈回旋状，同样如图2B所示，以形成一焊接区电感层218。其中，焊接区电感层218的图案可以为矩形、正方形、八角形、圆形或任意多边形。而组件区10的第二块状金属层则为焊接区216。本发明的焊接区电感层218可降低阻值，其中，厚度12μm铜铝合金材质的顶部电感层218的阻值(Rs)大约相当于厚度8.4μm铜材质电感的阻值。
根据本发明，可以在制作内层内联机层204a、204b、204c的同时制作内层电感层204d，再藉由微影与蚀刻程序形成回旋状，以制作成本发明的第一部分电感。另外，也可以在制作内层内联机层204a、204b、204c的同时电感区20仅制作延伸导线。
根据本发明，顶部电感层212是在形成最上层金属层(顶部内联机层210)时一起沉积而成，再藉由微影与蚀刻程序形成回旋状，以制作成本发明的第二部分电感。
根据本发明，焊接区电感层218是在形成组件区10的焊接区216时一起沉积而成，再藉由微影与蚀刻程序形成回旋状，以制作成本发明的第三部分电感。由于本发明的第二部分电感(顶部电感层212)是利用电化学电镀(ECP)沉积而成，在厚度的增加上会受到限制，并无法任意增厚，因此本发明改以第三部分电感来增加电感厚度，又可降低阻值。
根据本发明，焊接区电感层218与顶部电感层212的回旋状可以设计成相同并且重迭的图案。
根据本发明所设计的电感，包括：第一部分电感(内层电感层204d)、第二部分电感(顶部电感层212)与第三部分电感(焊接区电感层218)，其中第一部分可能省略。经过推算其总电阻值至少约为0.26奥姆，相较于公知的仅单第二部分电感(顶部电感层212)的电阻值0.42，本发明的电感的品质因素(Q)约可达到20。因此，本发明的具有高品质因子的电感可以增加其适用的低频率范围。
发明优点：
综合上述，本发明具有下列优点：
1.本发明的电感包括内层电感层与顶部电感层，可大幅增加电感的厚度。
2.本发明的电感具有高品质因子的电感，可以增加电感的适用频率范围。
3.根据本发明，不需要再增加其它额外制程，不会增加成本。
4.根据本发明，没有增加复杂程序，并不会增加制作的时间。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。
Claims (43)
1.一种具有高品质因子的电感，包括：
一基底，具有一介电层覆盖于上述基底表面，且上述介电层表面具有至少一介电层开口；
一内层电感层，设置于上述介电层内；
一顶部电感层，填满上述介电层开口，且与上述内层电感层电性连接；
一保护层，设置于上述介电层表面，且具有一保护层开口，以露出上述顶部电感层；
一焊接区电感层，填满上述保护层开口，且与上述顶部电感层电性连接。
2.根据权利要求1所述的具有高品质因子的电感，其中上述介电层是以低介电材料构成。
3.根据权利要求1所述的具有高品质因子的电感，其中上述内层电感层的材质包括铜、铝或铜铝合金。
4.根据权利要求1所述的具有高品质因子的电感，其中上述内层电感层的厚度为20～40μm。
5.根据权利要求1所述的具有高品质因子的电感，其中上述顶部电感层呈回旋状。
6.根据权利要求1所述的具有高品质因子的电感，其中上述顶部电感层撒材质包括铜、铝或铜铝合金。
7.根据权利要求1所述的具有高品质因子的电感，其中上述顶部电感层撒厚度为10～20μm。
8.根据权利要求1所述的具有高品质因子的电感，其中上述保护层的材质包括氧化物、氮化物或堆栈氧化物/氮化物的组合。
9.根据权利要求1所述的具有高品质因子的电感，其中上述顶部电感层与上述焊接区电感层是呈图案相同且重迭的回旋状。
10.根据权利要求1所述的具有高品质因子的电感，其中上述顶部电感层与上述焊接区电感层的图案是矩形、正方形、八角形、圆形或任意多边形。
11.根据权利要求1所述的具有高品质因子的电感，其中上述内层电感层是呈回旋状。
12.根据权利要求1所述的具有高品质因子的电感，其中上述内层电感层的图案是矩形、正方形、八角形、圆形或任意多边形。
13.一种具有高品质因子的电感，包括：
一基底，具有一介电层覆盖于上述基底表面，且上述介电层表面具有至少一介电层开口；
一延伸导线，设置于上述介电层内；
一顶部电感层，填满上述介电层开口，且与上述延伸导线电性连接；
一保护层，设置于上述介电层表面，且具有一保护层开口，以露出上述顶部电感层；
一焊接区电感层，填满上述保护层开口，且与上述顶部电感层电性连接。
14.根据权利要求13所述的具有高品质因子的电感，其中上述介电层是以低介电材料构成。
15.根据权利要求13所述的具有高品质因子的电感，其中上述顶部电感层是呈回旋状。
16.根据权利要求13所述的具有高品质因子的电感，其中上述顶部电感层的材质包括铜、铝或铜铝合金。
17.根据权利要求13所述的具有高品质因子的电感，其中上述顶部电感层的厚度大体为10～20μm。
18.根据权利要求13所述的具有高品质因子的电感，其中上述保护层的材质包括氧化物、氮化物或堆栈氧化物/氮化物的组合。
19.根据权利要求13所述的具有高品质因子的电感，其中上述顶部电感层与上述焊接区电感层是呈图案相同且重迭的回旋状。
20.根据权利要求13所述的具有高品质因子的电感，其中上述顶部电感层与上述焊接区电感层的图案是矩形、正方形、八角形、圆形或任意多边形。
21.一种具有高品质因子的电感，包括：
一基底，具有一介电层覆盖于上述基底表面，其中上述基底包括一组件区与一电感区，且上述介电层表面分别于上述组件区与上述电感区皆具有至少一介电层开口；
一金属层，设置于上述电感区的上述介电层内；
多个内联机层，设置于上述组件区的上述介电层内；
一顶部电感层，填满上述电感区的上述介电层开口，且与上述金属层电性连接；
一顶部内联机层，填满上述组件区的上述介电层开口，且与上述内联机层电性连接；
一保护层，设置于上述介电层表面，且分别于上述组件区与上述电感区皆具有多个保护层开口，以分别露出上述顶部电感层与上述顶部内联机层；
一焊接区电感层，填满上述电感区的上述保护层开口，且与上述顶部电感层电性连接；以及
一焊接区，填满上述组件区的上述保护层开口，且与上述顶部内联机层电性连接。
22.根据权利要求21所述的具有高品质因子的电感，其中上述介电层是以低介电材料构成。
23.根据权利要求21所述的具有高品质因子的电感，其中上述内层电感层的厚度为20～40μm。
24.根据权利要求21所述的具有高品质因子的电感，其中上述金属层的厚度为20～40μm。
25.根据权利要求21所述的具有高品质因子的电感，其中上述金属层是一延伸导线。
26.根据权利要求21所述的具有高品质因子的电感，其中上述金属层是呈回旋状。
27.根据权利要求21所述的具有高品质因子的电感，其中上述顶部电感层是呈回旋状。
28.根据权利要求21所述的具有高品质因子的电感，其中上述顶部电感层的厚度为10～20μm。
29.根据权利要求21所述的具有高品质因子的电感，其中上述保护层的材质包括氧化物、氮化物或堆栈氧化物/氮化物的组合。
30.根据权利要求21所述的具有高品质因子的电感，其中上述焊接区的厚度为10～20μm。
31.根据权利要求21所述的具有高品质因子的电感，其中上述焊接区电感层的厚度为10～20μm。
32.根据权利要求21所述的具有高品质因子的电感，其中上述顶部电感层与上述焊接区电感层是呈图案相同且重迭的回旋状。
33.根据权利要求21所述的具有高品质因子的电感，其中上述顶部电感层与上述焊接区电感层的图案是矩形、正方形、八角形、圆形或任意多边形。
34.一种具有高品质因子的电感的制造方法，包括：
提供一基底；
形成具有一介电层开口的一介电层于上述基底表面；
形成一内层电感层于上述介电层内；
形成一顶部电感层于上述介电层开口内；
形成具有一保护层开口的一图案化保护层于上述介电层表面，使上述顶部电感层表面自上述开口中暴露出来；以及
形成一焊接区电感层，以填满上述保护层开口。
35.根据权利要求34所述的具有高品质因子的电感的制造方法，其中上述介电层是以低介电材料构成。
36.根据权利要求34所述的具有高品质因子的电感的制造方法，其中上述内层电感层的材质包括铜、铝或铜铝合金。
37.根据权利要求34所述的具有高品质因子的电感的制造方法，其中上述顶部电感层的材质包括铜、铝或铜铝合金。
38.一种具有高品质因子的电感的制造方法，包括：
提供一基底，其中上述基底，具有一介电层覆盖于上述基底表面，上述基底包括一组件区与一电感区，且上述介电层表面分别于上述组件区与上述电感区皆具有至少一介电层开口；
同时形成一内层电感层于上述电感区的上述介电层内以及一内联机层于上述组件区的上述介电层内；
同时形成一顶部电感层于上述电感区的上述介电层开口内以及一顶部内联机层于上述组件区的上述介电层开口内，其中上述顶部电感层与上述内层电感层电性连接，且上述顶部内联机层与上述内层内联机层电性连接；
形成具有分别位于上述组件区与上述电感区的多个保护层开口的一图案化保护层于上述介电层表面，使上述顶部电感层表面与上述顶部内联机层表面分别自上述组件区与上述电感区的上述保护层开口中暴露出来；以及
同时形成一焊接区电感层于上述电感区的上述保护层开口内以及一焊接区于上述组件区的上述保护层开口内。
39.根据权利要求38所述的具有高品质因子的电感的制造方法，其中上述介电层是以低介电材料构成。
40.根据权利要求38所述的具有高品质因子的电感的制造方法，其中上述内联机层的材质包括铜、铝或铜铝合金。
41.根据权利要求38所述的具有高品质因子的电感的制造方法，其中上述内层电感层的材质包括铜、铝或铜铝合金。
42.根据权利要求38所述的具有高品质因子的电感的制造方法，其中上述顶部内联机层的材质包括铜、铝或铜铝合金。
43.根据权利要求38所述的具有高品质因子的电感的制造方法，其中上述顶部电感层的材质包括铜、铝或铜铝合金。
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |