CN1596463A - 电容器及制造电容器之方法 - Google Patents
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Abstract
一电容器，其系包括一半导体衬底(114)，而在该衬底(114)之中系形成有一沟渠(112a、112b)，并且，该衬底(114)系经由该沟渠(112a、112b)而被掺杂。一介电层(118)系覆盖于该沟渠(112a、112b)之表面，其中一导电材质(120a、120b)系更进一步地被配置于该沟渠之中。在该电容器中亦形成有一第一接触结构(126)，其系以导电的方式接触在该沟渠(112a、112b)中的该导电材质(120a、120b)，以及一第二接触结构(130)，其系以导电的方式接触该已掺杂之半导体衬底(114)。该电容器系具有电极的低串联电阻，并且可以一简单的方式而加以制造。
Description
本发明系相关于电容器，特别是相关于整合于一半导体衬底中的电容器。
整合型电容器在许多半导体装置或集成电路中系为重要的构成要素，举例而言，整合型电容器被系使用于PIN开关、或麦克风滤波器(microphone filters)中，此外，整合型电容器系会于记忆胞元中与一晶体管联合，以储存在该胞元中的数字信息。
而为了获得在芯片上之电容器的高面积容量(high areacapacity)，亦即，每一供给容量之芯片面积的低耗损，则使用沟渠电容器(trench capacitors)，在该沟渠电容器中，电容器系被覆盖在衬底的一沟渠之中，而藉由使用沟渠，则必须利用衬底的深度以提供形成电容器的区域，藉此，可达成高面积容量的结果。
举例而言，EP 0 479 143 A1系叙述具有电压场绝缘(voltage fieldinsulation)的一沟渠电容器DRAM内存，该沟渠电容器系于形成在一衬底中之沟渠中，
包括有由介电质所产生的复数电容器平板(capacitor plates)，由已掺杂之半导体材质所形成之所有电容器平板系被覆盖在该沟渠之中，并自该沟渠延伸为薄层。而被配置于最接近该沟渠之侧壁的一另一层系作用为一场遮蔽层(field-shielding layer)，复数牺牲层则加以使用并形成而覆盖该结构，该沟渠电容器的其它平板系经由一连接层而被连接至一晶体管的一源极/漏极区域。
因为第一以及第二电容器平板两者系位于该沟渠之中，因此，上述已知的沟渠电容器系包括形成为薄层之电容器平板，而如此的缺点是，每次为了达成被形成为薄半导体层之电容器平板的低串联电阻(low series resistances)就需要非常高的掺杂，此外，要涂覆该等层则需要高额的成本消耗，而且，除了电容介电质之外，尚需要施加一电绝缘于该沟渠的侧壁之上。
本发明的目的系在于提供一简单且不昂贵的电容器。
此一目的系可藉由根据权利要求第1项之电容器以及根据权利要求第7项之方法而加以达成。
本发明之基础系为，一具有低面积消耗以及低串联电阻之电容器系可以藉由一沟渠而在一半导体衬底中获得、并且该沟渠之表面系以提供于该半导体衬底中之一介电层而加以覆盖的事实，其中，由于一导电材质系位于该沟渠之中，因此，该电容器的一第一电极系藉由导电材质而加以形成，并以导电的方式经由一第一接触结构而进行接触，以及该电容器的一第二电极系由该半导体衬底所加以形成，并藉由一第二接触结构并以导电的方式而进行接触。该半导体衬底系为具有低欧姆电阻的已掺杂完成之衬底、或较佳地是由沟渠而被掺杂之未掺杂半导体衬底。
本发明的优点是，在该沟渠之中仅需要涂覆一层，亦即，该介电层，特别的是，根据本发明，藉由使用该半导体衬底作为电极，而且，除了该介电层之外，则不再需要一绝缘层用来绝缘该沟渠，而这则可引导出一简单的制造程序。
更甚者，本发明的电容器系藉由排列在一沟渠中之电容器而使在每一供给容量的芯片面积具有低消耗。
本发明更进一步的优点是电容器的低串联电阻，因为该已掺杂之半导体衬底系被用作为一电容器电极，并且用作为其它电容器电极的一沟渠填充则可以各种方式而加以形成，因为仅该沟渠填充以及该介电层被配置于该沟渠之中。
再者，本发明的电容器亦有可能其两个电极接触皆延伸在衬底的一侧，藉此，可以避免昂贵的背侧接触(back-side contacting)。
一更进一步的优点是，可以使用可藉由沟渠而以局部限制的方式进行掺杂的一高欧姆衬底，其中，由于使用高欧姆衬底，因此不再需要为配置于该衬底上之相邻电路部分提供绝缘性。再者，因电磁耦合之欧姆损失可藉此而最小化。
除了提供用于供给一容量之沟渠之外，本发明的一较佳实施例系包括至少一虚设沟渠，而在该至少一虚设沟渠的附近，系配置有用于以导电方式接触该已掺杂之半导体衬底的第二接触结构。较佳地是，在一制造步骤中，该“电容器沟渠”以及该额外的虚设沟渠被用于掺杂一未掺杂之半导体衬底。
藉由以至少一虚设沟渠而掺杂该半导体衬底，在该沟渠附近的半导体衬底的掺杂系特别的优良，其中，该虚设沟渠亦类似该电容器沟渠一样会被导电材质所填满。而藉由在该虚设沟渠附近电容器沟渠，其可以确保该半导体衬底的一特殊的低欧姆区域的达成，藉此则达成该电容器的低串联电阻。
在一第一较佳实施例中，该第一以及该第二接触结构系被形成为延伸于该衬底之同侧上的导电栓，其中，它们系被分别连接至被形成为指状并在一层中彼此指状交叉配置的第一以及第二导体结构，此配置的优点是，不需要背侧接触。
在一更进一步的较佳实施例中，该第一接触结构系连接至配置于一第一平面的一第一导体结构，而在此实施例中，该第二接触结构亦经由一间置导体结构而连接至一第二导体结构，其中该间置导体结构系被配置于该第一导体结构的该平面之中，并且介于该第二导体结构与该衬底之间。此配置所提供的优点是，不需要背侧接触，而当设计一电路构型时，该电容器亦可以简单的被整合于已知的电路设计之中。
本发明的这些以及其它的目的与特征，系将于接下来的叙述中与所附的图式进行连结而变得更为清楚，其中：
第1图：其系显示沿着剖面区域A-B的一第一较佳实施例的剖面图式；
第2图：其系显示第1图之实施例的上视图；
第3图：其系显示沿着剖面区域A-B的一第二较佳实施例的剖面图式；以及
第4图：其系显示第3图之实施例的上视图。
作为一第一较佳实施例，第1图系显示在一衬底114中包括两个沟渠112a以及112b的一侧向电容(lateral capacitor)110，该图系举例说明一剪影(cutout)，而其系具有更进一步以水平方向延伸横跨显示于第1图中之该剪影的衬底，如在更详细的第2图中所示。
更甚者，两个虚设沟渠(dummy trenches)116a以及116b系形成于该衬底114之中，在该等沟渠112a、112b以及116a、116b的表面上，系形成有一介电层118，再者，一介电层118a系延伸于在该衬底114的表面上之该等沟渠112a以及112b之间，该衬底114较佳地包括一单晶半导体材质(single-crystal semiconductormaterial)，而该单晶半导体材质系经由该等沟渠112a、112b以及116a、116b，并以一高于1018cm-3，较佳地是高于1020cm-3，的掺杂浓度而被高度掺杂，进而在该等沟渠的区域中获得高导电性。较佳地是，当具有一硅衬底时，二氧化硅、氮化硅或ONO(氧化物-氮化物-氧化物堆栈)系适合作为介电层，因为其可以简单的产生，并且其系包括在硅上的良好依附性。在而在内部，该等沟渠112a以及112b系包括一填充材质120a以及120b，与该填充材质相同之一层120c，其则延伸横跨该衬底114的表面，因此，该两个填充区域120a以及120b系可经由该层120c而导电连接至彼此，相同的，在该等沟渠116a以及116b中系形成有相同的填充材质122a以及122b，而且该填充材质较佳地是包括多晶硅，因为其具有高导电性以及在一SiO2介电层上的良好依附性，并且，其亦可以轻易的以已知的硅科技而进行涂覆，然而，每一种其它的导电材质亦可用作为填充材质。
较佳地是，该等沟渠112a、112b、116a、116b形成为圆柱状，因为这对习知的蚀刻技术而言较容易达成，其中，在其它的实施例中，它们亦可以是其它的形状。较佳地是，该等沟渠112a、112b、116a、116b被排列成为有规则的图案，正如以第2图做为参考而会有更详尽的解释。
在该填充材质层120c之上，系具有藉由一自行对准硅化程序(self-aligned silicide process)所形成的一金属硅化物层124a，相同地，金属硅化物层124b以及124c亦形成于该衬底114表面上、该等虚设沟渠16a以及116b之该等填充材质区域112a以及112b之上，再者，一金属硅化物层124d则是形成于该衬底114表面、该层124b与该层124c之间的部分。该金属硅化物层124a系用以供给连接至该等填充材质区域120a以及120b的该填充材质层120c一良好的电接触，并以导电的方式形成该电容器的一第一电极，所以，为了这个目的，该硅化物层124a系被以一导电方式、并经由位于该硅化物层124之上的一导电栓(conductive plug)126而连接至一导体结构128c。
更甚者，该硅化物层124d系被用以供给该半导体衬底一良好的电接触，以做为第二电极，其中，该硅化物层124d系经由一栓130而被连接至一第二导体结构132c，该第一导体结构128c以及该第二导体结构132c系配置于一平面之中，其中它们系藉由SiO2的绝缘区域133而彼此电绝缘。此外，该等栓126以及130系较佳地为圆柱状，并且由钨而加以形成，同时，其系分别位于形成于该第一128c及该第二132c导体结构所在之该平面与位于该衬底114表面之该层124之间的一氧化物材质层134之中，藉此，由于该层124a不断上升的位置，所以该层124系具有一阶梯形状(step shape)。
再者，于由该等填充材质层120c以及该层124a所形成的阶梯处，系形成有一间隙壁136，而该间隙壁136系较佳地由TEOS(Tetra-Ethyl-Ortho-Silicate，硅酸四乙酯)材质所形成，该间隙壁136系用以电绝缘在所形成之阶梯的关键区域(critical area)之该层124a与该衬底114，并因而避免一电崩溃(breakdown)。较佳地是，在此实施例中，该等导体结构128以及132系以手指状(finger-shaped)的方式而加以形成，并且彼此指状交叉地(inter-digitally)加以配置而获得低串联电阻，正如接续将以第2图做为参考而有之更清楚解释。
现在，以第1图做为参考，本发明之电容器的操作模式将有更详尽的解释。经由该栓130而连接至该等导体结构的该半导体衬底系具有高度的掺杂，而该掺杂乃是于生产步骤中、经由该等沟渠112以及116所产生，此将接续地于之后有详细解释。因此，该半导体衬底系作为本发明的一第一电极，其中，由于该半导体衬底已由该等沟渠而高度掺杂的事实，因此，一低串联电阻系可以加以达成。另外，对该串联电阻以及一低导电性的更进一步地最小化，则是可以藉由直接将具有一短长度之该栓130连接至该导体结构132而达成。
藉由该介电层118而与该半导体衬底电绝缘的该等导电填充材质区域120a以及120b，系作为该半导体衬底的对电极(counter-electrodes)，而如此形成之对电极系因其乃是经由一短路径而连接至该导体结构128，所以其亦具有低串联电阻以及低不导电性(lowinductivity)，再说，由于该等沟渠112a以及112b仅分别包括该等填充材质区域112a以及112b，并且，该介电层118系典型地被形成为薄层，所以，该等填充材质区域112a或112b可延伸而横跨整个沟渠的宽度，而这将导致大规模的导体截面，并且，此亦一起对该等填充材质区域112a或112b之低电阻以及该填充材质包括具有高导电性之材质，例如，多晶硅，的事实有所贡献。
藉由将该栓130放置在接近该等沟渠112a以及112b的位置以作用为电容器沟渠，在该衬底中从该栓130至该等沟渠112a的一电路径系会被减少，而此系可有利地影响电阻。
据此，该电容器系包括该等电极的低串联电阻，因此，其系适合被用于整合式滤波器电路。
在此时点，要特别述及的是，在实施例中所显示之该等虚设沟渠116a以及116b系仅被用于在一掺杂步骤中掺杂该衬底，并且，其并不具有提供容量的功能，而此则使得使用一高欧姆(highly ohmic)衬底成为可能，因为其可以在一掺杂步骤中被选择性地加以掺杂，并且藉此，当在一已掺杂完成的衬底中，相邻之电路部分需要绝缘时，即不需要产生绝缘。
第2图系显示第1图所示之实施例的上视图，其中，对应于在第1图中所举例之剖面平面A-B系为参考符号137所标示的线。第2图系为从该等导体结构被配置的该平面的上视图。在第2图中，四个导体结构128a、128b、128c、以及128d系显示出被形成为指状(fingers)，并且系与该等导体结构132a、132b、以及132c彼此指状交叉地加以配置，其中，它们系藉由绝缘区域133而彼此绝缘。再者，每一都图标为圆形的该等沟渠112以及116，系以一规则的方式而加以排列，形成作为虚设沟渠的该等沟渠116的每一系被配置于排列138a、138b、138c、138d、138e、以及138f之中，而每一排列系包括三个虚设沟渠116。在该等排列138a-f中，每一该等沟渠116系大致上被以一正三角形的形式而加以排列，并且于该三角形的中心皆具有一栓130。该栓130系提供该等导体结构132a、132b、以及132c与该衬底140间的电连接，正如在前面以第1图做为参考而已经解释过的一样。较佳地是，该等排列138a-f系均匀地分散横跨表面，因此，在该衬底中从个别之该栓130到该“电容器沟渠”112的导体路径则可以维持在很小，而这对达成一低电阻而言是很有力的，因为，虽然该衬底已高度掺杂并因此具有高导电性，但与金属相较，其系具有较低的导电性并因此而对电阻有决定性地贡献。
为了达成低串联电阻，其它的沟渠或导体结构的排列及图案亦可以加以使用，在第2图中所显示的排列系提供电容简单设计以及生产的优点。
更甚者，被配置于该等导体结构128a、128b、128c、以及128d之下的那些沟渠112系包括栓126，而以导电的方式将该等导体结构连接至该等沟渠112的该等填充材质层，例如，根据第1图的填充材质层120c。在此时点，要注意的是，虽然该等沟渠112系被配置于该等导体结构132a-132c之上，但是它们与该导体结构132a-132c之间并没有电连接，这些沟渠112较好地是连接至该等栓126，并因此而经由填充材质层连接至该等导体结构128a-128d，例如根据第1图之该填充材质层120c。
据此，该等导体结构132a、132b、以及132c系代表具有一经由该等栓132而连接至衬底之电连接的导体结构，而该等导体结构128a-128d则代表电连接至该等沟渠112之该等导电填充材质区域的导线(leads)。
现在，以第3图做为参考，本发明之一第二较佳实施例系进行解释。对应于根据第1图的实施例，电容器310系包括两个沟渠312a以及312b，以及两个虚设沟渠316a以及316b，再者，填充材质区域320a以及320b，与322a以及322b的每一系分别经由一介电层318而与一半导体衬底314电绝缘，该等填充材质区域320a以及320b系经由一填充材质层320c而电连接至彼此。对应于根据第1图实施例，一金属硅化物层324c系另外形成于该填充材质层320c之上，再者，金属硅化物层324b以及324c则形成于该等填充材质区域322a以及322b之上，一更进一步的金属硅化物层324d则是形成于在该等层324b与324c之间的衬底表面之上。
相对于根据第1图的实施例，此实施例系包括一二薄片金属化(two-sheet metallization)的设计。该填充材质层320c系经由栓326a以及326b而被连接至一导体结构328，再者，该已掺杂之半导体衬底314系经由该硅化物层324d以及一栓330而连接至一间置导体结构(inter-conductor structure)331，该间置导体结构331系与该导体结构328配置于同一平面，并且经由一SiO2的区域而与其电绝缘。在导体结构328以及该间置导体结构331之上，一绝缘材质层，例如，SiO2，系加以形成，而使配置于其上之一导体结构332与该导体结构328彼此电绝缘。根据第3图，该导体结构332系包括一第一区域332a以及一第二区域332b，而该第一区域332a以及该二区域332b系彼此借着，举例而言，由SiO2所形成之一绝缘区域而电绝缘。该导体结构区域332b则以导电的方式、并经由通孔340a以及340b而连接至该间置导体结构331。
更甚者，对应于根据第1图的实施例，所显示的实施例系于该等导体结构328、331之平面以及该衬底或该填充材质层320c之间，包括一具有一阶梯的层334，该层334系较佳地由一氧化物材质而加以形成。对应于根据第1图的实施例，此实施例亦包括有一配置于由该填充材质层320c所形成之一阶梯的间隙壁336。对应于根据第1图的实施例，一第一电极系由该半导体衬底形成，同时，一第二电极系由该等填充材质区域322a以及322b而加以形成，根据第1图的实施例，该等虚设沟渠316a以及316b系仅被用于在一掺杂步骤中掺杂高欧姆衬底，并且，其并不具有提供一容量的功能。
现在，以第4图做为参考，根据第3图之实施例的上视图系进行解释。包括该导体结构的上层系被绘制成透明的，以能够图标在其下的结构。第3图之侧视图所沿之切面区域系以参考符号137所标示之自点A至点B的线而加以图标。
第4图系显示三个导体结构332a、332b、以及332c被配置在该最上部的金属化平面之中。对应于第2图的实施例，该沟渠312以及316系以一规则的方式而加以排列，该等虚设沟渠316的每一系关连于一通孔340，该间置导体结构331系包括六个彼此绝缘并且以类岛屿(island-like)方式排列的间置导体结构区域，其中，该等通孔340系将该等导体结构332a-c连接至该等间置导体结构331之每一的一区域，每三个虚设沟渠316系结合为排列338a-338f，其中每一该等排列338a-338f系关连于在该第一金属化平面中与该导电结构328电绝缘的一内导电结构331。一排列中的三个虚设沟渠316系大致上排列成为正三角形，其中与它们相关连的该等间置导体结构区域331a-f的每一系包括一类三角形形状。该等间置导体结构区域331a-f的每一系经由配置于一排列之三个虚设沟渠之中心的一导电栓而电连接至该半导体衬底，据此，该等导电结构322a-322c的每一系经由在该第一金属化平面中之该等间置导体结构区域331a-f而连接至作用为电容之一电极的该半导体衬底，该第一与第二金属化平面的导体结构系较佳地由铜加以形成。
此外，在此实施例中，一沟渠312之每一填充材质区域系经由一导电栓326而被连接至在该第一金属化平面的该导电结构328，正如可在第4图中所见，在该第一金属化平面中，该导体结构328系经由绝缘区域242而与被以类岛屿方式而形成为三角形的该间置导体结构区域相电绝缘，在此实施例中，于不同之金属化平面上之该等导体结构328与该导体结构332的排列，其系使得该等导体结构328以及332的每一可分别以大面积的方式而加以形成，藉此，电串联电阻可被降低。在此时点，要注意的是，在第4图中之图标系保持为透明，因此，可以清楚看见在该第一金属化平面以及该第二金属化平面之该等沟渠312以及315两者。
所显示被沟渠312所包围之该等排列328a-f的规则性群聚其所具有的优点是，在该衬底中，到达一别电容器的连接路径系被维持为短的，因而达成一低串联电阻，再者，将该等沟渠316排列为沟渠群组的优点是，在该区域中的一掺杂步骤中，可以达成高度掺杂，因此该串联电阻可以藉此而被减少。
因为由该栓330至电容器沟渠312之距离所固定之通过衬底的相对应长电流路径系在将连接路径配置于衬底的同一侧时会产生，因此需要衬底的高度掺杂以达成低电阻，而此低电阻则是经由该等沟渠而可加以达成。
虽然在所显示之实施例中系显示六个排列的每一包括三个虚设沟渠，但是，该等排列之数量以及在一排列328a-f中之虚设沟渠的数量并不受限于一特定的数目。在其它的实施例中，亦可以提供具有一特定数量之虚设沟渠的多于或少于六个的排列328a-f。较佳地是，该等排列328a-f系被配置为有利于设计及生产的一规则图案，然而，其中，在其它实施例中，亦可以提供未规则配置的排列，相同的，该等沟渠112以及116亦可以以非规则的形式而加以配置。
再者，在一另一实施例中，除了将虚设沟渠群聚成为排列之外，该等沟渠312亦可以被群聚成为彼此相邻之类岛屿排列。
现在，请再次参阅第1图，一种制造一电容器的较佳方法系于接下来更详细地加以叙述。
在一第一制造步骤中，该等沟渠112a、112b、116a、以及116b系在根据于未掺杂之半导体衬底中之习知技术的一蚀刻步骤中加以产生，而该未掺杂之半导体衬底较佳地是由单晶硅所形成。接着，该半导体衬底114系经由在该衬底中之该等沟渠112a、112b、116a、以及116b的表面而执行一磷掺杂，为了这个目的，在使用PCl3的一第一步骤中，一磷掺杂层系被形成于该等沟渠112a、112b、116a、以及116b的表面。在一接续的步骤中，该芯片系进行加热，以造成磷的扩散而作为在该衬底中之掺杂物质，在接下来的步骤中，在该等沟渠112a、112b、116a、以及116b之表面上的该已磷掺杂层系藉由HF而被蚀刻移除，而此已磷掺杂层的移除是因为与其它其之技术相较，其已经具有介电特质。在此掺杂步骤中所成之典型掺杂系包括大于1018cm-3，较佳地是大于1020cm-3的区域。使用掺杂用沟渠可以确保高度掺杂的达成，以最小化由将产生电容器之衬底所形成的电极串联电阻，另外，对于一未掺杂半导体衬底的掺杂所具有的优点是，不再需要额外的制造步骤，正如他们在一已掺杂完成之半导体衬底中所需用来达成相邻电路部分之绝缘者一样。
在接下来的步骤中，该介电层118系被沉积于该等沟渠112a、112b、116a、以及116b的表面之上，以及沉积在该衬底表面之该等沟渠112a以及112b之间的区域。然后，该填充材质系藉由沉积而被导入该等沟渠112a、112b、116a、以及116b之中，该沉积之填充材质亦被沉积为在该衬底114表面上的一层，该填充物质系可以是在沉积步骤时已经为导电的材质、或是一未导电但在沉积之后变成可导电的材质。较佳地是，使用一多晶硅填充材质层，以获得一高导电性，其它的填充材质，例如钨，系可以加以使用。
在该衬底表面上的填充材质层以及在该衬底表面上之介电层，系接着藉由使用已知的微影及蚀刻方法而被部分地，亦即，在该等虚设沟渠116a、116b的区域中，蚀刻至该衬底，因此，该填充材质层以及该介电层系在该虚设沟渠116a以及该相邻沟渠122b之间的区域中被移除。
于该等虚设沟渠区域中将该填充材质层以及该介电层蚀刻至该已掺杂之衬底的步骤，系使得电极接触可以以一低欧姆的方式而被拉至与经由该半导体衬底之该电容器沟渠112之填充材质的接触同一侧。
在接续的步骤中，一硅化物形成金属系加以沉积，并且该金属的硅化反应系与在其下之硅进行，以产生一良好的接触层，因此，一金属硅化物可藉此而加以形成，较佳地是，此步骤包括形成TiSi2。
在下一步骤，该间隙壁136系藉由TEOS(TETRA-ETHYL-ORTHO-SILICATE，硅酸四乙酯)材质的沉积以及接续的非等向性蚀刻而加以产生，因此，在形成于该层120c的阶梯处，该间隙壁136系以一三角形的形状而加以形成。
接着，一间置氧化层(inter-oxide layer)(ZOX layer)系加以沉积，并且在一接续的步骤中进行平面化，因此，该间置氧化层的表面系会具有一平面结构，并且会与该衬底的表面平行。
在接续的步骤中，形成连接结构的该等接触孔126以及130系被蚀刻进入该ZOX层之中，该蚀刻乃是藉由已知的方法而加以执行，因而一选择性蚀刻步骤可以在硅化物层上举行。然后，该等接触孔126以及130系被一导电材质，较佳地是包括钨，所填满。
在下一步骤中，化学机械研磨系加以执行，以为了接续之金属化步骤，而获得阶梯不连续的平面化，在接续的金属化步骤中，该等导体结构128c或132c系根据习知的方法而施加于其上。
要注意的是，在此较佳方法中，所导入的虚设沟渠116仅用以提供扩散掺杂材质进入的表面，其中该等施加于其中，亦即，该填充材质以及该介电层中，的材质在该等虚设沟渠中并不具有一电容器组件的有用功能。
参考符号列表
110电容器
112沟渠
112a沟渠
112b沟渠
114衬底
116虚设沟渠
116a虚设沟渠
116b虚设沟渠
118介电层
120a填充材质区域
120b填充材质区域
120c填充材质区域
122a填充材质区域
122b填充材质区域
124a-d层
126栓
128导体结构
130栓
132导体结构
134层
136间隙壁
137线
138排列
310电容器
312沟渠
312a沟渠
312b沟渠
314衬底
316虚设沟渠
316a虚设沟渠
316b虚设沟渠
318介电层
320a填充材质区域
320b填充材质区域
320c填充材质区域
322a填充材质区域
322b填充材质区域
324a-d层
326栓
328导体结构
330栓
331间置导体结构
331间置导体结构
332导体结构
334层
336间隙壁
337线
338排列
340通孔
340a通孔
340b通孔
342绝缘区域
Claims (25)
1.一种电容器，其包括：
一已掺杂之半导体衬底(114；134)；
一沟渠(112、112a、112b；312、312a、312b)，形成在该半导体衬底(114；134)之中；
一介电层(118；318)，覆盖该沟渠(112、112a、112b；312、312a、312b)之表面；
一导电材质(120a、120b；320a、320b)，位于该沟渠(112、112a、112b；312、312a、312b)之中；
一第一接触结构(126；326)，其系以导电的方式接触在该沟渠(112、112a、112b；312、312a、312b)中的该导电材质(120a、120b；320a、320b)；以及
一第二接触结构(130；330)，其系以导电的方式接触该已掺杂之半导体衬底(114；314)。
2.根据权利要求第1项所述之电容器，其中该半导体衬底(114；134)系为在该沟渠周围掺杂之一高欧姆半导体衬底。
3.根据权利要求第1或第2项其中之一所述之电容器，其中，除了该一沟渠(112、112a、112b；312、312a、312b)之外，更多沟渠(112、112a、112b；312、312a、312b)系加以形成。
4.根据权利要求第1至第3项其中之一所述之电容器，其中，除了该一沟渠(112、112a、112b；312、312a、312b)之外，一虚设沟渠(dummy trench)(116、116a、116b；316、316a、316b)系加以形成，其中该第二接触结构(130；330)系以一导电的方式接触在该虚设沟渠(116、116a、116b；316、316a、316b)附近的该衬底(114；134)。
5.根据权利要求第4项所述之电容器，其中，除了该一虚设沟渠(116、116a、116b；316、316a、316b)之外，一另一虚设沟渠(116、116a、116b；316、316a、316b)系加以形成，其中该第二接触结构(130；330)系以一导电的方式接触在该一虚设沟渠(116、116a、116b；316、316a、316b)以及该另一虚设沟渠(116、116a、116b；316、316a、316b)间的该衬底(114；134)。
6.根据权利要求第1至第5项其中之一所述之电容器，其中，在该衬底(114；134)的表面之上系形成有一电绝缘间隙壁(136；336)，以增加一电压强度。
7.根据权利要求第1至第6项其中之一所述之电容器，其中该第一接触结构(126；326)以及该第二接触结构(130；330)系延伸于该衬底(114；134)的同一侧。
8.根据权利要求第1至第7项其中之一所述之电容器，其中该第一接触结构(126；326)系包括形成于一绝缘层(134；334)中的导电栓(conductive plugs)，而该绝缘层(134；334)系延伸横跨该沟渠(112、112a、112b；312、312a、312b)以及该虚设沟渠(116、116a、116b；316、316a、316b)。
9.根据权利要求第1至第8项其中之一所述之电容器，其中该第二接触结构(130；330)系包括形成于一绝缘层(134；334)中的导电栓，而该绝缘层(134；334)系延伸横跨该沟渠(112、112a、112b；312、312a、312b)以及该虚设沟渠(116、116a、116b；316、316a、316b)。
10.根据权利要求第1至第9项其中之一所述之电容器，其中该第一接触结构(126；326)系以导电方式连接至一第一导体结构(128a-d；328)，以及该第二接触结构(130；330)则以导电方式连接至一第二导体结构(132a-c；332a-c)。
11.根据权利要求第10项所述之电容器，其中该第一导体结构(128a-d)以及该第二导体结构(132a-c)系被配置于与该衬底之一表面平行的一平面中。
12.根据权利要求第11项所述之电容器，其中该第一导体结构(128a-d)以及该第二导体结构(132a-c)系包括一指状结构(finger structure)，其中其系彼此指状交叉地加以配置。
13.根据权利要求第10项所述之电容器，其中该第一导体结构(328)系被配置于与该衬底之一表面平行的一第一平面之中，而同时该第二导体结构(332a-c)则被配置于与该衬底之一表面平行的一第二平面之中。
14.根据权利要求第13项所述之电容器，其中与该第一导体结构(328)电绝缘之一导电间置导体结构(331)系被形成于该第一导体结构(328)所在之该平面之中，其中该第二导体结构(322a-c)系以该第一导体结构(328)所在之该平面会被配置于该第二导体结构(322a-c)所在之该平面与该衬底(314)之间的方式而加以配置，以及该第二导体结构(322a-c)系亦以导电方式并经由导电通孔(340a-b)而连接至该间置导体结构。
15.根据权利要求第1至第14项其中之一所述之电容器，其中，除了该一沟渠(112、112a、112b)之外，数沟渠(112、112a、112b)以及数虚设沟渠(116、116a、116b)亦加以形成，其中该一与该数沟渠(112、112a、112b)以及该数虚设沟渠(116、116a、116b)系被配置为一规则的图案，以及其中虚设沟渠(116)系结合成为排列(138a-f)。
16.根据权利要求第14项所述之电容器，其中该间置导体结构系包括数间置导体结构区域(331a-f)，其中，除了该一沟渠(312)之外，数另一沟渠(312)与，除了该一虚设沟渠(316)之外，数另一虚设沟渠(316)系加以形成，以及其中虚设沟渠(316)系结合成为排列(338a-f)，而每一该数间置导体结构系相关连于一排列(338a-f)。
17.一种用于制造一电容器的方法，其包括下列步骤：
提供一半导体衬底(114；134)；
在该衬底(114；134)中产生一沟渠(112、112a、112b；312、312a、312b)；
经由该沟渠(112、112a、112b；312、312a、312b)而掺杂该半导体衬底(114；134)；
于该沟渠(112、112a、112b；312、312a、312b)之表面上产生一介电层(118；318)；
将填充材质(120a、120b；320a、320b)导入该沟渠(112、112a、112b；312、312a、312b)之中，其中该填充材质系于其被导入之前即已具导电性、或于其被导入之后才具有导电性；以及
产生一第一接触结构(126；326)，以利用导电的方式接触该导电材质(120a、120b；320a、320b)，以及一第二接触结构(130；330)，以利用导电的方式接触该半导体衬底(114；314)。
18.根据权利要求第17项所述之方法，其中该经由该沟渠(112、112a、112b；312、312a、312b)而掺杂该衬底(114；134)的步骤系包括扩散一掺质。
19.根据权利要求第18项所述之方法，其中该掺杂该衬底(114；134)的步骤系更进一步包括下列步骤：
于该沟渠之中产生一磷掺杂硅酸层(phosphorus-dopedsilicate)；以及
加热，以使作为掺质之磷自该磷掺杂硅酸层扩散进入该衬底。
20.根据权利要求第17至第19项其中之一所述之方法，其更包括下列步骤：
产生一电绝缘间隙壁(136；336)，以增加在该衬底(114；314)之表面上的一电压强度。
21.根据权利要求第20项所述之方法，其中该产生一电绝缘间隙壁(136；336)的步骤系包括非等向性蚀刻该电绝缘间隙壁(136；336)。
22.根据权利要求第17至第2 1项其中之一所述之方法，其更包括下列步骤：
在该半导体衬底(114；314)中产生一虚设沟渠(116、116a、116b；316、316a、316b)；
经由该虚设沟渠(116、116a、116b；316、316a、316b)而掺杂该衬底(114；314)；
于该虚设沟渠(116、116a、116b；316、316a、316b)的表面上产生一介电层(118；318)；以及
将填充材质(120a、120b；320a、320b)导入该虚设沟渠(116、116a、116b；316、316a、316b)之中；
其中该填充材质系于其被导入之前即已具导电性、或于其被导入之后才具有导电性。
23.根据权利要求第17至第22项其中之一所述之方法，其中产生一第一接触结构(126；326)，以利用导电的方式接触该导电材质(120a、120b；320a、320b)，以及一第二接触结构(130；330)，以利用导电的方式接触该半导体衬底(114；314)的步骤，系包括在该填充材质(120a、120b；320a、320b)上以及在该半导体衬底(114；314)的表面上产生一硅化物层(124a-d；324a-d)。
24.根据权利要求第23项所述之方法，其中该产生一第一接触结构的步骤系包括将一间置氧化层(inter-oxide layer)施加于该半导体衬底(114；314)的表面上，并接着蚀刻该间置氧化层的步骤，因此该间置氧化层系被部分移除，其中该硅化物层系于该蚀刻中作为选择性蚀刻的停止层。
25.根据权利要求第17至第24项其中之一所述之方法，其中该半导体衬底系为一高欧姆半导体衬底。
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