CN1560998A - 薄膜半导体集成电路 - Google Patents

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Abstract

在由薄膜晶体管(TFTS)构成的半导体集成电路中，通过在至少包括一个P－沟型TFT的电路和至少包括一个N－沟型TFT的电路之间设置传输门电路，P－沟道型TFT或者N－沟道型TFT构成非门，或与非门电路。N－沟道型TFT接地。用设置的传输门电路，或P－沟道或N－沟道型TFT产生电压降，因而，减少了接地的N－沟道型TFT的漏电压，并使N－沟道型TFT的漏区附近的电场减弱。

Description

薄膜半导体集成电路
技术领域
本发明涉及防止N-沟道型薄膜晶体管(TFT)恶化的高可靠性薄膜半导体集成电路。
背景技术
如图4所示，连接P-沟道型薄膜晶体管(TFT)401的漏电极与N-沟道型TFT402的漏电极构成“非”门电路。在这种状态下，大电流流入N-沟道型TFT402的漏电极。
如图5所示，若N-沟道型TFT402的漏电压高，N-沟道型TFT402的栅电极中的电子被俘获到邻近漏区的作为绝缘膜的氧化膜中，因而，在漏区与沟道形成区之间的界面部分中形成弱P-型区。这防止了N-沟道型TFT402中的漏电流。因而，要求VDS比正常情况要增大，如图6所示，而且，N-沟道型TFT402的沟道形成区的厚度增大。以减小弱P-型区的影响。
结果，与P-沟道型TFT相比，N-沟道型TFT的特性容易变化和恶化。因此，特性恶化降低了薄膜半导体集成电路的可靠性。在其它基本电路，例如与非门(NAND)电路中，这是相同的。即，与“非”门电路类似，接地的N-沟道型TFT容易恶化。
如上所述，当漏电压高时，漏区周围产生强电场(有高强度)，因而，在沟道形成区内形成弱P-型区。从而防止了漏电流。因此，与P-沟道TFT比，N-沟道型TFT的特性容易恶化。
发明内容
本发明的目的是解决上述问题。
如图1A所示，用薄膜晶体管(TFT)构成“非”门电路，在P-沟道型TFT101和N-沟道型TFT103之间设置传输门电路102。因而，传输门电路102产生电压降，N-沟道型TFT103的漏区附近的电场减弱，以防止特性恶化。
如图3A所示，在用TFT构成的“非”门电路中，在P-沟道型TFT301和N-沟道型TFT302之间设置了N-沟道型TFT303和P-沟道型TFT304，因而，N-沟道型TFT303和P-沟道型TFT304产生电压降N-沟道型TFT302的漏区附近的电场减弱，以防止特性恶化。
而且，如图3C所示，在TFT构成的“非”门电路中，在P-沟道型TFT301和N-沟道型TFT302之间设置N-沟道型TFT306，因而，N-沟道型TFT306产生电压降，N-沟道型TFT302的漏区附近的电场减弱，以防止特性恶化。
此外，如图2A所示，当用TFT构成的NAND电路中的N-沟道型TFT203的源电极接地时，N-沟道型203的漏电极与N-沟道型TFT204和P-沟道型TFT205连接产生电压降，接地的N-沟道型TFT203的漏区附近的电场减弱，以防止特性恶化。
附图说明
图1A至1D和图2A至2D示出了按本发明的实施例的薄膜半导体集成电路中，由薄膜晶体管(TFT)构成的包括传输门电路的“非”门电路；
图3A、3B和3C示出了用按本发明的另一实施例的薄膜半导体集成电路中的N-沟道型TFT或P-沟道型TFT构成的“非”门电路；
图4示出了常规薄膜半导体集成电路中的“非”门电路；
图5展示了常规薄膜半导体集成电路中的N-沟道型TFT的沟道恶化情况；
图6展示了常规薄膜半导体集成电路中，N-沟道型TFT的沟道恶化情况下的VDS-ID特性；
图7A至7D和图8A至8D示出了用按本发明的另一实施例的薄膜半导体集成电路中的N-沟道型TFT或P-沟道型TFT构成的NAND电路；
图9示出了用按本发明的另一实施例的薄膜半导体集成电路中的N-沟道型TFT构成的NAND电路；和
图10示出了按另一实施例的薄膜半导体集成电路中的TFT构成的包括传输门电路的“非”门电路的布图。
具体实施方式
实施例1
图1A所示的“非”门电路中、传输门电路102与输入端连接，并被设置在P-沟道型薄膜晶体管(TFT)101和N-沟道型TFT103之间。传输门电路102是与输入信号电平无关的开关电路。而且，由于产生电压降，N-沟道型TFT103的漏区附近的电场减弱。结果，可防止N-沟道型TFT103的特性恶化。可设置多个传输门电路。
图10的实施例布图中，与栅电极连接的布局(布线)有交叉形。晶体管跨接在交叉形的栅电极和布线上。
布线1是供给漏电压的漏布线，布线2是供给地电压的接地布线。栅电极和布线有四部分，即，输入布线3，第一栅电极和布线4，第二栅电极和布线5，第三栅电极和布线6。栅电极和布线4和6用相同的第一直线构成，输入布线3和栅电极和布线5用相同的第二直线构成。第一直线几乎垂直于第二直线。
N-型半导体区7是跨在第一栅电极和布线4上形成的，以构成N-沟道型TFT103。同样，P-型半导体区10是跨在第三栅电极和布线6上形成的，以构成P-沟道型TFT101。N-型半导体区8和P-型半导体区9是跨在第二栅电极和布线5上形成的，以构成N-沟道型和P-沟道型TFT。即，传输门电路102。
N-型半导体区7中的一个N-型区与接地布线2连接，P-型半导体区10中的一个P-型区与漏布线1连接。按几乎与第二栅电极和布线5平行的方向形成布线11和12。布线11连接N-型半导体区7和P-型半导体区9。布线12连接P-型半导体区9和10和N-型半导体区8。从而线13延伸输出布线13。
图10中，形成P-型半导体区9。图3C展示没有形成P-型半导体区9的情况。图3A和3B是图3C的改型。基本结构是图10中未设置P-型半导体9的结构。
实施例2
在用TFT构成的“非”门电路中，如图1B所示，在传输门电路102与N-沟道型TFT103之间设置N-沟道型TFT104，“非”门电路的输入信号加给N-沟道型TFT104。由于图1B表示电路的电压降大于图1A表示电路的电压降，源电极接地的N-沟道型TFT103的漏区附近的电场再次减弱，因而，能防止特性恶化。可以设置多个N-沟道型TFT。
在该实施例中，由于把N-沟型TFT104加到图1A中的电路，该实施例是以图10的结构为基础。
实施例3
用TFT构成的“非”门电路中，如图1C所示，处于ON态中的N-沟道型TFT105设置在图1A的传输门路102与N-沟道型TFT103之间。由于图1C的电路引起的电压降大于图1A的电路引起的电压降，源电极接地的N-沟道型TFT的漏区附近的电场进一步减弱。可以设置多个N-沟道型TFT。
实施例中，由于图1A的电路加了N-沟道型TFT105，实施例是以图10的结构为基础。
实施例4
用TFT构成的“非”门电路中，如图1D所示。处于ON状态中的P-沟道型TFT106设置在图1A的传输门电路102与N-沟道型TFT103之间。由于图1D的电路引起的电压降大于图1A的电路引起的电压降，源电极接地的N-沟道型TFT103的漏区附近的电场进一步减弱，因此，可防止特性恶化。可设置多个P-沟道型TFT。
实施例中，由于P-沟道型TFT106加到图1A的电路上，该实施例以图10的结构为基础。
实施例5
用TFT构成的“非”门电路中，如图2A所示，处于ON状态的P-沟道型TFT205设置在图1B的“非”门电路的N-沟道型TFT103，104(203和204)之间。由于设置的P-沟道型TFT产生电压降，可防止源电极接地的N-沟道型TFT23的特性恶化。可设置多个P-沟道型TFT。
本实施例中，由于N-沟道型TFT204和P-沟道型TFT205加到图1A的电路上，本实施例以图10的结构为基础。
实施例6
用TFT构成的“非”门电路中，如图2B所示，处于ON状态的P-沟道型TFT205设置在图1C的“非”门电路中的N-沟道型TFT103和105(203和206)之间。由于设置的P-沟道型TFT产生电压降可防止源电极接地的N-沟道型TFT203的特性恶化。能设置多个P-沟道型TFT。
本实施例中，由于N-沟道型TFT206和P-沟道型TFT205加到图1A的电路上，本实施例以图10的结构为基础。
实施例7
用TFT构成的“非”门电路中，如图2C所示，加有给“非”门电路的输入信号的N-沟道型TFT208设置在图1D的“非”门电路中的P-沟道型TFT106(207)与N-沟道型TFT103(203)之间。由于，设置的N-沟道型TFT产生电压降。可防止源电极接地的N-沟道型TFT203的特性恶化。可设置多个N-沟道型TFT。
实施例中，由于N-沟道型TFT208和P-沟道型TFT207加到图1A的电路上，实施例以图10的结构为基础。
实施例8
用TFT构成的“非”门电路中，如图2D所示，处于ON状态的N-沟道型TFT208设置在图1D的“非”门电路中的P-沟道型TFT106(207)与N-沟道型TFT103(203)之间。由于设置的N-沟道型TFT产生电压降，可防止源电极接地的N-沟道型TFT的特性恶化。可设置多个N-沟道型TFT。
实施例中，由于N-沟道型TFT208和P-沟道型TFT207加到图1A的电路上，实施例以图10的结构为基础。
实施例9
用TFT构成的“非”门电路中，如图3A所示，N-沟道型TFT303和P-沟道型TFT304设置在P-沟道型TFT301与N-沟道型TFT302之间。给“非”门电路的输入信号加到N-沟道型TFT303，P-沟道型TFT304处于ON状态。因而，由于设置的TFT产生电压降，可防止源电极接地的N-沟道型TFT302的特性恶化。可设置多个N-沟道型TFT和多个P-沟道型TFT。
实施例10
用TFT构成的“非”门电路中，如图3B所示，N-沟道型TFT305和P-沟道型TFT304设置在P-沟道型TFT301与N-沟道型TFT302之间。N-沟道型TFT305和P-沟道型TFT304的每一个均处于ON状态。因而，由于所设置的TFT产生电压降，可防止源电极接地的N-沟道型TFT302的特性恶化。可设置多个N-沟道型TFT和多个P-沟道型TFT。
实施例11
用TFT构成的“非”门电路中，如图3C所示，N-沟道TFT306设置在P-沟道型TFT301与N-沟道型TFT302之间。给“非”门的输入信号加到N-沟道型TFT306。因而，由于设置的TFT产生电压降，可防止源电极接地的N-沟道型TFT302的特性恶化。可设置多个N-沟道型TFT。
实施例12
用TFT构成的NAND电路中，如图7A所示，处于ON状态的N-沟道型TFT703设置在N-沟道型TFT701与702之间。该状态下，由于设置的TFT703产生电压降，可防止源电极接地的N-沟道型TFT702的特性恶化。可设置多个N-沟道型TFT。
实施例13
用TFT构成的NAND电路中，如图7B所示，N-沟道型TFT705设置在N-沟道型TFT702和704之间，设置的N-沟道型TFT705与输入端A连接，即，N-沟道型TFT705。在该状态下，由于设置的N-沟道型TFT705产生电压降，可防止源电极接地的N-沟道型TFT702的特性恶化。可设置多个N-沟道型TFT。
实施例14
用TFT构成的NAND电路中，如图7C所示。N-沟道型TFT707设置在N-沟道型TFT701与706之间，设置的N-沟道型TFT707连接输入端B。即，N-沟道TFT706。在该状态下，由于所设置的N-沟道型TFT707产生电压降。可防止源电极接地的N-沟道型TFT706的特性恶化。可设置多个N-沟道型TFT。
实施例15
用TFT构成的NAND电路中，如图7D所示，处于ON状态的P-沟道型TFT708设置在N-沟道型TFT701与702之间。该状态下，由于设置的P-沟道型TFT708产生电压降，防止源电极接地的N-沟道型TFT702的特性恶化。可设置多个P-沟道型TFT。
实施例16
用TFT构成的NAND电路中，如图8A所示，处于ON状态的N-沟道型TFT803设置在图7B的NAND电路中的N-沟道型TFT704(801)与705(804)之间。在该状态下，由于N-沟道型TFT803和804产生电压降。可防止源电极接地的N-沟道型TFT802的特性恶化。可设置多个N-沟道型TFT。
实施例17
用TFT构成的NAND电路中，如图8B所示，处于ON状态的P-沟道型TFT805设置在图7B的NAND电路中的N-沟道型TFT704(801)与705(804)之间。在该状态下，N-沟道型TFT804和P-沟道型TFT805产生电压降，可防止源电极接地的N-沟道型TFT802的特性恶化。可设置多个P-沟道型TFT。
实施例18
用TFT构成的NAND电路中，如图8C所示，处于ON状态的N-沟道型TFT808设置在图7C的NAND电路中的N-沟道型TFT706(806)与707(807)之间。该状态下，由于N-沟道型TFT807和808产生电压降，可防止源电极接地的N-沟道型TFT806的特性恶化。可设置多个N-沟道型TFT。
实施例19
用TFT构成的NAND电路中，如图8D所示。处于ON状态的P-沟道型TFT809设置在图7C的NAND电路中的N-沟道型TFT706(806)与707(807)之间。该状态下，由于N-沟道型TFT807和P-沟道型TFT809产生电压降。可防止源电极接地的N-沟道型TFT806的特性恶化。可设置多个P-沟道型TFT。
实施例20
用TFT构成的NAND电路中，如图9所示，N-沟道型TFT903和904设置在N-沟道型TFT901和902之间。该状态下，输入端A与N-沟道型TFT901和904连接，输入端B与N-沟道型TFT902和903连接。由于N-沟道型TFT903和904产生电压降，可防止源电极接地的N-沟道型TFT902的特性恶化。可设置多个N-沟道型TFT。
如上所述，本发明中，由于源电极接地的N-沟道型TFT的漏电极与N-沟道型或P-沟道型TFT连接，因而，产生电压降，源电极接地的N-沟道型TFT的漏区附近的电场可减弱。也能防止N-沟道型TFT的特性恶化。而且，可改善薄膜半导体集成电路的可靠性。

Claims (1)

1.一种半导体集成电路，包括：
包括第一和第二薄膜晶体管的一个“非”门电路，
其中所述第一薄膜晶体管是P-沟道薄膜晶体管，而所述第二薄膜晶体管是N-沟道薄膜晶体管，
其中所述第一薄膜晶体管的源极连接到所述“非”门电路的第一电源端子，
其中所述第一薄膜晶体管的漏极连接到所述“非”门电路的输出端子，
其中所述第二薄膜晶体管的源极连接到所述“非”门电路的第二电源端子，
其中所述第二薄膜晶体管的漏极连接到第三薄膜晶体管的源极，并且该第三薄膜晶体管是N-沟道薄膜晶体管，
其中所述第三薄膜晶体管的漏极连接到所述“非”门电路的所述输出端子，
其中施加到所述第二电源端子的电位低于施加到所述第一电源端子的电位，以及
其中所述第一、第二和第三薄膜晶体管的各个栅极连接到所述“非”门电路的一个输入端子。
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