CN1270461C - 半导体集成电路装置和延迟锁定环装置 - Google Patents

半导体集成电路装置和延迟锁定环装置 Download PDF

Info

Publication number
CN1270461C
CN1270461C CNB021424322A CN02142432A CN1270461C CN 1270461 C CN1270461 C CN 1270461C CN B021424322 A CNB021424322 A CN B021424322A CN 02142432 A CN02142432 A CN 02142432A CN 1270461 C CN1270461 C CN 1270461C
Authority
CN
China
Prior art keywords
aforementioned
signal
output
delay circuit
delay
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB021424322A
Other languages
English (en)
Other versions
CN1406003A (zh
Inventor
高井康浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Publication of CN1406003A publication Critical patent/CN1406003A/zh
Application granted granted Critical
Publication of CN1270461C publication Critical patent/CN1270461C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Pulse Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明提供了一种DLL电路及半导体集成电路装置。DLL电路(2)包括：延迟电路(21)、(22)，输入分频时钟CLK2，并延迟；相位检测器(23)，对分频时钟和延迟电路(22)的输出的相位差进行检测；计数器(24)，输出使延迟电路(21)、(22)的输出抽头切换的信号；延迟电路(31)、(32)，输入分频时钟CLK2，并延迟；多路复用器(35A)，输入延迟电路(31)、(32)的输出OUTR、OUTF，并输出信号CLKOE；伪多路复用器(36)，输入CLKOE，并具有与多路复用器(4)相同的延迟时间；伪缓冲器(37)，具有与输出缓冲器(5)相同的延迟时间；伪缓冲器(38)，具有与输入缓冲器相同的延迟时间。DLL电路(3)包括：相位检测器(33)，对输入缓冲器的输出CLK1和缓冲器(38)的输出的相位差进行检测；计数器(34)，输出使延迟电路(31)、(32)的输出抽头切换的信号。

Description

半导体集成电路装置和延迟锁定环装置
技术领域
本发明涉及半导体集成电路装置，特别涉及延迟锁定环(DLL)和具有该DLL的半导体集成电路装置。
背景技术
DDR(双数据率：Double Data Rate)-I-SDRAM(同步动态随机存储器：Synchronous DRAM)被作为针对频率为100MHz～166MHz的输入时钟信号，进行传输速度为200M～300Mbps(兆比特/秒)的数据传输的规格。数据输入被作为与输入时钟信号的上升沿和下降沿的两边同步的规格，通过使输入的时钟照原样经过一根延迟线，可使用最小构成的DLL实现该规格。
图18是示出DDR对应的DLL(延迟锁定环：Delay Locked Loop)一例的图，图19是示出其时序动作的图。
参照图18，该DLL 3A具有：输入缓冲器1，其输入以差动模式传送的互补时钟信号CLK、CLKB，并输出单相模式的信号CLK1；以及延迟电路(延迟线)31，其输入来自输入缓冲器1的时钟信号CLK1，经延迟后输出。延迟电路31从延迟时间相互不同的多个输出抽头(未示出)中选择的一个输出抽头输出被延迟的信号，并且延迟时间可变。
该DLL 3A还具有：多路复用器(MUX)4，其将从延迟电路31输出的信号CLKOE作为数据输出用时钟信号，并输入和选择从存储单元阵列(未示出)读出的2个数据；输出缓冲器5，其输入多路复用器4的输出信号，并作为数据输出信号DQj输出到数据输出端子；补偿多路复用器(MUX)36，其将延迟电路31的输出信号CLKOE作为选择信号输入，输出高电平或低电平信号，并具有与多路复用器(MUX)4相同的延迟时间；伪缓冲器37，其输入伪多路复用器36的输出信号，输出互补时钟信号RCLK、RCLKB，并具有与输出缓冲器5相同的延迟时间；伪缓冲器38，其输入以差动模式传送的时钟信号RCLK、RCLKB，输出单相时钟信号CLKFBI，并具有与输入缓冲器1相同的延迟时间；相位检测器33，其输入输入缓冲器1的输出信号CLK1和伪缓冲器38的输出信号CLKFBI，并对这些信号CLK1和CLKFBI的相位差进行检测；以及计数器34，其根据相位检测器33的相位检测结果，按照相位的超前、延迟，而进行递增计数或递减计数。伪多路复用器(MUX)36将高电平(VDD电位)和低电平(VSS电位)的固定值作为数据输入，并将输入的信号CLKOE作为选择信号，选择输出其中的一方。
在该DLL 3A中，为了使输入缓冲器1的输出时钟信号CLK1和伪缓冲器38的输出信号CLKFBI的相位一致，根据计数器34的输出信号，进行延迟电路31的输出抽头切换，调整其延迟时间，如图19的时序图所示，DDR-SDRAM的输出信号DQj与时钟信号CLK锁定(同步)。
参照图19，信号CLKOE的上升沿的定时从输入缓冲器1的输出时钟信号CLK1的上升沿的定时起被延迟了延迟电路31的延迟时间td0(图19的箭头线(1))。设多路复用器36、缓冲器37、38的延迟时间分别为td3、tD 2、td1，信号CLKFBI的上升沿从信号CLKOE的上升沿的定时起被延迟了多路复用器36、缓冲器37、38三者的延迟时间相加的时间，即：td1+tD 2+td3(图19的箭头线(3))。
为了将信号CLKFBI的上升沿的定时控制成与自构成当前信号CLKFBI基础的时钟信号CLK起1周期后的时钟信号CLK1的上升沿的定时(从时钟信号CLK的周期开始点起延迟输入缓冲器1的延迟时间td1)一致，以输入时钟信号CLK(时钟周期＝tCK)的上升沿的定时为基准，信号CLKFBI的上升沿的定时为：
tCK+td1。
因此，时钟信号CLKOE的上升沿的定时为：
tCK+td1-(td1+tD 2+td3)＝tCK-tD 2-td3。
在经由多路复用器4的数据输出传输路径中，由于从信号CLKOE的上升沿到多路复用器4的输出的传输延迟时间为td3，输出缓冲器5的传输延迟时间为tD 2(图19的箭头线(4))，因而数据输出信号DQj的输出定时为：
(tCK-tD 2-td3)+td3+tD 2＝tCK。
也就是说，时钟信号CLK的上升沿(时钟周期的开始点)和数据输出信号DQj的输出定时是一致的。
同样，信号CLKOE的下降沿的定时从输入缓冲器1的输出时钟信号CLK1的下降沿起被延迟了延迟电路31的延迟时间td0(图19的箭头线(2))。信号CLKFBI的下降沿的定时从其上升沿起被延迟了时钟信号CLK1的脉宽(图19的箭头线(5))。下一数据输出信号DQj在信号CLKOE的下降沿被输出，其定时与时钟信号CLK的下降沿的定时(CLKB的上升沿)同步进行。图18所示构成的DLL 3A是对输入时钟信号和输出数据的相位进行调整并使之同步的电路，也称为“输入输出补偿DLL”。
另外，在DDR-II-SDRAM规格中，时钟频率更快达到200～300MHz(数据传输速度为400～600Mbps)。由于存储控制器的动作裕度提高，因而针对输入时钟CLK，就与0度、180度的各相位同步的规格(占空系数校正：Duty Cycle Correction，以下简称“DCC”)进行探讨。
DDR-II-SDRAM规格的DLL，例如如图20所示，由4条延迟线构成，即：除了0°传输用的延迟线(与图18的31对应)，还包括：180°传输用的延迟线32，以及180°相位差生成用的2条延迟线21、22。也就是说，具有tCK/2生成用的DLL 2B和输入输出补偿用的DLL 3B。
参照图20，tCK/2生成用的DLL 2B具有：延迟电路(延迟线)21，其以来自输入时钟信号CLK、CLKB的输入缓冲器1的时钟信号CLK1为输入，并通过切换输出抽头，使输出信号的延迟时间自由可变；延迟电路22，其以来自延迟电路21的输出信号CLKHF为输入，并通过切换输出抽头，使输出信号CLKFBH的延迟时间自由可变；相位检测器23，其输入时钟信号CLK1和延迟电路22的输出信号CLKFBH，并对信号CLK1和CLKFBH的相位差进行检测；以及计数器24，其根据相位检测器23的相位比较结果，相应于相位的超前、延迟，而进行递增计数或递减计数。为了使输入到相位检测器23内的信号CLKFBH与信号CLK1(自信号CLKFBH所生成的CLK1的周期起之后的周期的CLK1；时钟信号CLK的时钟周期为tCK)的上升沿的定时一致，选择延迟电路21和延迟电路22的输出抽头。也就是说，当相位与CLK1的上升沿的定时一致时，在延迟电路21中使时钟信号CLK1延迟td，并且在延迟电路22中又使时钟信号CLK延迟td的信号CLKFBH的上升沿的定时为：
td+td＝tCK，
据此，延迟电路21、22的延迟时间td为：
td＝tck/2。
从tCK/2生成用的DLL 2B输出的时钟信号CLKHF的上升沿的定时从时钟信号CLK1的上升沿的定时起被延迟了时钟周期tCK的二分之一，并且生成180°相位差。
而且，输入输出补偿用的DLL 3B具有：延迟电路31，其以输入缓冲器1的输出信号即时钟信号CLK1为输入、并通过切换输出抽头，使输出信号OUTR的延迟时间自由可变；延迟电路32，其以延迟电路21的输出信号CLKHF为输入，并通过切换输出抽头，使输出信号OUTF的延迟时间自由可变；多路复用器(MUX)35B，其输入延迟电路31、32的输出信号OUTR、OUTF，并输出由信号OUTR、OUTF的上升沿的定时规定脉冲的上升沿和下降沿的定时的输出信号CLKOE  多路复用器(MUX)4，其将多路复用器(MUX)35B的输出信号CLKOE(数据输出用时钟信号)作为选择信号输入，并在时钟信号CLK的1个时钟周期，选择输出两个数据；输出缓冲器5，其输入多路复用器(MUX)4的输出信号，并作为信号DQj输出；伪多路复用器(MUX)36，其输入多路复用器(MUX)35B的输出信号CLKOE，并具有与多路复用器4相同的延迟时间还具有：伪缓冲器37，其输入多路复用器(MUX)36的输出信号，输出互补信号RCLK、RCLKB，并具有与输出缓冲器5相同的延迟时间；伪缓冲器38，其输入互补信号RCLK、RCLKB，输出单相信号CLKFBI，并具有与输入缓冲器1相同的延迟时间；相位检测器33，其输入输入缓冲器1的输出信号CLK1和伪缓冲器38的输出信号CLKFBI，并对信号CLK1和CLKFBI的相位差进行检测；以及计数器34，其根据相位检测器33的输出信号进行递增计数或递减计数。使用计数器的输出信号，可对延迟电路31、32的输出抽头进行切换，并可调整延迟时间。伪多路复用器(MUX)36将高电平和低电平的固定值作为数据输入，并将输入的信号CLKOE作为选择信号，选择输出其中之一。
图21是用于对图20所示的电路的定时动作进行说明的图。参照图21，对图20所示的电路的动作进行说明。用于输入输入缓冲器的输出信号CLK1的延迟电路31输出使时钟信号CLK1延迟时间td0的信号OUTR(参照图21的箭头线(2))。用于输入使时钟信号CLK1延迟tCK/2(参照图21的箭头线(1))的信号CLKHF的延迟电路32输出使信号CLKHF延迟td0的信号OUTF(图21的箭头线(3))。多路复用器35B的输出信号CLKOE在信号OUTR的上升沿上升为高电平(图21的箭头线(4))，并在信号OUTF的上升沿变为低电平(图21的箭头线(5))。
在多路复用器4中的数据选择是在信号CLKOE的上升沿和下降沿进行的，从输出缓冲器5输出的信号DQj的输出定时是采用时钟信号CLK的周期tCK的1/2周期单位进行的。以下将对其动作进行说明。
从多路复用器35B输出的作为数据输出用时钟信号的CLKOE从输入缓冲器1的输出时钟信号CLK1的上升沿起仅延迟了延迟电路31的延迟时间td0，并具有以下上升沿的定时(OUTR的上升沿的定时)的脉宽，即：
td0+tCK/2-td0＝tCK/2。
信号CLKOE的下降沿的定时从输入缓冲器1的输出时钟CLK1的上升沿起，该定时为：
tCK/2+td0
(OUTF的上升沿的定时)。
设多路复用器36、缓冲器37、38的延迟时间分别为td3、tD2、td1，信号CLKFBI的上升沿从信号CLKOE的上升沿起被延迟了多路复用器36、缓冲器37、38三者的延迟时间相加的时间，即：td1+tD2+td3(图21的箭头线(6))。
由于信号CLKFBI的上升沿的定时被控制成与自构成当前信号CLKFBI基础的时钟CLK起n周期后(在图21中为3周期后)的时钟信号CLK1的上升沿的定时(但是，CLK1从时钟信号CLK的周期开始时间点起被延迟了输入缓冲器1的延迟时间td1)一致，因而以构成基础的输入时钟信号CLK的上升沿的定时为基准，信号CLKFBI的上升沿的定时为：
ntCK+td1。
因此，时钟信号CLKOE的上升沿的定时为：
ntCK+td1-(td1+tD2+td3)＝ntCK-tD2-td3。
在经由多路复用器4的数据输出传输路径中，由于从信号CLKOE的上升沿到多路复用器4的输出的传输延迟时间为td3，输出缓冲器5的传输延迟时间为tD2(图21的箭头线(7))，因而第一数据输出信号DQj的输出定时为：
(ntCK-tD2-td3)+td3+tD2＝ntCK。也就是说，时钟CLK的时钟周期的开始时间点(时钟信号CLK的上升沿)和数据输出信号DQj的输出定时是一致的。
而且，信号CLKOE的下降沿的定时从其上升沿起被延迟了tCK/2，信号CLKOE的下降沿的定时为：
ntCK+td1-(td1+tD2+td3)+tCK/2＝ntCK-tD2-td3+tCK/2。
在经由多路复用器4的数据输出传输路径中，由于从信号CLKOE的下降沿起的传输延迟时间为td3，输出缓冲器5的传输延迟时间为tD2(图21的箭头线(9))，因而第二数据输出信号DQj的输出定时为：
(ntCK-tD2-td3+tCK/2)+td3+tD2＝ntCK+tCK/2。
因此，第二数据输出信号DQj的输出定时从时钟信号CLK的时钟周期的开始时间点起为
tCK/2。
以上，如图21所示，对占空比与50％不同的时钟信号CLK/CLKB进行占空系数校正，并且进行数据窗50％的输出动作。
各延迟电路21、22、31、32，其构成如图14所示，针对在延迟电路的各抽头D1、D2、D3与输出节点之间连接的开关(三态反相器或者CMOS传输门)，通过抽头控制信号C1、C2、C3使其中的一个处于导通状态，而使其他处于断开状态，进行选择。
这里，将对占空系数校正功能进行更详细说明。如前所述，图20的tCK/2生成用的DLL 2B可用作占空系数校正电路(DCC)。
如图17所示，对系统构成进行说明。该系统被从时钟发生源52提供的时钟信号驱动，针对存储控制器50，与时钟信号同步，并具有用于输出读出数据DQj的多个时钟同步型存储器511～51n。图16是用于对无DCC功能的情况与有DCC功能的情况进行比较说明的说明图。
时钟发生源52的近端的时钟信号CLK，尽管占空比为50％，然而在远端，由于时钟脉冲相位差(α)的存在，时钟信号的占空比也会从50％变动。
对于无DCC功能的时钟同步型存储器，当在近端的DQj的数据窗中有β％的变动时，远端的数据DQj的数据窗的偏差由于时钟脉冲相位差的存在，而存在50％±(α+β)的变动。
与此相比，当具有DCC功能时，使时钟信号的占空比为50％，近端的DQj的数据窗则为50％，当数据窗中也有β％的变动时，远端的D Qj的数据窗的偏差存在50％±β的变动，因而可消除、减少由于时钟脉冲相位差而产生的影响。
对于DDR-II，其动作周期规格为DDR-1的一半的3.3ns，用于经过延迟电路等、DLL内部传输的时钟信号的脉宽最大为1.7ns，短到DDR-I的一半。因此，例如，如果构成DLL的延迟电路的晶体管阈值VT较高，并且上升沿波形钝化，则输出信号在达到峰值之前会出现开始下降等情况，因而保持高定时精度变得困难。
而且，DDR-II设有4条延迟电路，延迟电路的动作电流为DDR-I的延迟电路的4倍，因而使消耗电力增大。
其次，图14所示构成的延迟电路被构成为：把反相器INV11、INV12、…等串联连接，并具有输出抽头。在图14中，两个串联的反相器构成单位延迟电路。在抽头和输出节点之间连接的三态反相器INV17、INV18、INV19(或者，也可以是传输门)分别按照来自计数器的抽头选择信号C1、C2、C3的逻辑值，实现允许输出、禁止输出(输出在高阻抗状态)。这样，使用抽头选择信号C1、C2、C3选择输出抽头，并从所选的抽头输出时钟信号。
而且，在图18、图20中，相位检测器33(23)对时钟信号CLKFBI(CLKFBH)和基准时钟信号CLK1的相位的超前、延迟进行检测，并对计数器34(24)进行更新。而且，例如，为了防止装置在断电前后出现误判定，使用相位检测器33(23)可按照信号CLKFBI(CLKFBH)的定时进行检测。如果按照把经过延迟电路内传输的信号以从抽头输出的定时来切换抽头，则在数据输出用时钟信号CLKOE中会发生危险、异常脉冲，并且会发生输出定时偏差、误动作的可能性。这是由于信号CLKFBI/CLKFBH的跃变定时，使计数器34/24的计数值变更，并使抽头切换。
图15是用于对图14所示的延迟电路的抽头切换时的动作进行说明的图。如图15所示，信号从D1行进到D2期间，如果在抽头选择信号C1、C2、C3中，C1从高电平切换到低电平，C2从低电平切换到高电平，并且抽头从D1切换到D2，则输出信号中会发生危险。
在图18、图20所示的输入输出补偿用DLL 3A、3B中，延迟电路31(32)在其信号传输方面需要例如2～3ns，在时钟周期较短的场合，当信号在延迟电路31(32)内传输时，进行抽头切换。并且，对于图20的tCK/2生成DLL2B，当时钟的前半周期的CLK1和CLKHF信号在延迟电路21、22内传输时，进行抽头切换。因此，在延迟电路的输出信号中会发生危险。
因此，本发明所要解决的课题是，提供力求减少消耗电流，并适合在DDR-II规格的装置内使用的DLL及半导体集成电路装置。
并且，本发明还要解决的课题是，提供可抑制抽头切换时的危险发生，并可防止输出定时偏差和误动作的DLL及半导体集成电路装置。
发明内容
提供一种为解决课题的手段的本发明的延迟锁定环(DLL)装置，在其一个方面，该装置通过对第一和第二延迟电路的延迟时间进行调整，以使输入信号在前述串联连接的第一和第二延迟电路中延迟的信号与前述输入信号的相位一致；从前述第一延迟电路输出使前述输入信号延迟前述输入信号二分之一周期的信号；该延迟锁定环装置：具有分频电路，其使前述输入信号分频；以及具有第一延迟调整装置，其输出一控制信号，使前述分频电路的输出信号在前述第一和第二延迟电路中延迟，并对前述第一和第二延迟电路的延迟时间进行调整，以使前述分频电路的输出信号和前述第二延迟电路的输出信号的相位一致。
并且，根据本发明的DLL装置是第二延迟锁定环装置，该装置根据前述输入信号，生成数据输出用的时钟信号，并将前述数据输出用的时钟信号提供给用于选择输出多个数据的多路复用器。第二延迟锁定环装置具有：第三延迟电路，其输入延迟并前述分频电路的输出信号，并输出第一信号；第四延迟电路，其输入并延迟前述延迟锁定环装置的输出信号，并输出第二信号；多路复用器，其输入来自前述第三和第四延迟电路的前述第一和第二信号，并将由前述第一和第二信号的各自的上升沿对脉冲的上升沿和下降沿的定时进行规定的、以及由前述第一和第二信号的各自的下降沿对下一脉冲的上升沿和下降沿的定时进行规定的信号作为前述数据输出用的时钟信号输出；以及第二延迟调整装置，其输出用于对前述第三和第四延迟电路的延迟时间进行调整的控制信号，以使前述数据输出用的时钟信号至少延迟了前述多路复用器的延迟时间的信号和前述输入信号的相位一致。并且，根据本发明的DLL装置也可构成为具有第一闩锁电路，该第一闩锁电路使用前述第一延迟电路的输出信号对来自前述第一延迟调整装置的控制信号进行闩锁，并将该控制信号提供给前述第一和第二延迟电路。并且，根据本发明的DLL装置还可构成为具有第二闩锁电路，该第二闩锁电路使用前述数据输出用的时钟信号对来自前述第二延迟调整装置的控制信号进行闩锁，并将该控制信号提供给前述第三和第四延迟电路。
在另一方面，本发明的装置具有：第一延迟锁定环电路，该电路具有：输入缓冲器，其输入时钟信号；分频电路，其输入从前述输入缓冲器输出的时钟信号，并对前述输入的时钟信号进行2分频输出；第一延迟电路，其输入从前述分频电路输出的分频时钟信号，并从多个输出抽头中选择的输出抽头输出使前述分频时钟信号延迟的信号；第二延迟电路，其输入前述第一延迟电路的输出信号，并从多个输出抽头中选择的输出抽头输出使前述输出信号延迟的信号；相位检测器，其对前述分频时钟信号与前述第二延迟电路的输出信号的相位差进行检测；和第一计数器，其根据前述相位检测器的输出信号进行递增计数、递减计数，并输出用于切换前述第一、第二延迟电路的输出抽头的信号；该装置还具有：第二延迟锁定环电路，该电路包括，第三延迟电路，其输入从前述分频电路输出的分频时钟信号，并从多个输出抽头中选择的输出抽头输出使前述分频时钟信号延迟的信号；第四延迟电路，其输入前述第一延迟电路的输出信号，并从多个输出抽头中选择的输出抽头输出使前述输出信号延迟的信号；第一多路复用器，其输入前述第三、第四延迟电路的输出信号，并输出由前述第三、第四延迟电路的各自的输出信号的上升沿的定时对上升沿和下降沿进行规定的、以及由前述第三、第四延迟电路的各自的输出信号的下降沿的定时对上升沿和下降沿进行规定的信号；伪第三多路复用器，其输入输出前述第一多路复用器的输出信号，将前述第一多路复用器的输出信号作为选择信号，并具有与用于选择数据的第二多路复用器相同的延迟时间；伪第一缓冲器，其输入前述第三多路复用器的输出信号，并具有与输出缓冲器相同的延迟时间；伪第二缓冲器，其输入前述第一缓冲器的输出信号，并具有与前述输入缓冲器相同的延迟时间；第二相位检测器，其对前述输入缓冲器的输出信号与前述伪缓冲器的输出信号的相位差进行检测；和第二计数器，其根据前述第二相位检测器的输出信号进行递增计数、递减计数，并输出用于切换前述第三、第四延迟电路的输出抽头的信号。前述第二多路复用器输入前述第一多路复用器的输出信号，并从输入的多个数据中选择一个。前述输出缓冲器输入前述第二多路复用器的输出信号，并将该输出信号从输出端子输出。
在另一方面，本发明的装置具有：第一延迟锁定环电路，该电路包括：输入缓冲器，其输入时钟信号；第一延迟电路，其输入从前述输入缓冲器输出的时钟信号，并从多个输出抽头中选择的输出抽头输出延迟的信号；第二延迟电路，其输入前述第一延迟电路的输出信号，并从多个输出抽头中选择的输出抽头输出延迟的信号；第一相位检测器，其对前述输入缓冲器的输出时钟信号与前述第二延迟电路的输出信号的相位差进行检测；第一计数器，其根据前述第一相位检测器的输出信号进行递增计数、递减计数，并输出用于切换前述第一、第二延迟电路的输出抽头的信号；和第一对准器，其将前述第一延迟电路的输出信号作为闩锁信号输入，对前述第一计数器的输出信号进行闩锁，并提供给前述第一、第二延迟电路；第二延迟锁定环电路，该电路包括：第三延迟电路，其输入从前述输入缓冲器输出的时钟信号，并从多个输出抽头中选择的输出抽头输出延迟的信号；第四延迟电路，其输入前述第一延迟电路的输出信号，并从多个输出抽头中选择的输出抽头输出延迟的信号；第一多路复用器，其输入前述第三、第四延迟电路的输出信号，并输出由前述第三、第四延迟电路的各自的输出信号的上升沿的定时对上升沿和下降沿进行规定的、以及由前述第三、第四延迟电路的各自的输出信号的下降沿的定时对上升沿和下降沿进行规定的信号；伪第三多路复用器，其输入输出前述第一多路复用器的输出信号，将前述第一多路复用器的输出信号作为选择信号，并具有与用于选择数据的第二多路复用器相同的延迟时间；伪第一缓冲器，其输入前述第三多路复用器的输出信号，并具有与输出缓冲器相同的延迟时间；伪第二缓冲器，其输入前述第一缓冲器的输出信号，并具有与前述输入缓冲器相同的延迟时间；第二相位检测器，其对前述输入缓冲器的输出信号与前述伪缓冲器的输出信号的相位差进行检测；第二计数器，其根据前述第二相位检测器的输出信号进行递增计数、递减计数，并输出用于切换前述第三、第四延迟电路的输出抽头的信号；和第二对准器，其将前述第二多路复用器电路的输出信号作为闩锁信号输入，对前述第二计数器的输出信号进行闩锁，并提供给前述第三、第四延迟电路，前述第二多路复用器输入前述第一多路复用器的输出信号，并从输入的多个数据中选择一个，前述输出缓冲器输入前述第二多路复用器的输出信号，并将该输出信号从输出端子输出。
附图说明
图1是示出本发明第一实施例的构成的图。
图2是用于对本发明第一实施例的定时动作进行说明的图。
图3是示出本发明第二实施例的构成的图。
图4是用于对本发明第二实施例的定时动作进行说明的图。
图5是示出本发明第三实施例的构成的图。
图6是示出本发明第四实施例的构成的图。
图7是示出本发明第五实施例的构成的图。
图8(a)、(b)是示出在本发明实施例中使用的输入缓冲器的构成的图。
图9(a)是示出在本发明实施例中使用的相位检测比较器的构成的图，(b)、(c)是用于对该动作进行说明的图。
图10(a)、(b)是示出在本发明实施例中使用的分频电路的构成的图。
图11(a)、(b)是示出在本发明实施例中使用的对准器的构成的图。
图12是示出在本发明第一实施例中使用的多路复用器的构成的图。
图13是示出在本发明第二实施例中使用的多路复用器的构成的图。
图14是示出延迟电路的部分构成的图。
图15是用于对延迟电路内的抽头切换时的危险发生进行说明的图。
图16是用于对存储器系统内的时钟脉冲相位差与DCC功能的关系进行说明的图。
图17是示意地示出存储器系统的构成的图。
图18是示出现有DLL电路的构成的图。
图19是用于对图18的电路的定时动作进行说明的图。
图20是示出现有的DLL电路的构成的图。
图21是用于对图20的电路的定时动作进行说明的图。
具体实施方式
以下对本发明的实施例进行说明。在本发明的一个优选实施例中，参照图1，本发明为DCC功能用的延迟锁定环装置(2)，该装置通过对第一、第二延迟电路(21、22)的延迟时间进行调整，从第一延迟电路(21)输出使输入信号延迟二分之一周期的信号，以使输入信号在串联的第一和第二延迟电路(21、22)中延迟的信号与前述输入信号的相位一致，其中延迟锁定环装置(2)：具有分频电路(6)，其使前述输入信号分频；并具有第一延迟调整装置(23、24)，使分频电路(6)的输出信号在第一、第二延迟电路(21、22)中延迟；其对第一、第二延迟电路(21、22)的延迟时间进行调整，以使分频电路(6)的输出信号与第二延迟电路(22)的输出信号的相位一致。
并且，本发明的第二延迟锁定环装置(3)，该装置根据输入信号，生成数据输出用的时钟信号(CLKOE)，并将前述数据输出用的时钟信号(CLKOE)提供给用于选择输出多个数据的多路复用器(4)，其中第二延迟锁定环装置(3)具有：第三延迟电路(31)，其输入分频电路(6)的输出信号，并输出延迟的第一信号(OUTR)；第四延迟电路(32)，其输入前述延迟锁定环装置(2)的输出信号，并输出延迟的第二信号(OUTF)；电路(35A)，其输入来自第三、第四延迟电路(31、32)的第一、第二信号(OUTR、OUTF)，并将由第一、第二信号的各自的上升沿对上升沿和下降沿的定时进行规定的、以及由第一、第二信号的各自的下降沿对上升沿和下降沿的定时进行规定的信号作为前述数据输出用的时钟信号(CLKOE)输出；以及第二延迟调整装置(33、34)，其对前述第三、第四延迟电路的延迟时间进行调整，以使数据输出用的时钟信号(CLKOE)至少延迟多路复用器(4)的延迟时间的信号和前述输入信号的相位一致。
更详细地说，根据本发明的半导体集成电路装置在其一个优选实施例中具有DLL(tCK/2生成DLL)(2)，该DLL(2)具有：输入缓冲器(1)，其输入时钟信号(CLK/CLKB)；分频电路(6)，其输入从输入缓冲器(1)输出的时钟信号，并输出使输入的时钟信号2分频的分频时钟信号(CLK2)；延迟电路(21)，其输入从分频电路(6)输出的分频时钟信号(CLK2)，并从在延迟时间相互不同的多个输出抽头中选择的输出抽头输出使分频时钟信号(CLK2)延迟的信号(CLKHF)；延迟电路(22)，其输入延迟电路(21)的输出信号(CLKHF)，并从在延迟时间相互不同的多个输出抽头中选择的输出抽头输出使输出信号(CLKHF)延迟的信号(CLKFBH)；相位检测器(23)，其输入分频时钟信号(CLK2)和延迟电路(22)的输出信号(CLKFBH)，并对这些信号的相位差进行检测；以及计数器(24)，其接受相位检测器(23)的输出信号，按照相位的超前、延迟，进行递增计数或递减计数，并输出用于切换第一、第二延迟电路(21、22)的输出抽头的信号。
并且，根据本发明的半导体集成电路装置，在其一个优选实施例中具有DLL(输入输出补偿DLL)(3)，该DLL(3)具有：延迟电路(31)，其输入从分频电路(6)输出的分频时钟信号(CLK2)，并从在延迟时间相互不同的多个输出抽头中选择的输出抽头输出使分频时钟信号(CLK2)延迟的信号(OUTR)；延迟电路(32)，其输入延迟电路(21)的输出信号(CLKHF)，并从在延迟时间相互不同的多个输出抽头中选择的输出抽头输出使信号(CLKHF)延迟的信号(OUTF)；多路复用器(35A)，其输入延迟电路(31、32)的输出信号(OUTR、OUTF)，并输出由输出信号(OUTR、OUTF)的各自的上升沿对脉冲的上升沿和下降沿的定时进行规定的信号、同时输出由输出信号(OUTR、OUTF)的各自的下降沿对下一脉冲的上升沿和下降沿的定时进行规定的信号；伪多路复用器(36)，其输入多路复用器(35A)的输出信号(CLKOE)，并具有与多路复用器(4)相同的延迟时间；伪第一缓冲器(37)，其输入伪多路复用器(36)的输出信号，并具有与输出缓冲器(5)相同的延迟时间；伪第二缓冲器(38)，其输入第一缓冲器(37)的输出信号，并具有与输入缓冲器(1)相同的延迟时间；相位检测器(33)，其输入输入缓冲器(1)的输出信号(CLK1)和伪第二缓冲器(38)的输出信号(CLKFBI)，并对这些信号的相位差进行检测；以及计数器(34)，其接受相位检测器(33)的输出信号，按照相位的超前、延迟，进行递增计数或递减计数，并输出用于切换延迟电路(31、32)的输出抽头的信号。
多路复用器(4)将多路复用器(35A)的输出信号(CLKOE)作为数据输出用时钟信号输入，并从多个数据(4个数据)中选择一个。输出缓冲器(5)输入多路复用器(4)的输出信号，并从输出端子输出。
多路复用器(35A)具有：第一信号生成电路(图12的301、302、303)，其输入延迟电路(31)的输出信号(OUTR)，对输出信号(OUTR)的上升沿和下降沿跃变进行检测，并输出预定的规定宽度的脉冲；第二信号生成电路(图12的309、310、311)，其对延迟电路(32)的输出信号(0UTF)的上升沿和下降沿跃变进行检测，并输出预定的规定宽度的脉冲；以及导电类型相反的第一、第二晶体管(MP21、MN22)，其串联在高电位侧电源(VDD)与低电位侧电源(GND)之间，并将输出信号从连接点输出。第一信号生成电路的输出信号的反转信号被提供给第一晶体管(MP21)的控制端子。使第二信号生成电路的输出信号延迟的信号被提供给第二晶体管(MN22)的控制端子。
参照图6，本发明在另一实施例中，在图18所示的DLL的构成基础上，也可构成为还具有对准器(39)，该对准器(39)将从延迟电路(31)输出的信号(CLKOE)作为闩锁定时信号输入，对从计数器(34)输出的抽头选择信号进行闩锁，并提供给延迟电路(31)。
并且，参照图5，本发明在又一实施例中可构成为具有：对准器(25)，其将延迟电路(21)的输出信号(CLKHF)作为闩锁定时信号输入，对从计数器(24)输出的抽头选择信号进行闩锁，并提供给延迟电路(21、22)；以及对准器(39)，其将从多路复用器(35B)输出的信号(CLKOE)作为闩锁定时信号输入，对从计数器(34)输出的抽头选择信号进行闩锁，并提供给延迟电路(31、32)。
参照图3，本发明在其一个实施例中可构成为具有：输入输出补偿DLL(3)的延迟电路(31)，该延迟电路(31)包括：粗调整延迟电路(31-1)；微调整延迟电路(31-2)，其输入前述粗调整延迟电路(31-1)的输出信号；以及微调整延迟电路(31-3)，其输入使粗调整延迟电路(31-1)的输出信号经反相器反转的信号；以及输入输出补偿DLL(3)的延迟电路(32)，该延迟电路(32)包括：粗调整延迟电路(32-1)；微调整延迟电路(32-2)，其输入粗调整延迟电路(32-1)的输出信号；以及微调整延迟电路(32-3)，其输入使粗调整延迟电路(32-1)的输出信号经反相器反转的信号。这时，多路复用器(35-1)输入从各微调整延迟电路输出的第一至第四信号(OUTR1、OUTR2、OUTF1、OUTF2)，并输出由第一、第四信号(OUTR1、OUTF2)的上升沿对上升沿和下降沿的定时进行规定的时钟信号，以及输出由第二、第三信号(OUTR2、OUTF1)的上升沿对上升沿和下降沿的定时进行规定的时钟信号。
而且，本发明可构成为具有：tCK/生成用的DLL(2)的延迟电路(21)，该延迟电路(21)包括：粗调整延迟电路(21-1)；微调整延迟电路(21-2)，其输入粗调整延迟电路(21-1)的输出信号；微调整延迟电路(21-3)，其输入使粗调整延迟电路(21-1)的输出信号经反相器反转的信号；以及多路复用器(26-1)，其输入微调整延迟电路(21-2、21-3)的输出信号，并对单相信号进行合成、输出；以及tCK/生成用的DLL(2)的延迟电路(22)，该延迟电路(22)包括：粗调整延迟电路(22-1)；微调整延迟电路(22-2)，其输入粗调整延迟电路(22-1)的输出信号；微调整延迟电路(22-3)，其输入使粗调整延迟电路(22-1)的输出信号经反相器反转的信号；以及多路复用器(26-2)，其输入微调整延迟电路(22-2、22-3)的输出信号，并对单相信号进行合成、输出。
参照图3，本发明在其一个实施例中可构成为具有：第一切换开关(SW1)，该第一切换开关(SW1)从来自输入缓冲器(1)的时钟信号和来自分频电路(6)的分频时钟信号中任选一个，并提供给第一延迟电路(21)和前述第一相位检测器(23)。并且，本发明还可构成为具有：第二输入缓冲器(1B)，其生成与从输入缓冲器(1)输出的时钟信号(CLK1)互补的时钟信号(CLK1B)；第二分频电路(6A)，其使来自前述第二输入缓冲器的时钟信号分频；以及第二切换开关(SW2)，其从来自前述第二输入缓冲器的时钟信号和来自前述第二分频电路的分频时钟信号中任选一个，并提供给前述第四延迟电路。
为了对上述本发明的实施例作更详细说明，以下参照附图对本发明的实施例进行说明。图1是示出本发明一个实施例的构成的图。参照图1，本发明的一个实施例，在图20所示的现有装置的电路构成基础上，还具有分频电路6，该分频电路6对输入缓冲器1的输出信号CLK1进行2分频，并将其输出。经分频电路62分频的时钟信号CLK2(周期＝2×tCK)被提供给tCK/2生成DLL电路2的延迟电路21、相位检测器23、输入输出补偿DLL电路3的延迟电路31以及相位检测器33。多路复用器35A在延迟电路31、32的输出信号OUTR、OUTF的上升沿和下降沿这两沿动作，并输出信号CLKOE(数据输出用时钟信号)。从多路复用器35A输出的信号CLKOE由下列两个脉冲构成，即：由信号OUTR和OUTF的各自的上升沿对上升沿和下降沿的定时进行规定的脉冲，以及由信号OUTR和OUTF的各自的下降沿对上升沿和下降沿的定时进行规定的脉冲。对此，图20所示的多路复用器35B在延迟电路31、32的输出信号OUTR、OUTF的上升沿动作。
更详细地，参照图1，本实施例具有：输入缓冲器1，其与未图示的输入端子相连，并输入时钟信号CLK；分频电路6，其输入从输入缓冲器1输出的时钟信号CLK，并输出对时钟信号CLK进行2分频的分频时钟信号CLK2；tCK/2生成DLL(延迟锁定环：Delay LockLoop)2；输入输出补偿DLL 3；多路复用器4；以及输出缓冲器5，其中，输出与未图示的数据输出端子相连。
tCK/2生成DLL 2具有：延迟电路21，其输入从分频电路6输出的分频时钟信号CLK2，并从多个输出抽头中选择的输出抽头输出使分频时钟信号CLK2延迟的信号CLKHF；延迟电路22，其输入延迟电路21的输出信号CLKHF，并从多个输出抽头中选择的输出抽头输出使信号CLKHF延迟的信号CLKFBH；相位检测器23，其对分频时钟信号CLK2与延迟电路22的输出信号CLKFBH的相位差进行检测；以及计数器24，其根据相位检测器23的输出信号进行递增计数、递减计数，并输出用于切换延迟电路21、22的输出抽头的抽头选择信号。当需要使延迟电路21、22进一步延迟时，计数器24例如进行递增计数，并输出用于选择更长延迟时间的输出抽头的抽头选择信号，而当需要使延迟电路21、22超前时，计数器24例如进行递减计数，并输出用于选择更短延迟时间的输出抽头的抽头选择信号。
输入输出补偿DLL3具有：延迟电路31，其输入从分频电路6输出的分频时钟信号CLK2，并从多个输出抽头中选择的输出抽头输出使分频时钟信号CLK2延迟的信号OUTR(周期＝2×tCK；但是，tCK是时钟信号CLK的一周期)；延迟电路32，其输入延迟电路21的输出信号CLKHF，并从多个输出抽头中选择的输出抽头输出使信号CLKHF延迟的信号OUTF(周期＝2×tCK)；多路复用器35A，其输入延迟电路31、32的输出信号OUTR、OUTF，并输出在信号OUTR的上升沿的定时上升、在信号OUTF的上升沿的定时下降、以及在信号OUTR的下降沿的定时上升、在信号OUTF的下降沿的定时下降的信号CLKOE(数据输出用时钟信号)；伪多路复用器36，其输入多路复用器35A的输出信号CLKOE，并具有与多路复用器4相同的延迟时间；伪缓冲器37，其输入多路复用器36的输出信号，并具有与输出缓冲器5相同的延迟时间；伪缓冲器38，其输入缓冲器37的互补输出信号RCLK、RCLKB，输出单相信号CLKFBI，并具有与输入缓冲器1相同的延迟时间；相位检测器33，其对输入缓冲器1的输出信号CLK1与伪缓冲器38的输出信号CLKFBI的相位差进行检测；以及计数器34，其根据相位检测器33的输出信号进行递增计数、递减计数，并输出用于切换延迟电路31、32的输出抽头的抽头选择信号。当需要使延迟电路31、32进一步延迟时，计数器34例如进行递增计数，并输出用于选择更长延迟时间的输出抽头的抽头选择信号，而当需要使延迟电路31、32超前时，计数器34例如进行递减计数，并输出用于选择更短延迟时间的输出抽头的抽头选择信号。
多路复用器4输入多路复用器35A的输出信号CLKOE，并在各沿从4个数据中顺次选择一个。输出缓冲器5将多路复用器4的输出信号DQj从输出端子输出。具有与多路复用器4相同延迟时间的伪多路复用器36输入高电平和低电平的固定值，并在信号CLKOE的上升沿和下降沿的跃变时进行选择输出。
图2是用于对图1所示的电路动作进行说明的时序图。参照图2，对图1的电路动作进行说明。
在tCK/2生成DLLL2中，延迟电路21、22使分频时钟信号CLK2(时钟信号CLK的2倍周期)延迟，并且进行调整，以使延迟电路22的输出信号CLKFBH的沿与分频时钟CLK2的沿一致。
设延迟电路21、22的延迟时间为td，则有
2td＝tCK信号CLKHF是从分频时钟信号CLK2起延迟tCK/2、周期为2×tCK的信号。
多路复用器35A输入使分频时钟信号CLK2在延迟电路31中延迟了td0的输出信号OUTR，以及使从延迟电路21输出的CLKHF(周期为2tCK)在延迟电路32中延迟了td0的输出信号OUTF，并输出在信号OUTR的上升沿的定时上升、在信号OUTF的上升沿的定时下降、以及在信号OUTR的下降沿的定时上升、在信号OUTF的下降沿的定时下降的信号CLKOE(数据输出用时钟信号)。该信号CLKOE的周期为tCK。并且，信号OUTR(周期为2×tCK)的高电平期间与从信号OUTR延迟了tCK/2的信号OUTF(周期为2×tCK)的上升沿的定时重合，信号OUTR的下降沿的定时与信号OUTF的高电平期间重合，并且生成信号CLKOE，该信号CLKOE在信号OUTR的上升沿的定时上升、在信号OUTF的上升沿的定时下降、在高电平的信号OUTR的下降沿的定时上升、在高电平的OUTF的下降沿的定时下降。
时钟信号CLKOE经具有与多路复用器4相同延迟时间的多路复用器36、具有与输出缓冲器5相同延迟时间的缓冲器37、以及具有与输入缓冲器1相同延迟时间的缓冲器38传输，作为信号CLKFBI被输入相位检测器33。相位检测器33对时钟信号CLK1和信号CLKFBI的相位差进行检测。根据相位检测器33的输出信号，计数器34进行递增计数、递减计数。根据计数器34的输出信号，进行延迟电路31、32的抽头切换。
多路复用器4在构成数据输出用时钟信号的信号CLKOE的上升沿、下降沿的定时，对输出的数据进行切换。
信号CLKHF从分频时钟信号CLK2的上升沿起被延迟了延迟电路21的延迟时间tCK/2并上升(图2的箭头线(1))，信号CLKFBH从信号CLKHF起被延迟了延迟电路21的延迟时间tCK/2，并进行跃变(图2的箭头线(2))。
信号OUTR从分频时钟信号CLK2的上升沿起被延迟了延迟电路31中的延迟时间并上升(图2的箭头线(3))，并从分频时钟信号CLK2的下降沿起被延迟了延迟电路31的延迟时间并下降(图2的箭头线(5))。
信号OUTF从信号CLKHF的上升沿起被延迟了延迟电路32的延迟时间并上升(图2的箭头线(4))，并从信号CLKHF的下降沿起被延迟了延迟电路32的延迟时间并下降(图2的箭头线(6))。
数据输出用时钟信号CLKOE在信号OUTR上升沿的定时上升(图2的箭头线(7))，并在延迟tCK/2的信号OUTF的上升沿下降(图2的箭头线(8))。
接着，数据输出用时钟信号CLKOE在信号OUTR的下降沿上升(图2的箭头线(9))，并在延迟tCK/2的信号OUTF的下降沿下降(图2的箭头线(10))。
因此，数据输出用时钟信号CLKOE的脉宽为：
td0+tCK/2-td0＝tCK/2。
当多路复用器36、缓冲器37、38的延迟时间分别为td3、tD 2、td1时，信号CLKFBI的上升沿从信号CLKOE的上升沿起被延迟了多路复用器36、缓冲器37、38这三者的延迟时间相加的时间，即：td1+tD2+td3(参照图2的(11))。
为了将信号CLKFBI的上升沿的定时控制成与自构成当前信号CLKFBI基础的时钟信号CLK起n周期后的时钟信号CLK1的上升沿(从时钟信号CLK的周期开始时间点起被延迟了输入缓冲器1的延迟时间td1)一致，以输入构成基础的时钟信号CLK的上升沿的定时为基准，信号CLKFBI的上升沿为：
ntCK+td1。
因此，信号CLKOE的上升沿的定时为：
ntCK+td1-(td1+tD2+td3)＝ntCK-tD2-td3。
在经由多路复用器4的数据输出传输路径中，由于从信号CLKOE的上升沿起，多路复用器4的输出的延迟时间为td3，输出缓冲器5的延迟时间为tD 2(图2的(12))，因而数据输出信号DQj的输出定时为：
(ntCK-tD2-td3)+td3+tD2＝ntCK。
也就是说，时钟CLK的时钟周期的开始点(时钟信号CLK的上升沿)和数据输出信号DQj的输出定时是一致的。
并且，时钟信号CLKOE的下降沿的定时从上升沿起被延迟了tCK/2，并且下一第二数据输出信号DQj的输出定时从时钟信号CLK的时钟周期的开始点起，成为tCK/2的定时(图2的(14))。
此外，从下一时钟信号CLKOE的上升沿起(从前一上升沿起被延迟了tCK)，在经由多路复用器4的数据输出传输路径中，由于多路复用器4的输出信号的延迟时间为td3，输出缓冲器5的延迟时间为tD 2，因而第三数据输出信号DQj的输出定时为：
(ntCK-tD2-td3)+td3+tD2+tCK＝ntCK+tCK，成为时钟信号CLK的下一时钟周期的开始点的定时(图2的(16))。
并且，时钟信号CLKOE的下降沿的定时从上升沿起被延迟了tCK/2，第四数据输出信号DQj的输出定时从时钟信号CLK的下一时钟周期的开始点起，成为tCK/2的定时(图2的(18))。通过以上，执行如图2所示的动作。
如图2所示，在时钟信号CLK的2时钟周期中，根据信号CLKOE，4个数据输出信号被输出，各数据输出期间均相等，为tCK/2。
以下对本发明的第二实施例进行说明。图3是示出本发明第二实施例的构成的图。参照图3，在该实施例中，在tCK/2生成DLL 2中，可使用开关SW1对在分频电路6中将输入时钟信号CLK1进行2分频的时钟信号或者普通(未分频)时钟信号进行切换，并可加以使用，而在输入输出补偿DLL 3中，可使用开关SW2对在分频电路6A中将输入时钟信号CLK1B(时钟信号CLK1的互补信号)进行2分频的时钟信号或者普通(未分频)时钟信号进行切换，并可加以使用。并且，在输入输出补偿DLL 3中，也可使用开关SW4进行选择，以免通过占空系数校正(DCC)功能。以下将对与图1所示的实施例之间的不同点进行说明。
在tCK/2生成DLL 2中，图3的延迟电路21具有：粗延迟电路(CDL)21-1；微调延迟电路21-2，其输入粗延迟电路(CDL)21-1的输出信号；以及微调延迟电路21-3，其输入使粗延迟电路(CDL)21-1的输出信号经反相器27-1反转的信号。微调延迟电路21-2、21-3的输出信号OUTA1、OUTA2被输入多路复用器26-1，并作为单相(单端)信号CLKHF被输出。图3的延迟电路22还构成为具有：粗延迟电路(CDL)22-1；微调延迟电路22-2、22-3，其输入粗延迟电路(CDL)22-1的输出的正输出信号，以及来自反相器27-2的反转输出信号。微调延迟电路22-2、22-3的输出信号OUTB1、OUTB2被输入多路复用器26-2，作为单相(单端)信号CLKFBH被输出，并被输入相位检测器23。
以相位检测器23的输出信号为输入的计数器24输出粗延迟电路21-1、22-1以及微调延迟电路21-2、21-3、22-2、22-3的抽头切换信号。
在输入输出补偿DLL 3中，图3的延迟电路31具有：粗延迟电路(CDL)31-1；微调延迟电路31-2、31-3，其输入粗延迟电路(CDL)31-1的输出的正输出信号，以及来自反相器40-1的反转输出信号。微调延迟电路31-2、31-3的输出信号OUTR1、OUTR2在多路复用器35-2中作为单相信号CLKREP被输出。图3的延迟电路32还具有：粗延迟电路(CDL)32-1；微调延迟电路32-2、32-3，其输入粗延迟电路(CDL)32-1的输出的正输出信号，以及来自反相器40-2的反转输出信号。微调延迟电路32-2、32-3的输出信号OUTF1、OUTF与微调延迟电路31-2、31-3的输出信号OUTR1、OUTR2一起被输入多路复用器35-1。多路复用器35-1输出数据输出用的时钟信号CLKOE，并将该信号提供给多路复用器4。在多路复用器4中，根据数据输出用的时钟信号CLKOE，选择输出数据，并将数据DQj从输出缓冲器5输出。
多路复用器35-2输入信号OUTR1和OUTR2，并输出由各自的上升沿对上升沿和下降沿的定时进行规定的单相信号CLKREP。信号CLKREP被输入具有与多路复用器4相同延迟时间的伪多路复用器36。多路复用器36的输出信号被输入具有与输出缓冲器5相同延迟时间的伪缓冲器37。伪缓冲器37输出互补时钟信号RCLK、RCLKB，补偿缓冲器38输入互补时钟信号RCLK、RCLKB，并具有与输入缓冲器1相同的延迟时间。缓冲器38输出单相信号CLKFBI，信号CLKFBI被输入相位检测器33。
以相位检测器33的输出信号为输入的计数器34输出粗延迟电路31-1、32-1与微调延迟电路31-2、31-3、32-2、32-3的抽头切换信号。
在图3所示的构成中，当不使用DCC功能时，在开关SW4中，延迟电路32-1的输入信号不与从tCK/2生成DLL 2输出的CLKHF连接，而选择开关SW2的输出信号。在输入输出补偿DLL 3中，由开关SW2选择分频电路6A的分频输出信号或者输入时钟信号CLKB1B。
此外，输入缓冲器1B与输入缓冲器1的输入端子反相输入，而输出信号与输入缓冲器1的输出信号CLK1反相。另一方面，当使用DCC功能时，在开关SW4中，作为延迟电路32-1的输入信号，由开关SW3选择从tCK/2生成DLL 2输出的信号CLKHF的正相或反相信号。
作为输入到tCK/2生成DLL 2的时钟信号，当由开关SW1选择2分频时钟信号CLK2时，而在输入输出补偿DLL3中，也由开关SW2选择2分频时钟信号。这时的定时动作如图4所示。如图2所示，没有使用信号OUTR、OUTF的两沿，而在本实施例中，如图4所示，信号OUTR1、OUTR2、OUTF1、OUTF2被输出，使用信号OUTR1、OUTR2、OUTF1、OUTF2的上升沿，生成信号CLKOE(参照图4的箭头线(7)、(9)、(10)、(11))。
在tCK/2生成DLL 2选择普通时钟信号，但在输入输出补偿DLL3也可选择普通时钟，此时的动作与图20所示的动作相同。
当由开关SW4选择No-DCC而不选择DCC功能时，仅输入输出补偿DLL 3动作。输入输出补偿DLL 3，针对来自输入缓冲器1的时钟信号CLK1，由粗延迟电路31-1和微调整延迟电路31-2、31-3组成，而针对来自输入缓冲器1B的反相时钟信号CLK1B，则由粗延迟电路32-1和微调整延迟电路32-2、32-3组成，此外，与图18所示的构成基本相同。
以下对本发明的第三实施例进行说明。图5是示出本发明第三实施例的构成的图。参照图5，在如图20所示的构成基础上，本实施例还具有闩锁电路(对准器)25、39，其对来自计数器24、34的抽头选择信号进行闩锁。
在tCK/2生成DLL电路2中，对准器25被构成为以延迟电路21的输出信号CLKHF的上升沿对来自计数器24的抽头选择信号进行闩锁。在本实施例中，对准器25的闩锁定时是重要的，并且由于使用延迟电路21的输出信号CLKHF的上升沿，因而在抽头切换中没有危险。
对准器25以信号CLKHF的上升沿对来自计数器24的抽头选择信号进行闩锁，由于使用闩锁信号对延迟电路21、22的抽头进行切换，因而正如参照14所述，不会产生危险。也就是说，当从延迟电路21的输出抽头输出的信号CLKHF在上升时，在延迟电路21、22中不存在用于传输图14的抽头(D1～D2)的时钟脉冲(在延迟电路21中，信号从输出抽头输出，并确实输入延迟电路22)，此时，进行抽头切换。
在输入输出补偿DLL3中，对准器39被构成为使用信号CLKOE对来自计数器34的抽头选择信号进行闩锁。对准器39在输出信号CLKOE的上升沿对抽头选择信号进行闩锁，由于使用被闩锁的信号对延迟电路31、32的抽头进行切换，因而正如参照13和图14所述，不会产生危险。也就是说，当输出信号CLKOF在上升时，也就是信号OUTR从延迟电路31输出的时刻，由于信号OUTF比OUTR延迟输出，因而在延迟电路31和延迟电路32中不存在用于传输抽头的时钟脉冲，此时，进行抽头切换。该构成除了具有对准器25、39以外，由于与图20所示的相同，因而省略说明。
以下将对本发明的第四实施例进行说明。图6是示出本发明第四实施例的构成的图。在图18所示的构成基础上，本实施例还具有闩锁电路(对准器)39，其对来自计数器34的抽头选择信号进行闩锁。
在输入输出补偿DLL 3中，对准器39被构成为，使用延迟电路31的输出信号CLKOE对来自计数器34的抽头选择信号进行闩锁。
以下对本发明的第五实施例进行说明。图7是示出本发明第五实施例的构成的图。参照图7，在具有图1所示的分频电路6的构成基础上，本实施例在tCK/2生成DLL2、输入输出补偿DLL3中还具有闩锁电路(对准器)25、39，其对来自计数器24、34的抽头选择信号进行闩锁。当延迟电路21、22、延迟电路31、32的抽头切换时，不会发生危险。
图8是示出上述各实施例的输入缓冲器1、1B的构成例子的图。图8(a)所示的输入缓冲器被构成为具有：差动对晶体管MN101、MN102，其被构成为差动电路，源极被连接一起，与恒流电源N沟道MOS晶体管MN103(激活信号与栅极相连，备用时断开)相连；栅极分别与差动输入端子IN1、IN2相连；以及反相器INV101，其具有依靠连接在差动对晶体管MN101、MN102的漏极与电源VDD之间的电流镜像电路MP101、MP102产生的有源负荷，与差动对晶体管的输出端相连；并构成进行波形整形的缓冲器。差动时钟信号CLK、CLKB被输入到差动输入端子IN1、IN2，而单相信号CLK1从输出端子OUT输出。
图8(b)所示的输入缓冲器，在图8(a)的构成基础上，还具有两个P沟道MOS晶体管MP103、MP104、两个N沟道MOS晶体管MN103、MN104，输入信号的上升沿和下降沿的传输延迟时间差变小，确保与视窗时间的规格对应的裕量，并适合在SDRAM的输入接受器电路中使用。
参照图8(b)，具有分别与在栅极连接有激活信号的N沟道MOS晶体管MN105相连接的，栅极与差动输入端子IN1、IN2相连接，源极被连接一起，构成差动对的晶体管MN101、MN102并联的晶体管MN103、MN104，而且具有分别与构成电流镜像的P沟道MOS晶体管MP101、MP102并联的P沟道MOS晶体管MP103、MP104，N沟道MOS晶体管MN103、104的栅极被连接一起，并且与N沟道MOS晶体管MN101的漏极相连。差动输入端子IN1、IN2分别被连接P沟道MOS晶体管MP103、MP104的栅极。CLK、CLKB被输入差动输入端子IN1、IN2，CLK1从输出端子OUT输出。此外，有关图8(b)所示的构成详情，请参照专利第3061126号公报。
图9(a)示出图1的相位检测器23(33)的构成一例的图。该相位检测器23(33)具有：反相器INV 201，其输入分频时钟信号CLK2；反相器INV 202，其输入信号CLKFBH；“与非”电路NAND 201，其输入使分频时钟信号CLK2经反相器INV 201反转的信号以及使信号CLKFBH经反相器INV 202反转的信号；NAND 202，其输出使分频时钟信号CLK2经导通状态的传输门TG1延迟的信号以及使信号CLKFBH经反相器INV 202反转的信号；RS触发器，其由NAND 203和NAND 204构成；NAND 205，其输入NAND 203的输出信号和使反相器INV 202的输出信号经反相器INV 203反转的信号；NAND206，其输入NAND 204的输出信号和反相器INV 203的输出信号；以及RS触发器，其由NAND 207和NAND构成。检测信号UPH从NAND 208的输出端输出。在相位检测器33中，当对信号CLKFBI和时钟信号CLK1进行比较时，NAND 207的输出信号可用作检测信号UPI。
图9(a)的相位检测器被构成为：以反馈信号CLKFBI/CLKFBH为基准，对输入侧的时钟信号CLK1/CLK2的相位的延迟、超前进行检测，并输出检测信号UPI/UPH。当分频时钟信号CLK2的上升沿的相位与信号CLKFBH的上升沿相比延迟时，信号UPH变高(参照图9(c))，在接受该信号UPH的计数器24(参照图1)中，例如，进行递增计数，以使延迟电路21、22(参照图1)中的延迟量增大，输出用于切换延迟电路21、22的抽头的抽头控制信号。并且，当分频时钟信号CLK2的上升沿的相位与信号CLKFBH的上升沿相比超前时，UPH变低(参照图9(c))，在计数器34(参照图1)中，例如，进行递减计数，以使延迟电路21、22(参照图1)中的延迟量减少，输出用于切换延迟电路21、22的抽头的抽头控制信号。
当时钟信号CLK1的下降沿的相位与信号CLKFBI的上升沿相比超前时，UPI变高(参照图9(b))，接受该信号UPI的计数器34(参照图1)使延迟电路31、32(参照图1)的延迟量增加。当时钟信号CLK1的下降沿的相位与信号CLKFBI的上升沿相比延迟时，UPI变低(参照图9(b))，在计数器24中，对延迟电路21、22的抽头切换进行控制，以使延迟电路21、22的延迟量减少。
图10是示出图1的分频电路6、图3的分频电路6A的构成一例。如图10(a)所示，由D型触发器和反相器INV构成2分频电路。如图10(b)所示，D型触发器被构成为具有：主闩锁单元和从闩锁单元，主闩锁单元具有：定时反相器501，用于允许时钟信号CLK1以低电平输出；反相器502，其输入端和输出端相互相连；以及定时反相器503，用于允许时钟信号CLK1以高电平输出；从闩锁单元具有：定时反相器504，用于允许时钟信号CLK1以高电平输出；反相器505，其输入端和输出端相互相连；以及定时反相器506，用于允许时钟信号CLK1以低电平输出。反相器507使D型触发器的输出信号Q反转，并将该输出信号Q提供给数据输入端子D。当时钟信号CLK1在低电平时，主闩锁单元的定时反相器501导通，输入信号从反相器502输出；当时钟信号CLK1在高电平时，在主闩锁单元中，定时反相器503导通，反相器502、503构成触发器，并对输入信号进行闩锁，从闩锁单元的定时反相器504导通，并且用于使反相器502的输出信号经反相器504、504反转的信号被输出。
图11示出了图5、图6、图7所示的对准器25、39的1比特数据的构成，并构成为D型触发器。图11(b)是示出对准器25、39的1比特数据(计数器24、34的1比特)的主从方式的闩锁电路(触发器)的构成一例。该D型触发器在信号CLKHF/CLKOE的上升沿对计数器输出信号进行闩锁。也就是说，当信号G(CLKHF/CLKOE)在低电平时，主闩锁单元的定时反相器601导通，数据D(正逻辑)从反相器602输出，当信号G在高电平时，在主闩锁单元中，定时反相器603导通，反相器602、603构成触发器，并对数据进行闩锁，从闩锁单元的定时反相器604导通，并且把反相器602的输出经反相器604、505反转的信号被输出。
图12是示出图1的多路复用器35A的构成一例的图。参照图12，该多路复用器具有：“同”(EXNOR)电路303，用于输入信号OUTR和使信号OUTR被延迟电路301和反相器302延迟反转的信号；反相器304，用于使EXNOR电路303的输出信号反转；EXNOR电路311，用于输入信号OUTF和使信号OUTF被延迟电路309和反相器310延迟反转的信号；反相器312，用于使EXNOR电路311的输出信号反转；P沟道MOS晶体管MP21，其源极端子与电源VDD相连，反相器304的输出端子与栅极端子相连；以及N沟道MOS晶体管MN22，其漏极端子与P沟道MOS晶体管MP21的漏极端子相连，并且将EXNOR电路311的输出信号被由晶体管MP22、MN23构成的传输门延迟的信号输入到栅极端子。P沟道MOS晶体管MP21的漏极端子和N沟道MOS晶体管MN22的漏极端子的连接点与输出端子OUTOE相连接，并且输出数据输出用的时钟信号CLKOE(参照图1)。
此外，该多路复用器还具有：P沟道MOS晶体管MP23，其源极端子与电源VDD相连，并且反相器312的输出端子与栅极端子相连；以及N沟道MOS晶体管MN24，其漏极端子与P沟道MOS晶体管MP23的漏极端子相连，并且将EXNOR电路303的输出信号被由晶体管MP24、MN25构成的传输门延迟的信号输入到栅极端子。P沟道MOS晶体管MP23的漏极端子和N沟道MOS晶体管MN24的漏极端子的连接点与输出端子OUTOEB相连，并且输出信号CLKOEB(CLKOE的互补信号)。当使用单相信号CLKOE而不使用CLKOEB(CLKOE的互补信号)时，可以省略由P沟道MOS晶体管MP23和N沟道MOS晶体管MN24、晶体管MP24、MN25构成的传输门。
以下对图12所示的多路复用器的动作进行说明。在该多路复用器中，当信号OUTR上升时，从EXNOR电路303输出按照延迟电路301和反相器302的延迟时间规定的脉冲。用于接受经反相器304反转的低电平脉冲信号的P沟道MOS晶体管MP21导通，并将输出端子OUTOE提高到电源电位VDD，而变为高电平。
随后，当信号OUTF上升时，从EXNOR电路311输出按照延迟电路309和反相器310的延迟时间。规定的脉冲。用于将使该脉冲经传输门延迟的信号输入栅极端子的N沟道MOS晶体管MN22导通，输出端子OUTOE变为低电平。
并且，当信号OUTR下降时，从EXNOR电路303输出按照延迟电路301和反相器302的延迟时间规定的脉冲。用于输入经反相器304反转的低电平脉冲的P沟道MOS晶体管MP21导通，输出端子OUTOE变为高电平。
当信号OUTF下降时，从EXNOR电路311输出按照延迟电路309和反相器310的延迟时间规定脉宽的脉冲。用于将经传输门延迟的信号输入栅极端子的N沟道MOS晶体管MN22导通，输出端子OUTOE变为低电平。
图13是示出图3的多路复用器35-1的构成一例的图。参照图13，该构成具有：在电源VDD和电源VSS之间纵向串联连接的P沟道MOS晶体管MP21、MP22、N沟道MOS晶体管MN21、MN22。信号OUTR2、OUTF1、OUTR1、OUTF1分别被输入至P沟道MOS晶体管MP21、MP22、N沟道MOS晶体管MN21、MN22的栅极端子。
该构成还具有：在电源VDD和电源VSS之间纵向串联连接的P沟道MOS晶体管MP23、MP24、N沟道MOS晶体管MN23、MN24。信号OUTR1、OUTF2、OUTR2、OUTF2分别被输入至P沟道MOS晶体管MP23、MP24、N沟道MOS晶体管MN23、MN24的栅极端子。P沟道MOS晶体管MP22的漏极端子和N沟道MOS晶体管MN21的漏极端子的连接点与P沟道MOS晶体管MP24的漏极端子和N沟道MOS晶体管MN23的漏极端子的连接点彼此相连，并一起输入至反相器INV 21的输入端子。
该构成还具有：在电源VDD和电源VSS之间纵向串联连接的P沟道MOS晶体管MP31、MP32、N沟道MOS晶体管MN31、MN32。信号OUTF1、OUTR1、OUTF2、OUTR2分别被输入至P沟道MOS晶体管MP31、MP32、N沟道MOS晶体管MN31、MN32的栅极端子。
该构成还具有：在电源VDD和电源VSS之间串联的P沟道MOS晶体管MP33、MP34、N沟道MOS晶体管MN33、MN34。信号OUTF2、OUTR2、OUTF1、OUTR1分别被输入到P沟道MOS晶体管MP33、MP34、N沟道MOS晶体管MN33、MN34的栅极端子。P沟道MOS晶体管MP32的漏极端子和N沟道MOS晶体管MN31的漏极端子的连接点与P沟道MOS晶体管MP34的漏极端子和N沟道MOS晶体管MN33的漏极端子的连接点彼此相连，并一起输入到反相器INV31的输入端子。
反相器INV 21的输出信号通过反相器INV 22被输入至其源极端子与电源VDD相连的P沟道MOS晶体管MP25的栅极端子。反相器INV31的输出信号通过传输门(由晶体管MP26、MN26构成的正常导通状态)被输入至其源极端子与电源VSS相连的N沟道MOS晶体管MN25的栅极端子。P沟道MOS晶体管MP25的漏极端子与N沟道MOS晶体管MN25的漏极端子共同连接，并与输出端子OUTOE相连。
反相器INV31的输出信号通过反相器INV32被输入至其源极端子与电源VDD相连的P沟道MOS晶体管MP35的栅极端子。反相器INV 21的输出信号通过传输门(由晶体管MP36、MN36构成的正常导通状态)被输入至其源极端子与电源VSS相连的N沟道MOS晶体管MN35的栅极端子。P沟道MOS晶体管MP35的漏极端子与N沟道MOS晶体管MN35的漏极端子共同连接，并与输出端子OUTOEB相连。当不使用CLKOE的互补信号CLKOEB时，可省略P沟道MOS晶体管MP35、N沟道MOS晶体管MN35、反相器INV32、晶体管MP36、MN36。
以下对图13所示的多路复用器的动作进行说明。在信号OUTR1的上升沿(信号OUTF1是高电平)(图4(7))，N沟道MOS晶体管MN21、MN22导通，节点N1被放电，并通过反相器INV 21、22被传送。向P沟道MOS晶体管MP25的栅极端子施加低电平，输出端子OUTOE被充电，信号CLKOE上升。
在信号OUTF2的上升沿(信号OUTR1是高电平)(图4(9))，N沟道MOS晶体管MN31、MN32导通，节点N2被放电，经反相器INV31被反转的信号通过传输门(MN26、MP26)被传送，向N沟道MOS晶体管MN25的栅极端子施加高电平，输出端子OUTOE被放电，信号CLKOE下降。
在信号OUTR2的上升沿(信号OUTF2是高电平)(图4(10))，N沟道MOS晶体管MN23、MN24导通，节点N1被放电，并通过反相器INV 21、22被传送。向P沟道MOS晶体管MP25的栅极端子施加低电平，输出端子OUTOE被充电，信号CLKOE上升。
在信号OUTF1的上升沿(信号OUTR2是高电平)(图4(11))，N沟道MOS晶体管MN33、MN24导通，节点N2被放电，经反相器INV31被反转的信号通过传输门(MN26、MP26)被传送，向N沟道MOS晶体管MN25的栅极端子施加高电平，输出端子OUTOE被放电，信号CLKOE下降。
当信号OUTR2、OUTF1一同为低电平时，或者当信号OUTR1、OUTF2一同为低电平时，节点N1被充电，此时，P沟道MOS晶体管MP25断开。
当信号OUTF1、OUTR1一同为低电平时，或者当信号OUTF2、OUTR2一同为低电平时，节点N2被充电，此时，P沟道MOS晶体管MP35断开。
虽然以上结合适用于DDR-SDRAM的实施例对本发明作了说明，然而本发明也同样适用于能实现占空系数校正功能的任何DLL、使输入时钟信号与输出时钟信号的相位一致的任何用途的DLL。在上述实施例中，从计数器24、35输出到延迟电路21、22、延迟电路31、32的抽头选择信号可用作经常仅有1比特变化的格雷码(Grey Code)。
也就是说，本发明不限于仅上述实施例的构成，本领域技术人员可在专利申请范围的权利要求的发明范围内对本发明进行各种变更和修正。
如上所述，根据本发明，可取得下列效果，即：通过构成DCC功能的DLL，可采用使输入时钟分频的信号减少动作时的消耗电流。
当本发明在DDR-SDRAM等中实施时，可取得下列效果，即：可一边减少动作时的消耗电流，一边对由于时钟脉冲相位差引起的时钟信号的占空系数偏差进行校正，并按照正确周期(例如，时钟周期(tCK)的二分之一)输出数据。
此外，根据本发明，可取得下列效果，即：通过设置用于对选择延迟电路抽头的抽头选择信号进行闩锁的电路，可避免在DLL的延迟电路的抽头切换时发生危险，可避免误动作等，同时可稳定动作，特别是提高可靠性。

Claims (34)

1.一种半导体集成电路装置，其特征在于，
该装置具有：
第一延迟锁定环电路，该电路包括：
·输入缓冲器，其输入时钟信号；
·分频电路，其输入从前述输入缓冲器输出的时钟信号，并使前述输入的时钟信号分频、输出；
·第一延迟电路，其输入从前述分频电路输出的分频时钟信号，并从在延迟时间相互不同的多个输出抽头中选择的输出抽头输出使前述分频时钟信号延迟的信号；
·第二延迟电路，其输入前述第一延迟电路的输出信号，并从在延迟时间相互不同的多个输出抽头中选择的输出抽头输出使前述第一延迟电路的输出信号延迟的信号；
·第一相位检测器，其输入从前述分频电路输出的分频时钟信号以及从前述第二延迟电路输出的信号，并对这些信号的相位差进行检测；和
·第一计数器，用于接受前述第一相位检测器的输出信号，按照相位的超前、延迟，来改变计数值，并输出用于切换前述第一延迟电路和前述第二延迟电路的输出抽头的抽头选择信号；
第二延迟锁定环电路，该电路包括：
·第三延迟电路，其输入从前述分频电路输出的分频时钟信号，并从在延迟时间相互不同的多个输出抽头中选择的输出抽头输出使前述分频时钟信号延迟的信号；
·第四延迟电路，其输入前述第一延迟电路的输出信号，并从在延迟时间相互不同的多个输出抽头中选择的输出抽头输出使前述第一延迟电路的输出信号延迟的信号；
·第一多路复用器，其输入前述第三延迟电路的输出信号和前述第四延迟电路的输出信号，并输出由这两个输山信号的各自的上升沿对脉冲的上升沿和下降沿的定时进行规定的、以及由前述两个输出信号的各自的下降沿对下一脉冲的上升沿和下降沿的定时进行规定的信号；
·伪第二多路复用器，其输入前述第一多路复用器的输出信号；
·伪第一缓冲器，其输入前述伪第二多路复用器的输出信号，并具有与输出缓冲器相同的延迟时间；
·伪第二缓冲器，其输入前述伪第一缓冲器的输出信号，并具有与前述输入缓冲器相同的延迟时间；
·第二相位检测器，其输入从前述输入缓冲器输出的时钟信号以及从前述伪第二缓冲器输出的信号，并对这些信号的相位差进行检测；和
·第二计数器，其接受前述第二相位检测器的输出信号，按照相位的超前、延迟，来改变计数值，并输出用于切换前述第三延迟电路和前述第四延迟电路的输出抽头的抽头选择信号；
以及
第三多路复用器，其将从前述第一多路复用器输出的信号作为数据输出用时钟信号输入，并从输入的多个数据中选择一个进行输出，
前述伪第二多路复用器具有与前述第三多路复用器相同的延迟时间，
前述输出缓冲器输入从前述第三多路复用器输出的信号，并将该输出信号作为输出数据从输出端子输出。
2.根据权利要求1所述的半导体集成电路装置，其特征在于，
前述第一多路复用器包括：
第一信号生成电路，其输入前述第三延迟电路的输出信号，并当前述第三延迟电路的输出信号的上升沿和下降沿跃变时，输出预定的规定宽度的脉冲；
第二信号生成电路，其输入前述第四延迟电路的输出信号，并当前述第四延迟电路的输出信号的上升沿和下降沿跃变时，输出预定的规定宽度的脉冲；以及
导电类型相反的第一晶体管和第二晶体管，其串联连接在高位侧电源与低位侧电源之间，并从连接点输出输出信号，
前述第一信号生成电路的输出信号的反转信号被提供给前述第一晶体管的控制端子，
使前述第二信号生成电路的输出信号延迟的信号被提供给前述第二晶体管的控制端子。
3.根据权利要求1所述的半导体集成电路装置，其特征在于，
前述第一延迟电路具有：第一粗调整延迟电路；第一微调整延迟电路，其输入前述第一粗调整延迟电路的输出信号；第二微调整延迟电路，其输入使前述第一粗调整延迟电路的输出信号经反相器反转的信号；以及第四多路复用器，其输入前述第一微调整延迟电路和前述第二微调整延迟电路的输出信号，并对单相信号进行合成，
前述第二延迟电路具有：第二粗调整延迟电路；第三微调整延迟电路，其输入前述第二粗调整延迟电路的输出信号；第四微调整延迟电路，其输入使前述第二粗调整延迟电路的输出信号以反相器反转的信号；以及第五多路复用器，其输入前述第三微调整延迟电路和前述第四微调整延迟电路的输出信号，并对单相信号进行合成。
4.根据权利要求1所述的半导体集成电路装置，其特征在于，
前述第三延迟电路具有：第三粗调整延迟电路；第五微调整延迟电路，其输入前述第三粗调整延迟电路的输出信号；以及第六微调整延迟电路，其输入使前述第三粗调整延迟电路的输出信号经反相器反转的信号，
前述第四延迟电路具有：第四粗调整延迟电路；第七微调整延迟电路，其输入前述第四粗调整延迟电路的输出信号；以及第八微调整延迟电路，其输入使前述第四粗调整延迟电路的输出信号经反相器反转的信号，
前述第一多路复用器输入从前述第五至第八微调整延迟电路分别输出的第一至第四延迟信号，并输出由前述第一延迟信号及前述第四延迟信号的各自的上升沿对上升沿和下降沿的定时进行规定的信号，以及输出由前述第二延迟信号及前述第三延迟信号的各自的上升沿对上升沿和下降沿的定时进行规定的信号。
5.根据权利要求1所述的半导体集成电路装置，其特征在于，该装置具有第一对准器，该第一对准器将从前述第一延迟电路输出的信号作为闩锁定时信号输入，对从前述第一计数器输出的抽头选择信号进行闩锁，并提供给前述第一延迟电路和前述第二延迟电路。
6.根据权利要求1所述的半导体集成电路装置，其特征在于，该装置具有第二对准器，该第二对准器将前述第一多路复用器的输出信号作为闩锁定时信号输入，对从前述第二计数器输出的抽头选择信号进行闩锁，并提供给前述第三延迟电路和前述第四延迟电路。
7.根据权利要求1所述的半导体集成电路装置，其特征在于，该装置还具有第一切换开关，该第一切换开关从来自前述输入缓冲器的时钟信号和来自前述分频电路的分频时钟信号中任选一个，并提供给前述第一延迟电路和前述第一相位检测器。
8.根据权利要求1所述的半导体集成电路装置，其特征在于，该装置还具有：
第二输入缓冲器，其生成与从前述输入缓冲器输出的时钟信号互补的时钟信号；
第二分频电路，其使来自前述第二输入缓冲器的时钟信号分频；以及
第二切换开关，其从来自前述第二输入缓冲器的时钟信号和来自前述第二分频电路的分频时钟信号中任选一个，并提供给前述第四延迟电路。
9.根据权利要求1所述的半导体集成电路装置，其特征在于，
前述第一相位检测器以前述第二延迟电路的输出信号为基准，对前述分频时钟信号的相位的延迟、超前进行检测，
前述第二相位检测器以从前述伪第二缓冲器输出的信号为基准，对从前述输入缓冲器输出的时钟信号的相位的延迟、超前进行检测。
10.根据权利要求1所述的半导体集成电路装置，其特征在于，前述分频电路是用于输出频率为输入信号频率的二分之一的信号的2分频电路。
11.一种半导体集成电路装置，其特征在于，
该装置具有：
第一延迟锁定环电路，该电路包括：
·输入缓冲器，其输入时钟信号；
·第一延迟电路，其输入从前述输入缓冲器输出的时钟信号，并从在延迟时间相互不同的多个输出抽头中选择的输出抽头输出使来自前述输入缓冲器的时钟信号延迟的信号；
·第二延迟电路，其输入前述第一延迟电路的输出信号，并从在延迟时间相互不同的多个输出抽头中选择的输出抽头输出使前述第一延迟电路的输出信号延迟的信号；
·第一相位检测器，其输入从前述输入缓冲器输出的时钟信号以及前述第二延迟电路的输出信号，并对这些信号的相位差进行检测；
·第一计数器，其接受前述第一相位检测器的输出信号，按照相位的超前、延迟，来改变计数值，并输出用于切换前述第一延迟电路和前述第二延迟电路的输出抽头的抽头选择信号；和
·第一对准器，其将从前述第一延迟电路输出的信号作为闩锁定时信号输入，对从前述第一计数器输出的抽头选择信号进行闩锁，并提供给前述第一延迟电路和前述第二延迟电路；
第二延迟锁定环电路，该电路包括：
·第三延迟电路，其输入从前述输入缓冲器输出的时钟信号，并从在延迟时间相互不同的多个输出抽头中选择的输出抽头输出使来自前述输入缓冲器的时钟信号延迟的信号；
·第四延迟电路，其输入前述第一延迟电路的输出信号，并从在延迟时间相互不同的多个输出抽头中选择的输出抽头输出使前述第一延迟电路的输出信号延迟的信号；
·第一多路复用器，其输入前述第三延迟电路的输出信号和前述第四延迟电路的输出信号，并输出由这两个输出信号的各自的上升沿对脉冲的上升沿和下降沿的定时进行规定的、以及由前述两个输出信号的各自的下降沿对下一脉冲的上升沿和下降沿的定时进行规定的信号；
·伪第二多路复用器，其输入前述第一多路复用器的输出信号；
·伪第一缓冲器，其输入前述伪第二多路复用器的输出信号，并具有与输出缓冲器相同的延迟时间；
·伪第二缓冲器，其输入前述伪第一缓冲器的输出信号，并具有与前述输入缓冲器相同的延迟时间；
·第二相位检测器，其输入从前述输入缓冲器输出的时钟信号以及从前述伪第二缓冲器输出的信号，并对这些信号的相位差进行检测；
·第二计数器，其接受前述第二相位检测器的输出信号，按照相位的超前、延迟，来改变计数值，并输出用于切换前述第三延迟电路和前述第四延迟电路的输出抽头的抽头选择信号；和
·第二对准器，其将从前述第一多路复用器的输出信号作为闩锁定时信号输入，对从前述第二计数器输出的抽头选择信号进行闩锁，并提供给前述第三延迟电路和前述第四延迟电路；
以及
第三多路复用器，其将从前述第一多路复用器输出的信号作为数据输出用时钟信号输入，并从输入的多个数据中选择一个进行输出，
前述伪第二多路复用器具有与前述第三多路复用器相同的延迟时间，
前述输出缓冲器输入从前述第三多路复用器输出的信号，并将该信号作为输出数据从输出端子输出。
12.根据权利要求11所述的半导体集成电路装置，其特征在于，
前述第一相位检测器以前述第二延迟电路的输出信号为基准，对从前述输入缓冲器输出的时钟信号的相位的延迟、超前进行检测，
前述第二相位检测器以从前述伪第二缓冲器输出的信号为基准，对从前述输入缓冲器输出的时钟信号的相位的延迟、超前进行检测。
13.根据权利要求11所述的半导体集成电路装置，其特征在于，
前述第一多路复用器包括：
第一信号生成电路，其输入前述第三延迟电路的输出信号，并当前述第三延迟电路的输出信号的上升沿和下降沿跃变时，输出预定的规定宽度的脉冲；
第二信号生成电路，其输入前述第四延迟电路的输出信号，并当前述第四延迟电路的输出信号的上升沿和下降沿跃变时，输出预定的规定宽度的脉冲；以及
导电类型相反的第一晶体管和第二晶体管，其串联连接在高位侧电源与低位侧电源之间，并从连接点输出输出信号，
前述第一信号生成电路的输出信号的反转信号被提供给前述第一晶体管的控制端子，
使前述第二信号生成电路的输出信号延迟的信号被提供给前述第二晶体管的控制端子。
14.根据权利要求11所述的半导体集成电路装置，其特征在于，
前述第一延迟电路具有：第一粗调整延迟电路；第一微调整延迟电路，其输入前述第一粗调整延迟电路的输出信号；第二微调整延迟电路，其输入使前述第一粗调整延迟电路的输出信号经反相器反转的信号；以及第四多路复用器，其输入前述第一微调整延迟电路和前述第二微调整延迟电路的输出信号，并对单相信号进行合成，
前述第二延迟电路具有：第二粗调整延迟电路；第三微调整延迟电路，其输入前述第二粗调整延迟电路的输出信号；第四微调整延迟电路，其输入使前述第二粗调整延迟电路的输出信号以反相器反转的信号；以及第五多路复用器，其输入前述第三微调整延迟电路和前述第四微调整延迟电路的输出信号，并对单相信号进行合成。
15.根据权利要求11所述的半导体集成电路装置，其特征在于，
前述第三延迟电路具有：第三粗调整延迟电路；第五微调整延迟电路，其输入前述第三粗调整延迟电路的输出信号；以及第六微调整延迟电路，其输入使前述第三粗调整延迟电路的输出信号经反相器反转的信号，
前述第四延迟电路具有：第四粗调整延迟电路；第七微调整延迟电路，其输入前述第四粗调整延迟电路的输出信号；以及第八微调整延迟电路，其输入使前述第四粗调整延迟电路的输出信号经反相器反转的信号，
前述第一多路复用器输入从前述第五至第八微调整延迟电路分别输出的第一至第四延迟信号，并输出由前述第一延迟信号及前述第四延迟信号的各自的上升沿对上升沿和下降沿的定时进行规定的信号，以及输出由前述第二延迟信号及前述第三延迟信号的各自的上升沿对上升沿和下降沿的定时进行规定的信号。
16.一种半导体集成电路装置，其特征在于，
该装置具有：
延迟锁定环电路，该电路包括：
·输入缓冲器，其输入时钟信号；
·延迟电路，其输入从前述输入缓冲器输出的时钟信号，并从在延迟时间相互不同的多个输出抽头中选择的输出抽头输出使前述输入的时钟信号延迟的信号；
·伪第一多路复用器，其输入前述延迟电路的输出信号；
·伪第一缓冲器，其输入前述伪第一多路复用器的输出信号，并具有与输出缓冲器相同的延迟时间；
·伪第二缓冲器，其输入前述伪第一缓冲器的输出信号，并具有与前述输入缓冲器相同的延迟时间；
·相位检测器，其输入从前述输入缓冲器输出的时钟信号以及前述伪第二缓冲器的输出信号，并对这些信号的相位差进行检测；
·计数器，其接受前述相位检测器的输出信号，按照相位的超前、延迟，来改变计数值，并输出用于切换前述延迟电路的输出抽头的抽头选择信号；和
·对准器，其将前述延迟电路的输出信号作为闩锁定时信号输入，对从前述计数器输出的抽头选择信号进行闩锁，并提供给前述延迟电路；
以及
第二多路复用器，其将从前述延迟电路输出的信号作为数据输出用时钟信号输入，并从输入的多个数据中选择一个进行输出，
前述伪第一多路复用器具有与前述第二多路复用器相同的延迟时间，
前述输出缓冲器输入从前述第二多路复用器输出的信号，并将该信号作为输出数据从输出端子输出。
17.根据权利要求16所述的半导体集成电路装置，其特征在于，
前述相位检测器以从前述伪第二缓冲器输出的信号为基准，对从前述输入缓冲器输出的时钟信号的相位的延迟、超前进行检测。
18.一种延迟锁定环装置，通过对第一和第二延迟电路的延迟时间进行调整，从前述第一延迟电路输出使输入信号延迟前述输入信号二分之一周期的信号，以使输入信号经串联连接的前述第一和第二延迟电路而延迟的信号与前述输入信号的相位一致，
其特征在于，该延迟锁定环装置具有：
分频电路，其使前述输入信号分频；以及
第一延迟调整装置，其使前述分频电路的输出信号经前述第一和第二延迟电路而延迟，并输出对前述第一和第二延迟电路的延迟时间进行调整的控制信号，以使前述分频电路的输出信号和前述第二延迟电路的输出信号的相位一致。
19.根据权利要求18所述的延迟锁定环装置，其特征在于，该装置具有第一闩锁电路，该第一闩锁电路使用前述第一延迟电路的输出信号对来自前述第一延迟调整装置的控制信号进行闩锁，并提供给前述第一和第二延迟电路。
20.一种延迟锁定环装置，其特征在于，该装置具有第一延迟锁定环装置和第二延迟锁定环装置，其中，
前述第一延迟锁定环装置通过对串联的第一和第二延迟电路的延迟时间进行调整，从前述第一延迟电路输出使输入信号延迟前述输入信号二分之一周期的信号，以使输入信号在前述串联的第一和第二延迟电路中延迟的信号与前述输入信号的相位一致，第一延迟锁定环装置包括：
分频电路，其使前述输入信号分频；以及
第一延迟调整装置，使前述分频电路的输出信号经前述第一和第二延迟电路而延迟，并输出用于对前述第一和第二延迟电路的延迟时间进行调整的控制信号，以使前述分频电路的输出信号和前述第二延迟电路的输出信号的相位一致，
前述第二延迟锁定环装置根据前述输入信号，生成数据输出用的时钟信号，并将前述数据输出用的时钟信号提供给用于选择输出多个数据的第三多路复用器，第二延迟锁定环装置包括：
第三延迟电路，其输入并延迟前述分频电路的输出信号，并输出第一信号；
第四延迟电路，其输入并延迟前述第一延迟锁定环装置的输山信号，并输出第二信号；
第一多路复用器，其输入来自前述第三和第四延迟电路的前述第一和第二信号，并将由前述第一和第二信号的各自的上升沿对脉冲的上升沿和下降沿的定时进行规定的、以及由前述第一和第二信号的各自的下降沿对下一脉冲的上升沿和下降沿的定时进行规定的信号，作为前述数据输出用的时钟信号输出；以及
第二延迟调整装置，其输出用于对前述第三和第四延迟电路的延迟时间进行调整的控制信号，以使前述数据输出用的时钟信号至少延迟前述多路复用器的延迟时间程度的信号和前述输入信号的相位一致。
21.根据权利要求20所述的延迟锁定环装置，其特征在于，该装置具有第二闩锁电路，该第二闩锁电路使用前述数据输出用的时钟信号对来自前述第二延迟调整装置的控制信号进行闩锁，并提供给前述第三和第四延迟电路。
22.根据权利要求20所述的延迟锁定环装置，其特征在于，该装置具有第一闩锁电路，该第一闩锁电路使用前述第一延迟电路的输出信号对来自前述第一延迟调整装置的控制信号进行闩锁，并提供给前述第一和第二延迟电路。
23.一种延迟锁定环装置，其特征在于，该装置具有：第一延迟锁定环电路和第二延迟锁定环电路，其中
所述第一延迟锁定环电路包括：
第一延迟电路，其输入使从用于输入时钟信号的输入缓冲器输出的时钟信号经分频电路分频的时钟信号，并从在延迟时间相互不同的多个输出抽头中选择的输出抽头输出使前述分频时钟信号延迟的信号；
第二延迟电路，其输入前述第一延迟电路的输出信号，并从在延迟时间相互不同的多个输出抽头中选择的输出抽头输出使前述第一延迟电路的输出信号延迟的信号；
第一相位检测器，其输入前述分频时钟信号和前述第二延迟电路的输出信号，并对这些信号的相位差进行检测；以及
第一计数器，其接受前述第一相位检测器的输出信号，按照相位的超前、延迟，改变计数值，并输出用于切换前述第一延迟电路和前述第二延迟电路的输出抽头的抽头选择信号，
所述第二延迟锁定环电路包括，
第三延迟电路，其输入从前述分频电路输出的分频时钟信号，并从在延迟时间相互不同的多个输出抽头中选择的输出抽头输出使前述分频时钟信号延迟的信号；
第四延迟电路，其输入前述第一延迟电路的输出信号，并从在延迟时间相互不同的多个输出抽头中选择的输出抽头输出使前述第一延迟电路的输出信号延迟的信号；
第一多路复用器，其输入前述第三延迟电路的输出信号和前述第四延迟电路的输出信号，并输出由两个前述输出信号的各自的上升沿对脉冲的上升沿和下降沿的定时进行规定的、以及由两个前述输出信号的各自的下降沿对下一脉冲的上升沿和下降沿的定时进行规定的信号；
延迟装置，其使前述第一多路复用器的输出信号延迟规定时间；
第二相位检测器，其输入从前述输入缓冲器输出的时钟信号以及前述延迟装置的输出信号，并对这些信号的相位差进行检测；以及
第二计数器，其接受前述第二相位检测器的输出信号，按照相位的超前、延迟，改变计数值，并输出用于切换前述第三延迟电路和前述第四延迟电路的输出抽头的抽头选择信号。
24.根据权利要求23所述的延迟锁定环装置，其特征在于，
前述第一多路复用器具有：
第一信号生成电路，其输入前述第三延迟电路的输出信号，并当前述第三延迟电路的输出信号的上升沿和下降沿跃变时，输出预定的规定宽度的脉冲；
第二信号生成电路，其输入前述第四延迟电路的输出信号，并当前述第四延迟电路的输出信号的上升沿和下降沿跃变时，输出预定的规定宽度的脉冲；以及
导电类型相反的第一晶体管和第二晶体管，其串联在高位侧电源与低位侧电源之间，并从连接点输出输出信号；
前述第一信号生成电路的输出信号的反转信号被提供给前述第一晶体管的控制端子，
使前述第二信号生成电路的输出信号延迟的信号被提供给前述第二晶体管的控制端子。
25.根据权利要求23所述的延迟锁定环装置，其特征在于，
前述第一延迟电路具有：第一粗调整延迟电路；第一微调整延迟电路，其输入前述第一粗调整延迟电路的输出信号；第二微调整延迟电路，其输入前述第一粗调整延迟电路的输出信号经反相器反转的信号；以及第四多路复用器，其输入前述第一微调整延迟电路和前述第二微调整延迟电路的输出信号，并对单相信号进行合成；
前述第二延迟电路具有：第二粗调整延迟电路；第三微调整延迟电路，其输入前述第二粗调整延迟电路的输出信号；第四微调整延迟电路，其输入前述第二粗调整延迟电路的输出信号经反相器反转的信号；以及第五多路复用器，其输入前述第三微调整延迟电路和前述第四微调整延迟电路的输出信号，并对单相信号进行合成。
26.根据权利要求23所述的延迟锁定环装置，其特征在于，
前述第三延迟电路具有：第三粗调整延迟电路；第五微调整延迟电路，其输入前述第三粗调整延迟电路的输出信号；以及第六微调整延迟电路，其输入前述第三粗调整延迟电路的输山信号经反相器反转的信号，
前述第四延迟电路具有：第四粗调整延迟电路；第七微调整延迟电路，其输入前述第四粗调整延迟电路的输出信号；以及第八微调整延迟电路，其输入前述第四粗调整延迟电路的输山信号经反相器反转的信号，
前述第一多路复用器输入从前述第五至第八微调整延迟电路分别输出的第一至第四延迟信号，并输出由前述第一延迟信号及前述第四延迟信号的各自的上升沿对上升沿和下降沿的定时进行规定的信号，以及输出由前述第二延迟信号及前述第三延迟信号的各自的上升沿对上升沿和下降沿的定时进行规定的信号。
27.根据权利要求23所述的延迟锁定环装置，其特征在于，该装置具有第一对准器，该第一对准器将从前述第一延迟电路输出的信号作为闩锁定时信号输入，对从前述第一计数器输出的抽头选择信号进行闩锁，并提供给前述第一延迟电路和前述第二延迟电路。
28.根据权利要求23或27所述的延迟锁定环装置，其特征在于，该装置具有第二对准器，该第二对准器将前述第一多路复用器的输出信号作为闩锁定时信号输入，对从前述第二计数器输出的抽头选择信号进行闩锁，并提供给前述第三延迟电路和前述第四延迟电路。
29.根据权利要求23所述的延迟锁定环装置，其特征在于，前述分频电路是用于输出频率为输入信号频率的二分之一的信号的2分频电路。
30.一种延迟锁定环装置，其特征在于，该装置具有：第一延迟锁定环电路和第二延迟锁定环电路，其中
所述第一延迟锁定环电路包括：
第一延迟电路，其输入从用于输入时钟信号的输入缓冲器输出的时钟信号，并从在延迟时间相互不同的多个输出抽头中选择的输出抽头输出使来自前述输入缓冲器的时钟信号延迟的信号；
第二延迟电路，其输入前述第一延迟电路的输出信号，并从在延迟时间相互不同的多个输出抽头中选择的输出抽头输出使前述第一延迟电路的输出信号延迟的信号；
第一相位检测器，其输入前述输入缓冲器的输出时钟信号和前述第二延迟电路的输出信号，并对这些信号的相位差进行检测；
第一计数器，其接受前述第一相位检测器的输出信号，遵循相位的超前、延迟，改变计数值，并输出用于切换前述第一延迟电路和前述第二延迟电路的输出抽头的抽头选择信号；以及
第一对准器，其将从前述第一延迟电路输出的信号作为闩锁定时信号输入，对从前述第一计数器输出的抽头选择信号进行闩锁，并提供给前述第一延迟电路和前述第二延迟电路，
所述第二延迟锁定环电路包括：
第三延迟电路，其输入从前述输入缓冲器输出的时钟信号，并从在延迟时间相互不同的多个输出抽头中选择的输出抽头输出使来自前述输入缓冲器的时钟信号延迟的信号；
第四延迟电路，其输入前述第一延迟电路的输出信号，并从在延迟时间相互不同的多个输出抽头中选择的输出抽头输出使前述第一延迟电路的输出信号延迟的信号；
第一多路复用器，其输入前述第三延迟电路的输出信号和前述第四延迟电路的输出信号，并输出由两个前述输出信号的各自的上升沿对脉冲的上升沿和下降沿的定时进行规定的、以及由两个前述输出信号的各自的下降沿对下一脉冲的上升沿和下降沿的定时进行规定的信号；
延迟装置，其使前述第一多路复用器的输出信号延迟规定时间；
第二相位检测器，其输入从前述输入缓冲器输出的时钟信号以及前述延迟装置的输出信号，并对这些信号的相位差进行检测；
第二计数器，其接受前述第二相位检测器的输出信号，按照相位的超前、延迟，改变计数值，并输出用于切换前述第三延迟电路和前述第四延迟电路的输出抽头的抽头选择信号；以及
第二对准器，其将前述第一多路复用器的输出信号作为闩锁定时信号输入，对从前述第二计数器输出的抽头选择信号进行闩锁，并提供给前述第三延迟电路和前述第四延迟电路。
31.根据权利要求30所述的延迟锁定环装置，其特征在于，
前述第一多路复用器具有：
第一信号生成电路，其输入前述第三延迟电路的输出信号，并当前述第三延迟电路的输出信号的上升沿和下降沿跃变时，输出预定的规定宽度的脉冲；
第二信号生成电路，其输入前述第四延迟电路的输出信号，并当前述第四延迟电路的输出信号的上升沿和下降沿跃变时，输出预定的规定宽度的脉冲；以及
导电类型相反的第一晶体管和第二晶体管，其串联在高位侧电源与低位侧电源之间，并从连接点输出输出信号；
前述第一信号生成电路的输出信号的反转信号被提供给前述第一晶体管的控制端子，
使前述第二信号生成电路的输出信号延迟的信号被提供给前述第二晶体管的控制端子。
32.根据权利要求30所述的延迟锁定环装置，其特征在于，
前述第一延迟电路具有：第一粗调整延迟电路；第一微调整延迟电路，其输入前述第一粗调整延迟电路的输出信号；第二微调整延迟电路，其输入前述第一粗调整延迟电路的输出信号经反相器反转的信号；以及第四多路复用器，其输入前述第一微调整延迟电路和前述第二微调整延迟电路的输出信号，并对单相信号进行合成；
前述第二延迟电路具有：第二粗调整延迟电路；第三微调整延迟电路，其输入前述第二粗调整延迟电路的输出信号；第四微调整延迟电路，其输入前述第二粗调整延迟电路的输出信号经反相器反转的信号；以及第五多路复用器，其输入前述第三微调整延迟电路和前述第四微调整延迟电路的输出信号，并对单相信号进行合成。
33.根据权利要求30所述的延迟锁定环装置，其特征在于，
前述第三延迟电路具有：第三粗调整延迟电路；第五微调整延迟电路，其输入前述第三粗调整延迟电路的输出信号；以及第六微调整延迟电路，其输入前述第三粗调整延迟电路的输出信号经反相器反转的信号，
前述第四延迟电路具有：第四粗调整延迟电路；第七微调整延迟电路，其输入前述第四粗调整延迟电路的输山信号；以及第八微调整延迟电路，其输入前述第四粗调整延迟电路的输出信号经反相器反转的信号，
前述第一多路复用器输入从前述第五至第八微调整延迟电路分别输出的第一至第四延迟信号，并输出由前述第一延迟信号及前述第四延迟信号的各自的上升沿对上升沿和下降沿的定时进行规定的信号，以及输出由前述第二延迟信号及前述第三延迟信号的各自的上升沿对上升沿和下降沿的定时进行规定的信号。
34.一种延迟锁定环装置，其特征在于，该装置具有：
延迟电路，其输入从用于输入时钟信号的输入缓冲器输出的时钟信号，并从在延迟时间相互不同的多个输出抽头中选择的输出抽头输出使来自前述输入缓冲器的时钟信号延迟的信号；
延迟装置，其使前述延迟电路的输出信号延迟规定时间；
相位检测器，其输入从前述输入缓冲器输出的时钟信号以及前述延迟装置的输出信号，并对这些信号的相位差进行检测；
计数器，其接受前述相位检测器的输出信号，按照相位的超前、延迟，改变计数值，并输出用于切换前述延迟电路的输出抽头的抽头选择信号；以及
对准器，其将前述延迟电路的输出信号作为闩锁定时信号输入，对从前述计数器输出的抽头选择信号进行闩锁，并提供给前述延迟电路。
CNB021424322A 2001-09-19 2002-09-19 半导体集成电路装置和延迟锁定环装置 Expired - Fee Related CN1270461C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP285509/2001 2001-09-19
JP2001285509A JP4609808B2 (ja) 2001-09-19 2001-09-19 半導体集積回路装置及び遅延ロックループ装置

Publications (2)

Publication Number Publication Date
CN1406003A CN1406003A (zh) 2003-03-26
CN1270461C true CN1270461C (zh) 2006-08-16

Family

ID=19108651

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB021424322A Expired - Fee Related CN1270461C (zh) 2001-09-19 2002-09-19 半导体集成电路装置和延迟锁定环装置

Country Status (6)

Country Link
US (1) US6750688B2 (zh)
JP (1) JP4609808B2 (zh)
KR (1) KR100499721B1 (zh)
CN (1) CN1270461C (zh)
DE (1) DE10244123A1 (zh)
TW (1) TWI241099B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108886356A (zh) * 2016-03-10 2018-11-23 美国亚德诺半导体公司 用于产生具有任意宽度的高分辨率脉冲的定时发生器

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE60227498D1 (de) * 2001-03-23 2008-08-21 Advanced Bionutrition Corp Abgabe von mitteln zur krankheitskontrolle in aquakultur unter verwendung von bioaktive proteine enthaltender hefe
US6856558B1 (en) 2002-09-20 2005-02-15 Integrated Device Technology, Inc. Integrated circuit devices having high precision digital delay lines therein
US6950770B2 (en) * 2002-09-25 2005-09-27 Intel Corporation Method and apparatus for calibration of a delay element
US6774691B2 (en) * 2003-01-07 2004-08-10 Infineon Technologies Ag High resolution interleaved delay chain
KR100522433B1 (ko) * 2003-04-29 2005-10-20 주식회사 하이닉스반도체 도메인 크로싱 회로
JP3859624B2 (ja) * 2003-07-31 2006-12-20 エルピーダメモリ株式会社 遅延回路と遅延同期ループ装置
US6867627B1 (en) 2003-09-16 2005-03-15 Integrated Device Technology, Inc. Delay-locked loop (DLL) integrated circuits having high bandwidth and reliable locking characteristics
DE10345236B3 (de) * 2003-09-29 2005-03-10 Infineon Technologies Ag Verzögerungsregelkreis
KR100605604B1 (ko) * 2003-10-29 2006-07-28 주식회사 하이닉스반도체 지연 고정 루프 및 그 제어 방법
KR100578232B1 (ko) * 2003-10-30 2006-05-12 주식회사 하이닉스반도체 지연 고정 루프
US7202702B2 (en) * 2003-12-10 2007-04-10 Hewlett-Packard Development Company, L.P. Output buffer slew rate control using clock signal
JP4583042B2 (ja) * 2004-02-13 2010-11-17 凸版印刷株式会社 Ｄｌｌ回路
JP4558347B2 (ja) * 2004-02-27 2010-10-06 凸版印刷株式会社 Ｄｌｌ回路
DE102004025984A1 (de) * 2004-05-26 2005-12-15 Sms Demag Ag Verfahren und Einrichtung für die Montage und für Funktionsprüfung von Walzarmaturen in Walzgerüsten oder in Walzstraßen, wie bspw. Tandemwalzstraßen
KR100605577B1 (ko) * 2004-06-30 2006-07-31 주식회사 하이닉스반도체 레지스터 제어형 지연 고정 루프 및 그의 제어 방법
JP4397933B2 (ja) * 2004-08-19 2010-01-13 株式会社ルネサステクノロジ 位相同期回路
JP2006129180A (ja) 2004-10-29 2006-05-18 Elpida Memory Inc クロック遅延回路
US7675336B1 (en) * 2004-12-17 2010-03-09 Altera Corporation Clock duty cycle recovery circuit
DE102004062282B4 (de) * 2004-12-23 2014-08-21 Infineon Technologies Ag Speicheranordnung und Verfahren zur Verarbeitung von Daten
KR100696957B1 (ko) * 2005-03-31 2007-03-20 주식회사 하이닉스반도체 클럭 듀티 조정 회로, 이를 이용한 지연 고정 루프 회로 및그 방법
US7190202B1 (en) * 2005-04-05 2007-03-13 Xilink, Inc. Trim unit having less jitter
KR100732760B1 (ko) 2005-06-29 2007-06-27 주식회사 하이닉스반도체 지연고정루프회로
US7254505B2 (en) * 2005-06-29 2007-08-07 Avago Technologies General Ip (Singapore) Pte. Ltd. Method and apparatus for calibrating delay lines
KR100711547B1 (ko) * 2005-08-29 2007-04-27 주식회사 하이닉스반도체 지연 고정 루프
TWI310633B (en) * 2005-08-31 2009-06-01 Via Tech Inc Clock loop circuit with community counters and metohd thereof
US7616036B1 (en) 2005-09-12 2009-11-10 Virage Logic Corporation Programmable strobe and clock generator
US7519888B2 (en) 2005-09-12 2009-04-14 Virage Logic Corporation Input-output device testing
US7227809B2 (en) * 2005-10-14 2007-06-05 Micron Technology, Inc. Clock generator having a delay locked loop and duty cycle correction circuit in a parallel configuration
KR100735548B1 (ko) * 2006-01-10 2007-07-04 삼성전자주식회사 지연동기회로 및 방법
KR100728301B1 (ko) 2006-01-23 2007-06-13 학교법인 포항공과대학교 디지털로 제어 가능한 다중 위상 클럭 발생기
US7423465B2 (en) * 2006-01-27 2008-09-09 Micron Technology, Inc. Duty cycle error calculation circuit for a clock generator having a delay locked loop and duty cycle correction circuit
KR100776906B1 (ko) * 2006-02-16 2007-11-19 주식회사 하이닉스반도체 파워다운 모드 동안 주기적으로 락킹 동작을 실행하는기능을 가지는 ｄｌｌ 및 그 락킹 동작 방법
US8073890B2 (en) 2006-02-22 2011-12-06 Micron Technology, Inc. Continuous high-frequency event filter
JP2007243735A (ja) 2006-03-09 2007-09-20 Elpida Memory Inc Ｄｌｌ回路及びそれを備えた半導体装置
US7616708B2 (en) * 2006-04-17 2009-11-10 Novatek Microelectronics Corp. Clock recovery circuit
US7439787B2 (en) * 2006-07-27 2008-10-21 Freescale Semiconductor, Inc. Methods and apparatus for a digital pulse width modulator using multiple delay locked loops
KR100806140B1 (ko) 2006-09-01 2008-02-22 주식회사 하이닉스반도체 반도체 메모리 장치
KR100911190B1 (ko) 2007-06-11 2009-08-06 주식회사 하이닉스반도체 내부 클럭 드라이버 회로
US8058900B1 (en) * 2008-04-14 2011-11-15 Marvell Israel (M.I.S.L) Ltd. Method and apparatus for clocking
US7764132B2 (en) * 2008-07-30 2010-07-27 International Business Machines Corporation All digital frequency-locked loop circuit method for clock generation in multicore microprocessor systems
KR100929828B1 (ko) * 2008-09-02 2009-12-07 주식회사 하이닉스반도체 반도체 메모리 장치
KR100968460B1 (ko) 2008-11-11 2010-07-07 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 ｄｌｌ 회로의 업데이트 제어 장치
KR101040243B1 (ko) 2009-07-30 2011-06-09 주식회사 하이닉스반도체 Ｄｌｌ 회로의 업데이트 제어 장치
US8065578B2 (en) 2009-09-14 2011-11-22 Texas Instruments Incorporated Inverted TCK access port selector selecting one of plural TAPs
CA2682103A1 (en) * 2009-10-27 2010-01-05 Avalon Microelectronics, Inc. Method and apparatus for deskewing data transmissions
KR101212724B1 (ko) 2010-05-31 2012-12-14 에스케이하이닉스 주식회사 클럭발생회로 및 그를 이용한 지연고정루프
US8373462B2 (en) * 2011-05-19 2013-02-12 Nanya Technology Corp. Delay lock loop and delay lock method
CN103871444A (zh) * 2012-12-14 2014-06-18 上海华虹宏力半导体制造有限公司 非挥发性存储器的读时序产生电路
US9176522B1 (en) * 2014-05-02 2015-11-03 Freescale Semiconductor, Inc. Dual-edge gated clock signal generator
CN104820654B (zh) * 2015-04-29 2018-02-02 桂林电子科技大学 一种延时调整器
US9935635B2 (en) * 2015-08-28 2018-04-03 Gsi Technology, Inc. Systems and methods involving pseudo complementary output buffer circuitry/schemes, power noise reduction and/or other features
KR102536639B1 (ko) * 2018-08-14 2023-05-26 에스케이하이닉스 주식회사 메모리 장치의 버퍼 제어 회로
US11088684B2 (en) * 2018-11-26 2021-08-10 International Business Machines Corporation Calibrating internal pulses in an integrated circuit
KR102580172B1 (ko) 2019-05-05 2023-09-18 양쯔 메모리 테크놀로지스 씨오., 엘티디. 정밀한 듀티 사이클 제어를 구현하는 더블 데이터 레이트 회로 및 데이터 생성 방법
US11004499B1 (en) * 2020-05-08 2021-05-11 Winbond Electronics Corp. Latency control circuit and method

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2848636B2 (ja) 1989-07-28 1999-01-20 富士通テン株式会社 定速走行制御装置
JP3901297B2 (ja) * 1997-09-09 2007-04-04 富士通株式会社 Ｄｌｌ回路及びそれを利用した半導体記憶装置
JP3497710B2 (ja) * 1997-11-07 2004-02-16 富士通株式会社 半導体装置
JP2000059183A (ja) * 1998-08-05 2000-02-25 Mitsubishi Electric Corp 同期逓倍クロック信号生成回路
JP3993717B2 (ja) * 1998-09-24 2007-10-17 富士通株式会社 半導体集積回路装置
US6134182A (en) * 1999-10-19 2000-10-17 International Business Machines Corporation Cycle independent data to echo clock tracking circuit
KR100321755B1 (ko) * 1999-12-24 2002-02-02 박종섭 록킹 시간이 빠른 지연고정루프
JP3386031B2 (ja) * 2000-03-06 2003-03-10 日本電気株式会社 同期遅延回路及び半導体集積回路装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108886356A (zh) * 2016-03-10 2018-11-23 美国亚德诺半导体公司 用于产生具有任意宽度的高分辨率脉冲的定时发生器
CN108886356B (zh) * 2016-03-10 2022-03-29 美国亚德诺半导体公司 用于产生具有任意宽度的高分辨率脉冲的定时发生器

Also Published As

Publication number Publication date
KR100499721B1 (ko) 2005-07-07
DE10244123A1 (de) 2003-04-24
CN1406003A (zh) 2003-03-26
JP4609808B2 (ja) 2011-01-12
JP2003101409A (ja) 2003-04-04
KR20030025181A (ko) 2003-03-28
US6750688B2 (en) 2004-06-15
US20030151433A1 (en) 2003-08-14
TWI241099B (en) 2005-10-01

Similar Documents

Publication Publication Date Title
CN1270461C (zh) 半导体集成电路装置和延迟锁定环装置
CN101232285B (zh) Dll电路及其控制方法
US7915939B2 (en) Duty cycle correction apparatus and semiconductor integrated circuit having the same
US6801472B2 (en) RDLL circuit for area reduction
CN1574086A (zh) 数字延迟锁定回路及其控制方法
CN1655279A (zh) 在半导体存储器装置中的片内终结上的模式转移电路
US8446196B2 (en) Input interface circuit
CN1767056A (zh) 读等待时间控制电路
US7944260B2 (en) Clock control circuit and a semiconductor memory apparatus having the same
JP2007116574A (ja) Ｄｌｌ回路及びこれらを備えた半導体装置
CN1941633A (zh) 延迟锁定回路
US20090295442A1 (en) Apparatus and method for multi-phase clock generation
US8289807B2 (en) Selective edge phase mixing
CN101136240A (zh) Dll电路及包含dll电路的半导体器件
CN101667450A (zh) 数据输入/输出电路
CN1941165A (zh) 延迟锁定回路电路
JP2013120620A (ja) 半導体装置及び半導体装置の動作方法
US6313674B1 (en) Synchronizing circuit for generating internal signal synchronized to external signal
KR20070038670A (ko) 반도체 메모리 장치의 ｄｌｌ 회로
US6970028B2 (en) DLL circuit
US7920008B2 (en) Data output clock generating circuit and method of generating data output clock of semiconductor memory apparatus
JP2010273132A (ja) タイミング調整回路、タイミング調整方法及び補正値算出方法
US8331165B2 (en) Semiconductor device
US7199629B2 (en) Circuit having delay locked loop for correcting off chip driver duty distortion
KR100776740B1 (ko) 반도체 메모리의 데이터 출력장치 및 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: PS4 LASCO CO., LTD.

Free format text: FORMER OWNER: NIHITATSU MEMORY CO., LTD.

Effective date: 20130902

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20130902

Address after: Luxemburg Luxemburg

Patentee after: ELPIDA MEMORY INC.

Address before: Tokyo, Japan

Patentee before: Nihitatsu Memory Co., Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20060816

Termination date: 20150919

EXPY Termination of patent right or utility model