CN1198834A - 每个非易失存储单元可存储和检索多数字位的集成电路 - Google Patents

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Abstract

本发明描述了一种每个存储单元存储多位的集成电路。存储于存储单元的电荷量对应于存储单元中的多位。两组移位寄存器(10)交替连接到一个或多个数据引脚和存储阵列的存储单元,以加速读写操作的数据传输。读取在电压方式下进行,以节省功率。在写操作期间,按电压方式进行存储器读取操作,以确定是否已得到了所需存储单元的编程。在存储单元的读取期间,对应于存储在存储单元中的电荷量的电压与对半检索顺序的基准电压比较,以确定存储于存储单元中的多位。

Description

每个非易失存储单元可存储和 检索多数字位的集成电路
本发明一般涉及半导体存储器，特别涉及每个存储单元能存储多数字位的非易失半导体存储器。
非易失半导体存储器如EEPROM、EPROM和FLASH集成电路等一般每个存储单元用于存储单数字位。这可以通过在存储单元的浮栅上保留一定量的电荷从而改变单元的阈值电压(电导)特性来实现。阈值电压范围通常分为两种(导通与不导通)，代表每个单元的一个数字位的存储。
存储在浮栅上的宽的电荷变化范围可以可靠地代表阈值电压的范围。可以划分浮栅上所保留的电荷以代表多个阈值电压范围，将阈值电压范围划分多个范围以代表每个存储单元存储一个以上位的数据。例如，四个阈值电压范围可以用来代表每个存储位置存储两个数字位，而十六个阈值范围则代表每个存储位置存储四个数字位。另外，阈值电压范围可以精细划分以在每个存储单元直接存储模拟信号。
每个存储单元存储多个数字位的能力增加了单位面积的有效存储密度、降低了每个数字位的存储成本。而且，在半导体存储器领域，先进的制造设备的成本通常超过十亿美元。在已有存储器制造工艺和设备的基础上使用每单元存储多位的技术，可以用相同的制造设备生产下一代高密度存储器件，由此提高了设备的利用率和投资的回收。
然而，对于每个存储单元有多个位的器件，操作速率问题即读写操作已令人满意。相关问题是功耗问题。由于更多的功率用来提高操作速率，仍不希望地增加功耗。还一个问题是可靠性。存储单元浮栅上的电荷可以存储很长时间，擦除和重写电荷会导致存储在存储单元上的位的可靠性问题长期存在。当然还有集成电路的空间问题。在每个单元有多个位的集成电路中，必须提供附加电路以满足新的要求。这部分地抵消了每个存储单元增加位所带来的好处。
本发明解决了或基本减轻了这些问题。本发明加快了多位存储单元的读写操作。读操作的功耗降低。本发明还允许长期可靠确定存储单元的位，并节省了集成电路的空间。
本发明提供一种具有存储单元阵列的集成电路，每个存储单元存储多个位的信息，且至少有一个数据端。集成电路还有多个连接到存储单元阵列的锁存器，将锁存器排列成第一组和第二组。为了进行从存储单元阵列的读和向存储单元阵列的写操作，控制锁存器和存储单元阵列，使第一组与存储单元阵列连接，而第二组连接到数据端。或者使第二组与存储单元阵列连接，而第一组连接到所说数据端。这一交替的连接可以让数据在一组锁存器与存储单元阵列之间、和另一组锁存器与数据端之间同时传输，以加快读写操作。
为了降低功耗，阵列的存储单元通过电压方式操作来读取。而且，在写操作过程中，将对应所选存储单元上所存储电荷量的电压与基准电压进行比较，以决定是否继续进行存储单元的高压编程操作。当相应电压与基准电压匹配时停止存储单元的编程。
对于读操作，将对应所选存储单元上所存储电荷量的电压与与一系列对半检索图形中的基准电压比较，以确定存储单元所存储的多个位。
图1是表示根据本发明实现于单个集成电路芯片上的主电路块的框图；
图2A一般表示用电流方式读取图1所示存储单元的电路；
图2B一般表示用电压方式读取图1所示存储单元的电路；
图3表示一块电路中基准单元与阵列单元的排列以及阈值划分电压基准产生块与其相应阵列的连接。
图4是图1中多级对偶移位寄存器的框图；
图5表示图1中两个Y驱动器的一般排列；
图6是图4中多级对偶移位寄存器的细节以及在读写操作中所用对偶移位寄存器的电路；
图7表示图5中用于每个Y驱动器的基准多路转换电路；
图8A表示对于每个Y驱动器都一样的电压比较器、锁存器、编程和读取控制块和高压开关的电路电平细节；图8B表示基准Y驱动器的电压比较器、锁存器、编序和读控制块、高压开关以及读取模式通道的电路电平细节，还有容许块中的所有基准单元能并行被读取的附加电路；图8C表示Y驱动器和Y多路转换器的Y多路转换电路的细节；
图9A表示对所有Y驱动器都一样的Y多路转换电路、X译码器块、对每个X译码器块都相同的X多路转换器电路、和对一个Y驱动器和一个X译码器相同且连接到基准Y多路转换器与基准单元阵列的存储单元的细节；图9B表示根据本发明一个实施例的单个晶体管存储单元的电路；
图10是给基准存储单元和数据存储单元的不同程序阈值划分电压从0伏到Vmax伏的电压范围；
图11是阈值划分电压基准产生块的细节；
图12A代表为确定存储于所选存储单元的数位、在读操作中按对半检索算法的树状译码；图12B是读操作中对半检索算法的流程图。
应该注意图中相同元件用相同的数字表示。这强调了元件结构或操作的相同之处。而且，MOS晶体管的符号有一点变化，直线表示晶体管的源和漏，平行于源/漏线的短线代表晶体管的栅。
图1示出本发明优选实施例的主框图。非易失存储阵列1和基准存储阵列2有按行和列排列的二维阵列连接的存储单元。存储单元可以是已有技术中任何已有器件的组成，如EPROM、EEPROM、FLASH，或者是已有的单元结构，如单一晶体管、双晶体管、劈栅、NAND、AND、和DINOR单元结构，或接地阵列组成，包括标准和虚拟接地。根据所选的器件组成、单元结构、或接地阵列组成，可以容易开发具体的编程、擦除和读取算法，包括为使每个非易失存储单元能存储一个以上数字位单元的每个电端子所需的具体电压。一个单元可以有一个以上的非易失器件，如已有技术中的NAND、DINOR或AND单元结构。器件、阵列结构或单元结构以及算法的说明不在本发明范围内。
还可将每个存储阵列1和2排列成有单个或多个行的块。每块包括阵列1和2的所有列或部分列。在图1中，展示了在单一行中存储块具有所有列。每个存储块包括基准阵列2的单元和存储阵列元1的单元。
纠错阵列3有与存储器1和基准阵列2中所用的存储单元相同的非易失存储单元。在一个实施例中，纠错阵列3包括芯片上纠错码(ECC)装置所需的附加编码信息，这和已有技术中实现ECC一样。在另一实施例中，纠错阵列3包含故障单元的全部地址，在写或读操作中应该避开这些故障单元。纠错阵列3的大小取决于要纠正的故障单元的最大数量。在产品校验阶段，测试存储阵列1以确定故障单元。在芯片从工厂运出之前，将这些故障单元的地址编程到纠错阵列3中。可以用每个存储单元一个以上的位或者用每个存储单元一个位来编程纠错阵列3。如果实行ECC纠正，芯片上ECC电路自动给纠错阵列3加载编码位。纠错控制和逻辑块16包含所有实现上述任一个纠错实施例所需的寻址、译码、和时序电路。
存储管理阵列4包含能在一定时间进一步进行写操作的块的地址信息、和对多块进行顺序写或读的过程中块的实际地址信息，这些块在存储阵列中不需物理连续但要逻辑连续。阵列的存储管理改进了产品的长期可靠性、在可变长度的串行数据经常擦除和重写的情况下能更有效地使用存储器。在这种操作中，仅提供起始和终止块地址，通过时钟控制存取数据。代替提供终止块地址，也可以用停止信号表明可变块串行数据的终点。该模式称为“串行写和读存取”模式，通常用于数字音频记录和回放系统，还用于代替机械盘的半导体存储系统。具有纠错和存储管理的串行写读存取模式可以使本发明替代数字音频记录和回放系统、及普通数字数据存储系统的集成电路存储器。存储管理逻辑块24包含实现存储管理功能所需的时序电路和存储管理阵列4。存储管理阵列4中的数据可以仅是每个存储单元单个位或者如阵列1和2那样每个单元一个以上数字位。
冗余块5有能整块修复不能使用的单元的附加存储单元块。这类块冗余对存储器集成电路的设计者是已知的。冗余块5的块的数量限定可以修复块的最大数量，不管是在产品校验阶段还是在嵌入式修复阶段。
由连接到串行接口块14的地址译码器13提供阵列1的存储单元的寻址，该接口块14连接到外部世界。经过译码的地址被从译码器13传输到Y计数器块12和X计数器块11。Y计数器块12的输出传输到Y多路转换器块8，它选择阵列1中存储单元的所需块。X计数器块11的输出在X译码器块7和X多路转换块6中译码，以选择存储阵列1中所选块中所需的行。
地址译码器块13产生所选行的起始地址。在一定长度的数据流的每个新存取操作的开始，将译码的地址送入X计数器11和Y计数器12。提供起始地址后，通过时钟输入向芯片存取数据。串行接口块14包含完成与其他外部芯片合适的串行约定所需的电路。该串行约定可以是任何工厂标准串行约定或者专有约定。一般串行接口信号如图1所示进入和流出串行接口块14。
X计数器块11包含数字计数器，通过线27上的时钟信号YOUT即Y计数器块12的输出来递增其计数。Y计数器块12通过输入线28上的信号CLCK被计数，并在线29上产生时钟信号SHFT CLK，到达Y驱动器的不同部分。顺序地，Y计数器块12又在线27上提供到X计数器块11的时钟信号YOUT。
X多路转换器块6将X译码器块7的一个X译码器级的输出根据选择送到阵列的多行上。它采用的X译码器电路在其集成电路设计中不需有非常大的高宽比。X多路转换器及其使用在已有技术中是已知的。X译码器块7包含用于选择存储阵列1和2的行的X译码器。下面提供X译码器块7和X多路转换块6的细节，并示于图9A中。和X多路转换器块6相似，Y多路转换器块8选择一个Y驱动器的输出，并根据选择将它提供到存储阵列的大量列的任一列上，下面更详细地进行说明。根据Y驱动和列方向上的存储阵列的间隔重复。
读写电路块9包含向和从阵列1进行高压写入和低压读取数据操作所需的电路。下面详细说明读写块9。
有串行连接锁存器的多级对偶移位寄存器块10置于数据输入和输出端存储阵列1和2之间。要写进存储阵列1的数据串行通过DATA IN25线移动到块10，进而到达存储阵列1。要从阵列1读取的数据从存储阵列1移动到块10，然后通过DATA OUT 26线串行传送出块10。下面作详细说明。系统控制逻辑块15包含进行合适的系统操作所需的控制和时序电路。测试模式控制和逻辑块17包含允许对芯片进行全面功能测试的电路。通过使用测试模式，将芯片重构成各种测试构形，使芯片的校验更快更有效。通常在工厂校验阶段存取这些测试模式，但是例如在使用如冗余块5的阵列修复测试模式领域中也可以存取某些测试模式。
编程/擦除/读取算法块18提供所有控制和时序信号，以从存储阵列1对数字数据进行智能编程、擦除和读取操作。
振荡器块19为高压发生器产生时钟信号，还给编程/擦除/读取算法块18及其他系统时钟和同步等提供时钟信号。或者，如果振荡器块19不放在芯片内，其输出信号必须从外部提供到集成电路。
电荷泵块20在芯片上产生高压。高压成形和控制块21接收电荷泵块20的输出信号，将它适当成形为有预定上升和下降时间的高压脉冲。高压脉冲成形对集成电路操作的长期可靠性非常重要。也可以从外部提供高压成形脉冲。或者从外电源部提供未成形的高压，然后用芯片上电路将它成形为有合适上升和下降时间的脉冲。
非易失暂时存储器(scratch pad memory)和寄存器块22有和非易失存储阵列1相似的存储单元。合适排列这些存储单元，通常用于外部系统的内部处理、和外部系统特性需求。例如在音频记录和回放系统中，非易失暂时存储器和寄存器块22包含用于信息数量和记录这些信息的时间的信息。暂时存储器和寄存器中的数据可以按每个存储单元单个或多个位来存储。
芯片上带隙(bandgap)基准块23产生集成电路操作所需的必要模拟电压和电流基准。这些电压和电流基准用来提供基准电压和电流，以补偿温度和电源的变化。使系统性能在很大温度范围和电源范围都稳定。存储单元的普通读取操作
到此，一般性讨论了每个存储单元读取多位的电流方式操作。电流方式读取的优点是存取时间快。图2A表示利用单晶体管存储单元在电流方式读取的普通电路设置。该普通设置也适用于其他单元结构。
通常按反相模式连接非易失存储单元30。形成单元30的晶体管的源31处的电压Vs连接到地。存储单元30的控制栅36连接到合适的电压Vg，或转换到电源电压。形成存储单元30也是它的一部分的存储阵列的部分列线32的存储单元30的漏通常连接到电流读出放大器33。非易失存储单元30通过一些选择电路(为简化未示出)连接到列线32。电流读出放大器33通常也连接到基准电流输入线34以进行比较。非易失存储单元30的列线32的电流与基准电流线34之间的比较结果作为逻辑输出线35的逻辑电平。
对于每个单元一个位，只需确定存储单元30存在或不存在电流。对于每个存储单元多个位的情况，改变输入线34上的基准电流，从而比较单元35上的电流量与一组基准电流。然后译码逻辑输出35的信号以确定所存储的位。例如Mehrotra等人的美国专利5,172,338公开了用电流方式的多位读取方案，并示出不同的实施例。但是，尽管本发明可以用电流方式读取，但用电压方式读取存储单元更好。和电流方式技术相比，它降低了功耗，使每个单元存储器多位的集成电路更适合于低功耗、相对较慢存取的应用，如音频记录和回放系统和机械磁盘替换系统。
在电压方式读取中，非易失存储单元30按源跟随模式连接，如图2B所示，采用单个晶体管存储单元。普通电压方式布局也适用于其他单元结构。形成单元30的晶体管的源31连接到从稳定电压基准如带隙基准的电压Vs的稳压电源上。控制栅36连接到和源31一样的电源电压上，或连接到能精确读取单元30的漏处的最高希望电压Vd的足够高的电压。稳定固定偏置电流电路37连接于地和晶体管的漏之间，如图2A所示，它也形成存储阵列的部分列线32。固定偏置电流量很小，在0.5微安培到5.0微安培之间。该小电流防止在多次读取循环过程中电子的过分聚集，由此防止存储单元30的错误读取。通过选择电路(未示出)连接到列线32的漏处的电压等于Vg-Vgd，这里Vgd是存储单元30的提供被偏置电流电路37抽取的电流所需的栅漏电压。列线32的部分晶体管的漏连接到电压读出放大器38的输入端。电压读出放大器38还有基准电压输入线39和逻辑输出线40。比较晶体管漏、列线32、和基准电压线39上的电压，所得逻辑输出信号提供到逻辑输出线40。电压方式读取所需电流比电流方式小得多。这样电压方式读取有更低的功耗。
线32上读出的电压取决于非易失存储单元30的浮栅36上的负电荷(电子)的量。浮栅上的大量电荷增加了单元30的阈值电压。较高的阈值电压增加了单元30的栅漏电压Vgd。线32上的电压比地低。相反，如果浮栅上的电荷量低，单元30的阈值电压降低，Vgd降低。使线32上的电压比地高。通过控制浮栅上的电荷量，在线32上产生合适的回读电压。向浮栅上注入负电荷(电子)的过程称为“擦除”，从浮栅上去除电荷的过程称为对浮栅或存储单元“编程”。
在从单个存储单元多位读取的过程中，将晶体管漏处的电压与基准电压线39上的不同电压进行比较。然后对线40上的逻辑输出进行译码，以提供合适的位。对存储单元30的源跟随连接，由于必须通过小的存储单元将整个列线32的电压上拉，所以数据存取很慢。对某些应用，这种慢存取速率是可以接受的。如下面所说的，多级对偶移位寄存器有效改进了读取时间。存储阵列的排列
图3表示非易失存储阵列1和非易失基准阵列2的排列。基准存储阵列2中的存储单元用来给电压读出放大器产生比较基准电压，以确定阵列1中所选存储单元中所存储的位。在优选实施例中，阵列1和2的每个存储单元中存储四个位。如前面谈到的，优选实施例的每块包含一行。每行包含基准存储单元和阵列存储单元。行中所有单元同时擦除，根据Y多路转换器多路转换方案，仅部分行被编程且同时读取。由于每个存储单元存储四个位，所以每行有十六个基准存储单元。在该实施例中，每个Y驱动器驱动八个存储单元，所以在基准阵列2的十六个单元的行中有两个Y驱动器42。这些Y驱动器42标为REFY-DRIVERs。在图3中，仅示出存储阵列1的三个Y驱动器41。有M个Y驱动器41。所示出的三个存储阵列Y驱动器标为Y-DRIVER0到Y-DRIVER2。基准阈值划分电压产生块44是图1的带隙基准块23的一部分，它驱动十六个基准线嵌入到REFY-DRIVER42，每线的基准电压为REFB0到REFB15中的一个；而阵列阈值划分电压产生块43也是图1的块23的一部分，它驱动十六个基准线嵌入到阵列Y驱动器41，每线的基准电压为REFA0到REFA15中的一个。REFA0-15与REFB0-15信号之间的电压关系如图10所示。
在写操作过程中，在WR线46上的WRITE信号为高电平，它开启一系列N沟晶体管45(用虚框标出)。块43上的十六个REFA0-15基准电压传到Y驱动器基准电压线RFL015。这些从块43来的基准电平电压REFA0-REFA15选择地编程到存储阵列1的单元中。同样，从块44来的基准电压REFB0-REFB15选择地编程到阵列2的基准单元中。
在读操作过程中，在WR线46上的WRITE信号为低电平，它关闭晶体管45。或者，一系列晶体管47(也用虚框标出)开启，将存储于阵列2的基准单元上的基准电压REFB0-15传到Y驱动器41基准电压线RFL015。存储的REFB0-REFB15电压和从基准阵列2的单元的回读用作基准电压，以通过下面说明的对半检索技术确认出存储于存储阵列1的单元上的数字位。利用每个块或优选实施例的行的基准单元，通过按普通模式设置这种变化可以抵消电源和温度的变化。阵列1和2中的存储单元都进行相同的改变。阵列2中的基准单元也进行和阵列1中存储单元相同数量的编程和擦除循环，由此按普通模式设置块或列中单元的长期老化效应。和前面说明的技术相比，该基准装置的优点在于低电流回读模式，有更长更好的长期可靠性和数字位的精确回读。和该领域的已有技术相比，芯片内阈值电压产生(温度和电源补偿)块44和43也产生较高的可靠性。块44和43不用非易失存储单元来产生阈值划分电压，但取决于更加稳定可靠的元件，如电阻、运算放大器和带隙电压源。这样本发明有改进的长期可靠性和精确性、以及对温度和电源变化的稳定性。
在本发明的另一实施例中，首先编程基准阵列2的单元。然后用阵列2的编程的基准单元的输出，借助将编程电平置于编程基准电平中间的偏差(offset)，选择编程存储阵列1的单元，如图10所示。该方法不需块43，但是需要额外的时间来先编程基准单元。数据的对偶移位寄存器
图4是图1所示多级对偶移位寄存器块10以及图3所示每个Y驱动器41的一部分的框图表示。多级对偶移位寄存器块10有排列成两组A和B的锁存器。每组锁存器串行连接以形成大的移位寄存器。每组关于每个Y驱动器41有四个锁存器。在图5中，对于每个Y驱动器41，在写操作中，数据通过块10的对偶移位寄存器串行输入，在读操作过程中，数据通过块10的对偶移位寄存器串行输出。在写操作过程中，数据信息在每个Y驱动器41中从顶部移动到底部，而在读操作过程中，数据从底部到顶部。通常，到所有Y驱动器41的信号水平传输。
当然，Y驱动器锁存器的深度取决于一个存储单元所存储的位数。在优选实施例中，每个单元存储四个位。由此每个Y驱动器41有四个锁存器。例如在图4中，Y驱动器0有四个串行连接的锁存器60-63，Y驱动器1有四个锁存器65-67。进而，Y驱动器M-1有最后四个串行连接的锁存器。M是Y驱动器的数量，所以锁存器的总数量为4×M。重要的是，所有锁存器与组中的所有Y驱动器41以长串行的方式连接，以形成移位寄存器。如下面要参照图6说明的，每个锁存器的真值与补码输出是并行的。
两个移位寄存器，组A和组B通过传输开关145和146分别连接到DATA IN线25和DATA OUT线26。当REGSEL控制线147为高电平时，DATA IN线25和DATA OUT线26通过开关145连接到组A移位寄存器。当REGSEL控制线147为低电平时，DATA IN线25和DATA OUT线26通过开关146连接到组B移位寄存器。线29上的SHFTCLK信号给移位寄存器计时。随着SHFT CLK信号的每个循环，数据位移动到下一个锁存器。例如锁存器60中的位移动到锁存器61，而原来在锁存器61的位移动到锁存器62并依此类推。在对偶移位寄存器的通常操作中，一组总按串行模式工作，另一组按并行模式工作。按串行模式工作的组从串行连接到DATA IN和DATA OUT线25和26的数据端接收数据或读取数据。同时，按并行模式工作的另一组从或向并联的阵列1的存储单元接收数据或输入数据。串行连接模式的组完成它的数据串行操作的同时，另一组同时完成它到和从阵列1的数据并行操作。然后通过改变REGSEL线147的状态，串行转换到并行模式、并且并行转换到串行模式。在向存储阵列1的写入和从存储阵列1的读取过程中，从串行到并行和从并行到串行的同步转换连续地进行。由于有M个Y驱动器，所以并行写M个存储单元。由于每个单元写四个位，共并行写4×M个位。和单个位的操作相比，实际提供4×M倍更快的写速率。同样，并行读4×M个位，移出提供4×M倍更快读速率。实际上，给移位寄存器以更高的时钟速率计时，可以使读速率更快。最大时钟速率受串行移位操作时将并行数据送入锁存器所需时间的限制。因此，如上所述，多级对偶移位寄存器块10可以用更快的读写时间存取存储单元阵列1。
读写操作中的组A和组B之间的转换也可以不同步。例如，在写操作过程中，如果在并行模式中另一组的锁存器用多位对存储单元编程之前给串行模式中组的锁存器加载，那么两个移位寄存器之间的串并行模式转换必须等到并行模式行部分完成编程操作才进行。相反，如果在第一组完成串行操作之前就并行模式编程操作，则并行模式组必须等到串行模式组装入数据之后。对读操作也是一样。在系统控制逻辑块15(图1所示)中采用合适的电路，可以实现对偶移位寄存器操作的同步和不同步操作。Y-DRIVER0的锁存器60-63和Y-DRIVER1的锁存器64-67的细节示于图6。对偶移位寄存器与存储阵列之间的数据
图5表示有多级对偶移位寄存器块10、读写块9、和Y多路转换器块8的Y驱动器41的排列。每个Y驱动器41的工作和电路细节都相同。图中只示出Y驱动器0和Y驱动器1。其他到Y驱动器M-1的Y驱动器用虚线表示。
图7表示Y驱动器41中每个读写块9的基准多路转换器50的电路细节。Y驱动器41内的每个锁存器的真值和补码输出信号传送到基准多路转换器50。根据Y驱动器41(此时为Y-DRIVER0)内四个锁存器的具体位，基准多路转换器50将RFL0-RFL15中的一个基准电压线连接到基准多路转换器50的RFLOUT输出端。线60A、61A、62A、63A和60B、61B、62B、63B上的信号分别载送从每个Y驱动器41的四个锁存器来的真值和补码输出信号AA、AB、BA、BB、CA、CB、DA和DB，如图6所示。
在已有技术中，基准多路转换器50一般主要为16到1多路转换器。如图7所示，根据锁存器的输出端60A-63B来的信号60A到63B，RFL0-15信号中只有一个表示为输出信号RFLOUT。晶体管T11到T164为N型晶体管，并应该明白多路转换器50的工作。多路转换器的大小取决于一个存储单元所存储的位数。例如，每个存储单元6个位的存储系统需要64到1的多路转换器。
图8A表示电压比较器51、锁存器52、编程/读取控制电路53和读写块9的高压开关54的细节。图8A的电路对每个Y驱动器41都相同。电压比较器51有晶体管70-76。晶体管70和71为P沟晶体管，其余为N沟晶体管。从图1的块23来的线198上的VBIAS电压给电压比较器51提供合适的电流偏置。电压比较器51的电路在已有技术是公知的。当到晶体管73的栅的信号线200上的电压高于到晶体管72的栅的信号线上的电压RFLOUT时，哪怕只高一点，那么电压比较器输出线199上的SET输出也为高电平，反之亦然。晶体管73的栅通常称为非反向输入，而晶体管72的栅称为反向输入。下面要说明的信号线200和信号线206将非反向输入连接到Y多路转换器55。线200和线206形成读取阵列1单元上存储的多位的通道。反向输入接收RFLOUT信号，即如前所述即基准多路转换器50的输出。电压比较器51的SET输出线199连接到锁存器52的输入端，即晶体管80的栅。
锁存器52有晶体管80到85。晶体管82和83为P沟晶体管，其余为N沟晶体管。锁存器52为传统的交叉耦合反相器型，带有连接到SET输出线199的输入节点即晶体管80的栅、和连接到RESET输入线202的另一输入节点即晶体管85的栅。该锁存器电路及其工作对集成电路设计人员是已知的。晶体管81和82形成一个反相器，晶体管83和84形成另一个反相器。锁存器52的输出节点用信号线201连接到编程/读取控制电路53。当SET线199上的信号为高电平或高脉冲时，输出线201上的锁存器输出为高电平。当RESET线202为高电平或高脉冲时，锁存器输出线201上的信号为低电平。SET线199和RESET线202上的信号不可能同时为高电平。
编程/读取控制电路53有两个AND门88和89及两个反相器86和87。PROG(编程)线204为该电路的输入。当激活写模式即进行写操作时，PROG线204上的信号为高电平，当激活读模式即进行读操作时，PROG线204上的信号为低电平。当PROG为高电平时(写模式激活)，AND门88的输出取决于从锁存器52来的输出线201的状态。如果锁存器输出线201为低电平，那么当线204上的PROG信号为高电平时，线205上的AND门88的输出为高电平，反之亦然。当PROG线204上的信号为高电平(写模式激活)时，则AND门89的输出为低电平。AND门89的输出线203连接到晶体管100的栅。在写操作过程中，晶体管100截止，不让信号从连接到Y多路转换器55的线206传到线200。线200和206形成部分读取通道。
高压开关54有反相器90、两个N沟晶体管91和94、电容92和高压晶体管93。高压开关54作为传输门工作，当线205为高电平时，它让从高压成形和控制块21(图1)来的HV线209上的高压传到线206，或当线205为低电平时，它让HV线209上的块(blocks)高压通到线206。
晶体管101和102连接到由信号线200和206形成的读取通道上，在读操作过程中它们给所选的非易失存储单元提供电流负载。VB线208是由带隙基准块23(图1)到晶体管102的栅产生的电流偏置线。在读模式中，晶体管102起负载电流源的作用。其控制栅连接到VCTL线207的晶体管101起导通和截止负载电流的开关作用。反相器103和104缓冲从电压比较器51来的线199上的SET输出，并仅在读操作过程中向READ DATA线210上提供输出信号。线210连接到它对应的锁存器(图6)，线206连接到对应的Y多路转换器55。这样晶体管101和102作为偏置电流电路37使用，电压比较器51用作电压方式读操作时的电压读出放大器38(图2B)。
图8B表示基准Y驱动器42的读写块9。其电压比较器51、锁存器52、编程读取控制块53和高压开关54与存储阵列1的Y驱动器41相同，但是在一次读取八个基准存储单元时有变化。在读操作过程中，基准Y驱动器42读取与之连接的所有基准单元。由于在本实施例中每个基准Y驱动器42有八个基准单元，所以有八个由晶体管111和112形成的电流负载，虚线框表示的每组晶体管的输出。使8个VCTL0-VCTL07线为高电平，以将电流负载连接到各自的读取线220-227。
在写操作过程中，如图8C所示，在基准Y驱动器42中只有一个基准单元被写入，即REF Y多路转换器56所选的单元。只要控制线MCTL0-MCTL7中一个为高电平，位线侧RVD(图9A)就连接到图8B的读取通道线260-267。
在读操作过程中，所有的VCTL0-VCTL07和MCTL0-MCTL7控制线为高电平；这允许所有基准单元并行读取。所有VCTL0-VCTL07控制线为高电平还可将电流负载置于基准单元的各读取通道上。在读操作中，READ信号219也为高电平，以让基准单元来的读电压传到RFL线。从基准单元0-7回读的八个基准电压通过基准Y-DRIVER0分别传到RFL0-7信号线，从基准单元8-15并行回读的八个基准电压通过基准Y-DRIVER1分别传到RFL8-15信号线。在本实施例中，假设电压REFB0-15(图10)分别被编程分到基准单元0-15。当线219上的READ信号为高电平时，晶体管211为OFF状态，回读电压信号不传到比较器输入线200。注意晶体管110和93已经类似地放在所有线上，以在对所有基准单元的写操作模式中有相同的功能，象通过Y驱动器41阵列1的存储单元中出现的一样。
在图8C所示的基准Y多路转换器56中，每个MCTL信号驱动三个串联晶体管M1、M2、M3。由于当Y多路转换器55选择存储阵列1单元时，有三个串联的晶体管，所以和阵列1的Y多路转换器55一样，这样的设置在线上有相同的阻抗。这可实现更好地写入，更重要的是，基准阵列2和存储阵列1的单元之间的读模式匹配特性好。图8A中的反相器103和104在图8B中已经去掉。这是因为，在读操作中，数字位从存储阵列1的单元读出，而基准电压从基准阵列2中的单元读出。
图9A表示存储阵列1的Y驱动器41的Y多路转换器55。Y多路转换器55和基准多路转换器50相似。在本实施例中，Y多路转换器55为8到1。根据单元尺寸和Y驱动器的电路数量，多路转换器有不同型号(N到1)。对上述Y多路转换器，根据Y计数器来的Y地址信号M0A-M2A和M0B-M2B，线206和线VD0-VD7中的一条线之间连接有单个传输通道。在存储阵列1中VD0-VD7为列线。在编程和擦除操作过程中，信号从线206传到VD0-7线。在读操作中，信号从VD0-7线传到线206。
图9A还示出阵列1的一定数量的非易失存储单元的连接。在该实施例中，一个Y驱动器驱动八列，一个X译码器驱动阵列1的四行。在本实施例中，每行视为一个块。在另一些实施例中，可能多行形成一个块。用一个X译码器对行的选择是通过X多路转换器58从X计数器接收四个X地址信号PA到PD来实现的，如前面所述。为了增加阵列的大小，该基本布局可以在X方向和Y方向扩展以增加阵列的行数和列数。
图9A还示出基准阵列2和基准多路转换器56。每个块的基准阵列有十六个基准单元。当用X多路转换器58选择一个块时，基准和阵列单元都被选择。MCTL0-MCTL7线驱动基准Y多路转换器56。
对于这里说明的实施例，一行中有八倍于一次编程数目的单元。Y驱动器42和41在一行中对每个第八单元进行编程。共需要八个编程循环以对行中所有单元编程。这样在第一个编程循环对单元0、8、16...编程。在第二个编程循环对单元1、9、17...编程依此类推。八个编程循环对一行编程。同时，在第一编程循环对基准单元0和8编程。在第二个编程循环对基准单元1和9编程等，直到八个编程循环完成对所有十六个基准单元编程为止。
REF Y-DRIVER0和REF Y-DRIVER1在第一个编程循环中分别设置为输出0和8、在第二个编程循环中设置为1和9，并设置基准Y驱动器42的基准多路转换器以选择多路转换器50输出端上的合适的RELOUT电压，如图3所示，该电压从基准产生块44提供的REFB0-15电压而来。在该写操作过程中，内置基准Y驱动器42的锁存器，使它将合适的电压编程到阵列2所选位置的基准单元中。同时，用要存储于存储阵列1中的数据外置Y驱动器41的锁存器。当然，编程一行所需编程循环数目取决于Y多路转换器的比例。8∶1的Y多路转换器需要八个编程循环，而16∶1多路转换器需要16个编程循环。从存储阵列的读操作
下面参照图9A，更加详细说明电路的电压方式读取方法。在本优选实施例中对阵列1和2都相同的电源线连接到稳压电源电压Vs。阵列1和2的单元的晶体管35的连接示于图9B。假设读取阵列1中圈出并用XX标出的单元。X多路转换器58通过线VG2选择块2，VG2也称为字线。字线连接到块中每个存储单元的控制栅。所选择的字线连接到同一电源即Vs、或连接到足以精确读取列线VD4上的对地最高希望电压的电压。Y多路转换器55将列线VD4连接到线206。现在参照图8A，线206通过导通晶体管100而连接到线200。在读操作中，PROG线204为低电平，RESET线202为高电平。这使晶体管100的栅203为高电平，以导通晶体管100。晶体管101和102的结合形成线200和地之间的电流源(图2B中表示为偏置电流电路37)。线200还连接到电压比较器51(图2B中表示为电压读出放大器38)的非反向输入。晶体管101起电流源的开关的作用。晶体管101仅导通一小段时间，以让电压比较器51完成合适的电压比较。使功耗和存储单元晶体管的氧化层中俘获的电荷电势减到最小。连接到电压比较器51的反向输入端的RFLOUT输入(图2B中表示为基准电压39)是从合适基准单元回读的电压，如图5和图7所示，该基准单元通过基准多路转换器50从线RFL0-15中的一个选取。电压比较器51的比较结果放在读取数据线210上(图2B中表示为逻辑输出40)。在读操作过程中，高压开关54关闭，高压线209借助于高压晶体管93与线206断开。
如前面所述，块10的对偶移位寄存器既用于写入也用于读取操作，以减少集成电路中器件的数量。前面已经说明了写操作过程中对偶移位寄存器的工作。在读操作过程中(参照图6)，通过对半检索算法，预置Y驱动器41的四个锁存器。根据图12A和12B中的对半检索算法，信号BIT3、BIT2、BIT1、BIT0先后设置为高电平。多级对偶移位寄存器的一行的RESETB线上的RESET脉冲使工作开始。RESET脉冲复位对偶移位寄存器一行中的所有锁存器。根据对半检索算法，BIT3信号设为高电平。对在所有Y驱动器41中连接到BIT3信号线的所有锁存器(锁存器0、4、8等)，使线63A为高电平、线63B为低电平。于是，对每个Y驱动器41的RFLOUT端就选择基准多路转换器50的RFL8线上的电压。
在读操作的同时，和前面说明的一样，用从基准阵列2的单元回读的电压并行驱动RFL0-15线。根据对半检索算法，如果从存储单元回读的电压高于每个驱动器内RFLOUT上所选的电压，则每个Y驱动器41的READ DATA线210上的数据输出为高电平。这使NAND门600的输出端601为低电平(图6)，它使连接到BIT3线的锁存器置位。即使去除线210上的数据，锁存器输出端602的信号仍保持高电平。一旦锁存器被置位，即使线BIT3为低电平，输出端63A和63B上的信号分别保持高电平和低电平。如果从存储单元回读的电压低于RFLOUT端上的电压，则READ DATA线210上的信号为低电平。这使NAND门600的输出端601上的信号保持高电平，锁存器保持复位状态。因此当信号BIT3为低电平时，锁存器输出端63A和63B上的信号将分别为低电平和高电平，锁存器保持复位状态。通过使BIT2、BIT1和BIT0线分别为高电平，继续进行对半检索算法。比较每个Y驱动器41内READ DATA线210和RFLOUT线上的电压。如果READ DATA 210为高电平则使连接的锁存器置位，或者如果RESET DATA线210为低电平则保持复位状态。根据每个Y驱动器41中锁存器的置位或复位状态，用基准多路转换器50的输入63A、B到60A、B(锁存器输出)从RFL0-15线上给RFLOUT端选择不同的电压。
接着从一个存储单元将四个位读到每个Y驱动器41中的四个锁存器中。如果每个存储单元存储N位，那么每个Y驱动器41将有N个锁存器，且在对半检索算法的N个循环中读出每个Y驱动器的N个位。所有M个Y驱动器41同时加载它们各自的锁存器。在对偶移位寄存器的一组上的锁存器被加载后，将该组置于移位模式，然后记录锁存的数据从该组串行读出的时间。当数据移出时，对偶移位寄存器的另一组置于并行读模式，将另外M个单元中的数据读到该组的锁存器中。在该组完成加载它的锁存器的同时，前一组同时完成它的移位操作。这种从存储单元并行加载数据和数据的串行移位的交替操作提供了非常快的读取速度。
在读操作过程中，每个基准Y驱动器42中的四个锁存器的状态没有使用。基准Y驱动器42内没有使用RFLOUT线。取而代之的是，如前面所述和图8B所示，所有基准单元读出的电压放在RFL0-15线上。向存储阵列的写操作
对于写操作，和已有技术一样，编程和擦除算法通常用重复高脉冲电压进行编程循环，接着一个普通读循环，以很高的精度设定非易失存储单元的阈值电压。在编程算法开始以前，通常使用足够幅度和周期的擦除脉冲来完成存储单元的擦除。代替一个擦除脉冲，一些算法还重复高电压擦除脉冲，接着进行一个擦除功能所需的读操作。在本发明中，使用单个擦除脉冲，然后重复高电压脉冲编程算法，以精确设定阈值电压。在本实施例中，擦除编程和读取在一块中进行，以加快读写存取速度。这样代表4倍M个数据位的M个存储单元同时写或读。
在一个擦除循环擦除块中所有存储单元后，进行编程循环。首先对RESET202线加脉冲以复位每个Y驱动器中的锁存器52(具体见图8A和8B说明)。然后使用每个编程脉冲后，在重复基础上进行读循环。在每个Y驱动器41和基准Y驱动器42中，进行读循环，以确定存储单元是否达到基准多路转换器50的RFLOUT输出设置的所需电压。如果线200(图8A和8B)上回读的电压电平没有达到RFLOUT电平，则锁存器52保持复位，且附加的高压脉冲加到存储单元。高压脉冲源是图1说明的高压成形和控制块21。
在任一重复过程中，如果线200上回读的电压高于RFLOUT线上的电压，则使锁存器52置位，并关闭相应的Y驱动器41(和基准Y驱动器42)上的高压开关。这将停止高压脉冲向连接到特定Y驱动器的存储单元的继续传输。应该明白，某个Y驱动器可以停止向它们各自连接的存储单元继续高压脉冲传输时，另一些Y驱动器可能还继续将高压脉冲传输到相应的存储单元，以编程合适的回读电压。编程中的回读模式和普通读取模式完全相同，只是READ DATA线210(图6)上的输出信号不由块10的锁存器来存储。编程和读模式中使用相同的读电路，给数据的存储与检索提供了更高的精度和可靠性。
图10表示非易失基准阵列2存储单元与非易失存储阵列1存储单元的阈值划分基准电平之间的关系。将阈值电压范围划分为0V到Vmax。REFA0到REFA15是非易失存储阵列1的单元的阈值划分电压，REFB0到REFB15是非易失基准阵列2的单元的阈值划分电压。REFA0-15的电平在REFB0-15电平的中间。这可以保证阈值电压电平的读比较的长期精度和可靠性。
图11表示非易失存储阵列1和非易失基准阵列2的阈值划分电压产生块的电路细节。带隙电压基准单元300是芯片上温度和电压源。运算放大器OPAMP301为高增益无条件补偿的放大器。基准单元300和运算放大器301的电路对集成电路的设计者来说是已知的。电阻302到318为等值电阻，如图示连接。
当电阻318不并联到电阻317上时，形成非易失存储阵列1的阈值划分产生块，输出称为REFA0到REFA15。当电阻318并联到电阻317上时，形成非易失基准阵列2的阈值划分产生块，输出称为REFB0到REFB15。通过编程算法，本实施例中的每块的十六个基准单元被编程到每个阈值划分电压REFB0至REFB15。非易失存储阵列1单元编程到每个Y驱动器41内锁存器中位数所定义的阈值划分电压电平REFA0至REFA15的任一个。
对这里说明的实施例，一行中的单元数是一次编程的单元数目的八倍。Y多路转换器55对行中每个第八单元编程。共需要八个编程循环以完成行中所有单元的编程。这样单元0、8、16等在第一个编程循环中编程。单元1、9、17等在第二个编程循环中编程，连续八个编程循环完成一行的编程。
同时，通过两个基准驱动器42在第一个循环中对基准单元0和8编程，在第二个循环中对单元1和9编程，等等，象通过基准Y多路转换器56选择的一样。在第一个循环中REFY-驱动器0和REFY-驱动器1的锁存器分别设置为二进制值“0”和“8”，在第二个循环中分别设置为二进制值“1”和“9”，以此设置基准Y驱动器42的基准多路转换器50。多路转换器50从基准阈值划分电压产生块44提供的REFB0-15电压选择合适电压作为RFLOUT输出电压。换句话说，在写操作过程中，内置每个基准Y驱动器42的块10的锁存器，以在选择的单元位置将合适的电压编程到基准单元，同时根据要存储于存储阵列1中的数据外置存储阵列1的Y驱动器41的块10的锁存器。每组的编程循环数目取决于Y多路转换器55和56的深度。例如，如前面所说，Y多路转换器55为8∶1的多路转换器，需要8个编程循环，而16∶1多路转换器将需要16个编程循环以完成整行编程。
尽管这里详细公开和说明了本发明的各种优选和变形实施例，但是很显然本发明可以有很多变形。因此本发明范围不限于上述说明，其精神实质和范围由附属权利要求限定。

Claims (20)

1.一种有存储单元阵列和至少一个数据端的集成电路，每个存储单元能存储多位信息，所说集成电路包括：
多个连接到所说存储单元阵列的锁存器，所说锁存器排列成第一组和第二组；
控制装置，用于交替进行以下连接，将所说第一组连接到所说存储单元阵列，并将所说第二组连接到所说一个数据端，及将所说第二组连接到所说存储单元阵列，并将所说第一行连接到所说一个数据端，由此在一组锁存器与所说存储单元阵列之间，及另一组锁存器与所说数据端之间同时进行数据的传输，以加快读写操作，所说控制装置将锁存器的每一组连接到所说阵列的存储单元块，所说存储单元块有M个存储单元，锁存器每一组有N×M个存储单元，N个锁存器连接到每个存储单元。
2.如权利要求1的集成电路，其特征为，所说控制装置将一组锁存器串行连接到所说数据端；
在写操作过程中，所说控制装置交替进行以下连接，即将一组锁存器连接到所说存储单元块，以将数据从所说锁存器组并行传输到所说存储单元块，和将另一组锁存器连接到所说数据端，以将数据从所说数据端串行传输到所说另一组锁存器；
在读操作过程中，所说控制装置交替进行以下连接，即将一组锁存器连接到所说存储单元块，以将数据从所说存储单元块并行传输到所说锁存器组，和将另一组锁存器连接到所说数据端，以将数据从所说另一组锁存器串行传输到所说数据端。
3.如权利要求1的集成电路，还包括第一和第二数据端，
在写操作过程中，所说控制装置交替进行以下连接，即将一组锁存器连接到所说存储单元块，以将数据从所说锁存器组并行传输到所说存储单元块，和将另一组锁存器连接到所说第一数据端，以将数据从所说第一数据端串行传输到所说另一组锁存器；
在读操作过程中，所说控制装置交替进行以下连接，即将一组锁存器连接到所说存储单元块，以将数据从所说存储单元块并行传输到所说锁存器组，和将另一组锁存器连接到所说第二数据端，以将数据从所说另一组锁存器串行传输到所说第二数据端。
4.在有存储单元阵列的集成电路中，每个存储单元存储多个位，每个存储单元有第一和第二端及控制端，读取所说多个位的电路包括：
偏置电流基准，它与存储于所选存储单元的多位无关地产生通过所选存储单元的偏置电流，
多路转换电路，响应于地址信号，将所说阵列的所选存储单元连接到所说偏置电流基准；及
电压比较器，连接到所说选择存储单元的所说第二端与所说偏置电流基准之间的节点，所说电压比较器还连接到基准电压，以比较所说基准电压和所说节点上的电压，以确定存储于所说存储单元中的位数，在所说偏置电流下，所说节点电压唯一对应于存储于所说选择存储单元上的多个位。
5.如权利要求4的读取电路还包括：
按顺序连续改变所说基准电压以确定存储于所说选择存储电路上的多个位的装置；及
有存储多个基准电压的多个存储单元的第二存储阵列，所说顺序改变装置将所说第二存储阵列的所选存储单元按顺序连接到所说电压比较器。
6.在有存储单元阵列的集成电路中，有对应于多个位在所选存储单元中编程一定量电荷的电路，所说电路包括：
高压电路，为了将存储单元编程而产生高压；
偏置电流基准；
多路转换电路，用于将所说选择存储单元连接到所说偏置电流基准，所说偏置电流基准产生通过所说选择存储单元的偏置电流，而与存储于所说选择存储单元上的多个位无关；
电压比较器，连接到所说选择存储单元与所说偏置电流基准之间的节点，以确定所说节点上的电压，在所说偏置电流下，节点电压唯一对应于存储于所说选择存储单元上的电荷量；
编程电路，与所说高压电路和所说电压比较器相连接间，所说编程电路响应于所说电压比较器，与所说高压电路连接，用于将所说选择存储单元编程，直到相应于存储于所说选择存储单元中的电荷量的所说电压与所说基准电压匹配为止。
7.在有存储单元阵列的集成电路中，每个存储单元能存储多位信息，多个锁存器连接到所说存储单元阵列，所说锁存器排列成第一组和第二行，至少有一个数据端，所说集成电路的工作方法包括：
进行以下交替连接，将所说第一组连接到所说存储单元阵列，并将所说第二组连接到所说一个数据端、及将所说第二组连接到所说存储单元阵列，并将所说第一组连接到所说一个数据端，所说每一组锁存器连接到所说阵列的存储单元块，所说存储单元块有M个存储单元，每一组锁存器有N×M个存储单元，N个锁存器连接到每个存储单元；
在一组锁存器与所说存储单元阵列之间，及另一组锁存器与所说数据端之间同时进行数据传输，以加快读写操作。
8.如权利要求7的方法，其特征为，在所说连接步骤：
一组锁存器串行连接到所说数据端；
在写操作过程中，交替进行以下连接，即将一组锁存器连接到所说存储单元块，以将数据从所说锁存器组并行传输到所说存储单元块，和将另一组锁存器连接到所说数据端，以将数据从所说数据端串行传输到所说另一组锁存器；
在读操作过程中，交替进行以下连接，即将一组锁存器连接到所说存储单元块，以将数据从所说存储单元块并行传输到所说锁存器组，和将另一组锁存器连接到所说数据端，以将数据从所说另一组锁存器串行传输到所说数据端。
9.在有存储单元阵列的集成电路中，每个存储单元有第一和第二端和控制端，每个存储单元存储多个位，读取存储单元中的所说多个位的方法包括：
将所说存储单元的所说第一端连接到第一电压源；
将所说存储单元的所说控制端连接到一电压源，以将所说第二端电连接到所说第一端；
将所说第二端连接到偏置电流电路，所说偏置电流电路产生通过所说第二端和所说选择存储单元的固定偏置电流，且与所说选择存储单元中所存储的多个位无关；
将所说第二端与检测第二端处的相对于预定基准电压的电压的电路连接，在所说偏置电流下，所说电压唯一对应于所选存储单元上存储的所说多个位，并对应所说第二端处所说检测电压产生一个数字输出。
10.在有存储单元阵列的集成电路中，每个存储单元有能保持一定量电荷的浮栅，该电荷表示所说存储单元中存储的逻辑状态，读取选自所说阵列的存储单元的方法包括：
通过用所说存储单元的端将所说存储单元连接到偏置电流基准，以便通过所说存储单元产生偏置电流，与所说存储单元浮栅上的电荷量无关，并且所说存储单元端上的电压在所说偏置电流下与所说存储单元浮栅上的电荷量唯一对应，从而产生响应于所说存储单元的浮栅上的电荷量的存储单元电压；
顺序将所说存储单元电压与多个基准电压之一进行比较，每个顺序比较步骤决定一个位，由此确定响应于存储在所说存储单元中的电荷量的多个位。
11.如权利要求10的方法，其特征为，所说顺序比较步骤包括所说存储单元电压与四个基准电压顺序比较，以确定所说存储单元的四个位的步骤。
12.在有存储单元阵列的集成电路中，每个存储单元有能保持一定量电荷的浮栅，该电荷表示所说存储单元中存储的多个位，向选自所说阵列的存储单元写入的方法包括：
接收代表要存储于所说选择存储单元中的多个位的多个位；
产生响应于所说存储单元浮栅上的电荷量的存储单元电压；
在所说集成电路中产生多个基准电压；
对所说存储单元的浮栅编程，使所说存储单元电压与多个基准电压之一匹配，所说一个基准电压对应于所说多个位，包括：
从所说浮栅上擦除任何电荷；
对所说浮栅施加高压脉冲；
产生与所选存储单元的浮栅上的电荷量无关、通过所说选择存储单元的偏置电流，从而确定所说存储单元电压，在所说偏置电流下，所说存储单元电压与所说选择存储单元的浮栅上的电荷量唯一对应；
将所说存储单元电压与一个基准电压进行比较；
重复上面施加脉冲、确定电压和比较步骤，直到所说存储单元电压与一个基准电压匹配。
13.一种集成电路，包括：
存储单元阵列，每个存储单元能保持对应于多个位的电压，所说阵列按块排列，每块有基准存储单元和数据存储单元；
电压产生电路，用于产生第一和第二组基准电压电平；
编程电路，用于在所说数据存储单元中相对于所说基准电压电平中所说第一组基准电压电平设置电压，所说电压对应于数据位，同时在所说基准存储单元中设置第二组基准电压电平；
读取电路，用于比较在所说数据存储单元中设置的电压与所说基准存储单元中的所说第二组基准电压，以确定对应于在所说数据存储单元中的所说设置电压的数据位。
14.一种集成电路，包括：
存储单元阵列，每个存储单元能保持对应于多个位的电压，所说阵列按块排列，每块有基准存储单元和数据存储单元；
电压产生电路，用于产生一组基准电压电平；
编程电路，在所说基准存储单元中设定所说的一组基准电压电平、在所说数据存储单元中相对于所说一组基准电压电平设置电压，所说电压对应于数据位；及
读取电路，用于比较在所说数据存储单元中设置的电压与所说基准存储单元中的所说一组基准电压电平，以确定对应于所说数据存储单元中所说设置的电压的数据位。
15.一种有存储单元阵列的集成电路中的工作方法，每个存储单元能保持对应于多个位的电压，所说阵列有基准存储单元和数据存储单元，所说方法包括：
接收多个数据位；
在所说数据存储单元中编程对应于第一组基准电压电平的电压，每个电压对应于多个数据位；
同时在所说基准存储单元中将第二组基准电压电平编程；及
将在所说数据存储单元编程的电压与所说基准存储单元中的所说第二组基准电压电平进行比较，以确定对应于在所说数据存储单元中编程的所说电压的数据位。
16.如权利要求15的方法，其特征为，所说给电压编程的步骤包括在所说阵列的预定单元内的所有所说数据存储单元中将电压编程、同时在所说单元内的所有所说基准存储单元中将所说基准电压编程的步骤；
所说比较步骤包括同时比较所说单元中所有所说数据存储单元中的电压与所说单元内所有所说基准存储单元的所说组基准电压电平的步骤。
17.一种有存储单元阵列的集成电路中的工作方法，每个存储单元能保持对应于多个位的电压，所说阵列有基准存储单元和数据存储单元，所说方法包括：
接收多个数据位；
在所说基准存储单元中编程一组基准电压；
在所说数据存储单元中编程相对于所说组基准电压电平的电压，每个电压对应于多个数据位；
将在所说数据存储单元中的编程的电压与所说基准存储单元中的所说第二组基准电压进行比较，以确定对应于在所说数据存储单元中编程的所说电压的数据位。
18.如权利要求17的方法，其特征为，所说将电压编程的步骤包括在所说阵列的预定单元内的所有所说数据存储单元中将电压编程、同时在所说单元内的所有所说基准存储单元中将所说组基准电压电平编程的步骤；
所说比较步骤包括同时比较所说单元中所有所说数据存储单元中的电压与所说单元内所有所说基准存储单元的所说组基准电压电平的步骤。
19.一种集成电路，包括：
存储单元阵列，每个存储单元能保持对应于多个位的电压，所说阵列按块排列，每块有基准存储单元和数据存储单元；
电压产生电路，用于产生第一和第二组基准电压电平；
编程电路，在所说数据存储单元中设定对应于所说第一组基准电压的电压，所说电压对应于数据位，同时在所说基准存储单元设定所说第二基准电压电平；
读取电路，用于选择地将所说数据存储单元中所设定电压与所说基准存储单元中的所说第二组基准电压电平比较，以确定对应于所说数据存储单元中所说设置电压的数据位，并与所说第一组基准电压电平比较，以与所说编程电路一起工作、以在所说数据存储单元中设定对应于第一组基准电压电平的电压。
20.一种集成电路，包括：
存储单元阵列，每个存储单元能对保持应于多个位的电压，所说阵列按块排列，每块有基准存储单元和数据存储单元；
电压产生电路，用于产生一组基准电压电平；
编程电路，在所说基准存储单元设定一组基准电压电平、并在所说数据存储单元中设定对应于所说一组基准电压电平的电压，所说电压对应于数据位；
读取电路，它选择地比较所说数据存储单元中所设置电压与所说基准存储单元中的所说一组基准电压电平，以确定对应于所说数据存储单元中所说设置电压的数据位，并与所说编程电路一起工作、以在所说数据存储单元中设定对应于所说的一组基准电压电平的电压。
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