CN1140383A - 专用选呼解码器综合到控制器中的方法和装置 - Google Patents

Abstract

存储器220包括地址寄存器305、控制寄存器310、状态寄存器315、消息寄存器320和接收地址寄存器信息寄存器325，它们经过并行总线235和230连接到一个解码器240和一个微控制器250。微控制器250控制解码器240的工作以接收和解码来自接收机电路102的选呼信号，微控制器250通过存储和检索在该存储器220的该寄存器中的信息与该解码器通信。解码器240通过存储和检索在该存储器220的该寄存器中的信息与该微控制器240通信。

Description

专用选呼解码器综合到控制器中的方法和装置

本发明涉及控制器，特别涉及把专用选呼解码器综合到在选呼接收机控制器中的方法和装置。

选呼接收机是便携通信设备，这在本领域是已知的，对于所有的便携通信设备来说，希望选呼接收机尺寸小，而且具有长的电池寿命。为了减小选呼接收机的尺寸和增加其电池寿命，主要目标是减少选呼接收机的电气元件数量。

目前，选呼接收机中使用两个基本部件是解码器和微控制器。解码器典型地是一个专用的部件，在市场上可买到，它根据预定的协议解码选呼信号。微控制器执行如下几个功能，提供用户接口、驱动LCD显示和与该解码器接口。这两个部件由串行通信链路连接是设计小型选呼接收机的常规方法。

目前越来越需要更小的、更紧凑的选呼接收机。但是，这两个部件的组合限制选呼接收机可减少的尺寸，而且限制电池寿命。将解码器和微控制器综合到单一半导体组件封装之内可提供一个较小的解决方案。但是这个方案的主要困难是该解码器和微控制器各在内部并行地传送信息，而在外部该解码器和微控制器常规地经过标准的串行接口如串行外围接口(SPI)标准串行地通信。这产生几个缺点，例如，要求在选呼接收机中可用于其它功能的微控制器输入—输出端口支持串行通信。这样，单个芯片不能支承任何附加的功能。况且，微控制器对来话消息响应时间慢，这是因为要求几次转发，以使来自该解码器的来话消息经过串行通信链路转发到该微控制器。另一个例子是所需的软件的数量和存储用于控制该微控制器和该解码器之间的串行通信的软件的存储器。尚且，在解码器和微控制器中的双份电路以支持串行通信。

据此，现在需要一种把解码器和微控制器综合到一个单一的半导体组件封装内的装置，它能提供附加功能的输入和输出微控制器管脚，减少对来话消息的响应时间，无需大量的存储器和双份解码器和微控制器中的电路。

在以一种形式实现本发明的目的中，这里提供一种用于具有多个地址选呼接收机的控制器，其中，该选呼接收机接收具有多个地址之一和一个消息的选呼信号，该控制器包括：一个微控制器，用于提供控制信息和多个地址，和用于检索状态信息、接收地址信息和该消息；一个存储器，连接到该微控制器，用于存储控制信息和从该微控制器来的多个地址，和用于存储由该微控制器检索的该状态信息、接收地址信息和该消息；以及一个解码器，用于从该存储器检索该控制信息，响应接收该选呼信号，根据该控制信息，用以接收和解码该选呼信号，以便在接收和解码该选呼信号时在该存储器中存储该状态信息，响应检测选呼信号中的多个地址之一，用以在该存储器中存储接收地址信息，和用以解码并在该存储器中存储该消息。

图1示出现有技术中公知的选呼接收机。

图2示出根据本发明的优选实施例的选呼接收机。

图3示出根据本发明的优选实施例的图2中的选呼接收机的存储器。

图4示出根据本发明的优选实施例的图2中的处理器操作详细流程图。

图5示出根据本发明的优选实施例的图2中的解码器电路操作的详细流程图。

图1示出现有技术中公知的用于接收和解码选呼信号的选呼接收机100。选呼接收机100包括两个基本部件，亦即一个串行解码器芯片103和一个串行微控制器110芯片，每个芯片独立设计以支持串行通信。解码器103和微控制器110是市场上可买到的单独封装的半导体芯片，诸如串行外围设备接口(SPI)标准，常规地由解码器103和微控制器110芯片两者的制造商采用。常规地，串行接口为解码器和微控制器芯片的制造商和为选呼接收机制造商提供了一种经济的和实用的接口。采用串行标准允许选呼接收机的制造商方便地连接来自不同芯片制造商的微控制器和解码器芯片。而且，对于半导体芯片的制造商来说，串行接口是希望的，因为它要求少量的管脚，这导致装费用较低。解码器103包括解码器电路104，耦合到接收机电路102；电池节省器105，耦合到解码器电路104和接收机电路102；消息存储器106，它耦合到解码器电路104和串行通信接口107；以及该串行通信接口电路107，也耦合到解码器电路104。微控制器110包括只读存储器(ROM)111、输入/输出端口113、显示驱动器121、消息存储器122、定时控制器124和串行通信接口109，都耦合到处理器114。另外，处理器114耦合到用户控制器115、码插入器112和提示器116，串行通信接口109耦合到消息存储器122，而显示驱动器耦合到显示器120。微控制器110和解码器103经过串行通信接口109、串行通信链路108和串行通信接口107进行通信，从这一点看，它们集总地称为“串行总线”。微控制器110控制选呼接收机100的工作。这是通过由来自定时控制器124的定时输入驱动的处理器114执行存储在ROM111中的预定指令实现的。在选呼接收机100接收选呼信号之前，例如在选呼接收机100的电源接通之后或在复位之后，处理器114开始或准备该选呼接收机用于接收和解码该选呼信号。在初始化期间，处理器114从ROM111检索控制信号并且从码插入器112检索该选呼接收机的信号地址，以及经过该串行总线把检索的控制信息和检索的选呼地址发送到解码器电路104。该控制信息偏程解码器电路104，而选呼地址被存储在解码器电路104中。当接收机电路102经过天线101接收调制在射频载波的选呼信号时，由接收机电路102解调接收的选呼信号和提供给解码器电路104。解码器电路104接收并根据由处理器114提供的控制信息解码从接收机电路102来的选呼信号。当解码该接收的选呼信号时，解码器电路104检测在接收的选呼信号中从码插入器112提供的至少一个地址时，解码器电路104继续解码与该检测地址有关的选呼信号中的消息，和在消息存储器106中存储检测的消息。当接收和解码该选呼信号时，解码器电路104经过该串行总线把状态信息传送到处理器114。响应接收该状态信息，处理器114可把附加的控制信息发送到解码器电路104。另一种可替代的方案是，根据从处理器114提供的控制信息，在该状态信息指示预定条件时，解码器103可产生一个或多个中断。该中断经过解码器104的一个专用输出端发送到微控制器110的I/O端口113，因此，使用微控制器110的有限I/O端口。响应接收该中断，处理器114从解码器电路104得到该状态信息，并且根据从状态寄存器315检索的状态信息，继续处理接收的选呼信号。当接收和解码该选呼信号时，在处理器114与解码器电路104之间经过该串行总线发生控制信息和状态信息的几次传输。这使处理器114花费其处理资源的主要部分服务于串行通信接口109。结果，存储在消息存储器中的消息经过该串行总线传送到微控制器110并存储在消息存储器122中。然后处理器114激活提示器116，并且响应检测经过用户控制器115的用户输入，处理器114把从消息存储器122来的消息提供到该消息的用户的显示驱动器121。另外，解码器电路104也经过该串行总线把接收地址信息传送到处理器114，其中接收地址信息指示从码插入器112提供的哪一个地址在选呼信号中被检测。当接收的选呼信号不包括从码插入器122提供的任何地址时，解码器电路104还提供一个输入到电池节省器105。响应从解码器电路104的输入，电池节省器105把节电器信号传送到接收机电路102，使得接收机电路102减少其电流消耗，因而节省电源。

从上文的叙述可知，在该解码器芯片和微控制器芯片之间传送大量的信息，虽然这些芯片在内部并行地传送信息，但在外部它们相当慢地串行地传送信息。于是，该解码器和微控制器之间串行通信大大地限制选呼接收机的性能。第二个缺点是，该微控制器对来话消息的响应时间。这是因为接收的消息以串行的比特流经过该串行总线从该解码器传送到该微控制器。第三个缺点是，所需的软件以及存储该附加软件的存储器，用以控制在串行总线上信息的串行传送。第四个缺点是，在该解码器和该微控制器中电路的双份以支持该串行总线，诸如消息存储器。第五个缺点是，要求在该选呼接收机中可用作其它功能的该微控制器的输入—输出端口支持串行通信，诸如符号交换和用于从该解码器接收中断，因此，I/O端口不能支持选呼接收机中的其它功能。

图2示出本发明的优选实施例，图中示出选呼接收机200包括控制器210，耦合到接收机电路102，接收机电路102，被连接用以接收来自天线101的射频信号；用户控制器115；码插入器112；提示器116和显示器120。控制器210包括三个部分，即解码器240、存储器220和微控制器250。解码器240包括耦合到接收机电路102的解码器电路104和电池节省器105。微控制器250包括一个处理器114，连接到只读存储器111、输入—输出端口113、用户控制器115、定时控制器124、显示驱动器121和提示器116。存储器220分别经过并行总线230和235耦合到微控制器250中的处理器114和解码器240中的解码器电路104。中断逻辑电路225耦合到存储220和处理器114。在本发明的优选的实施例中，控制器210包括提供解码器电路104和电池节省器105的一个现用的解码器芯片，和一个微控制器芯片，它基本上类似于现有技术的芯片，经过存储器220接口，综合到一个单一半导体组件封装中。

图3示出存储器220，它包括几个寄存器：地址寄存器305、控制寄存器310、状态寄存器315、消息寄存器320和接收地址信息寄存器325。在优选的实施例中，存储器220中的寄存器是双端口寄存器，它支持由解码器电路104和处理器114的同时接入。在选呼接收机200接收选呼信号之前，如选呼接收机220开启或复位时，地址寄存器310用于存储从码插入器112来的由处理器114提供的选呼接收机200的地址。控制寄存器310用于存储从处理器114来的控制信息，在控制寄存器310中存储之前处理器114从ROM111检索该控制信息。解码器电路104接收选呼信号和根据存储在控制寄存器310中的控制信息解码选呼信号。状态寄存器315用于存储从解码器电路104来的状态信息，处理器114检索状态信息，确定在接收和解码选呼信号时解码器电路104的状态。接收地址信息寄存器325用于存储从解码器电路104来的接收地址信息，响应从状态寄存器315来的、指示存储在地址寄存器305中存储至少一个地址在选呼信号中被检测，处理器114检索接收地址信息。而消息寄存器320用于存储从解码器电路104来的消息，解码器电路104响应检测存储在地址寄存器305中并与在选呼信号中的解码消息相关的至少一个地址，解码和存储在消息寄存器320中的消息。

鉴此，一个存储器经过并行总线接到串行通信解码器和串行通信微控制器，有利地接口该解码器和该微控制器，并且提供更快的通信，克服现有技术的慢串行通信的限制。

图4示出在控制器210的微控制器250中的处理器114操作的详细流程图。处理器114的操作过程从码插入器112检索选呼接收机200的地址并从ROM111检索控制信息。然后在步骤405，处理器114在地址寄存器305中存储检索的地址，和在控制寄存器310中存储检索的控制信息。随后，在步骤410，处理器114从状态寄存器315检索(410)状态信息，它表明在接收选呼信号和根据存储在控制寄存器310中的存储的控制信息解码选呼信号时解码器电路104的状态。当检索状态信息指示存储在地址寄存器305中的至少一个地址在选呼信号中被检测时，在步骤420，处理器114检索来自接收地址信息寄存器325的地址信息，确定存储在地址寄存器305中的地址的哪一个特定地址被检测。处理器114还提供一个输出给提示器116，通知用户已经收到与检测的地址有关的消息并且存储在地址寄存器305中。随后，在步骤425，响应接收从用户控制器115来的输入，处理器114从消息寄存器320检索该消息。处理器114提供检索的消息给显示驱动器121，由显示器120给用户显示。在步骤425检索从消息寄存器320来的消息之后，处理器114返回到步骤410检索在状态寄存器315中的状态信息，并且如上所述的该过程继续进行。尚且，当该检索状态信息未指示存储在地址寄存器305中的地址至少一个地址在接收的选呼信号中被检测时，处理器114返回到步骤410检索在状态寄存器315中的状态信息和如上所述的该过程继续进行。在本发明的优选实施例中，配置中断逻辑255以便根据存储在控制信息寄存器310中的控制信息产生一个或几个中断给处理器114。处理器114在接收该中断时，从状态寄存器315检索该状态信息，并且根据所检索的状态信息继续处理。另外，当接收和解码选呼信号时，处理器114和解码器电路104经过存储器220重复地交换控制信息和状态信息。但是，因信息是经过并行总线230和235传送的，故本发明有利地更快地传送信息并要求最少的处理器资源控制该通信，使处理器资源空闲以提供其它的特性和功能给选呼接收机。

图5示出解码器电路104操作详细的流程图。在步骤505，解码器电路104通过从控制寄存器310检索控制信息而开始工作，解码器电路104接收选呼信号和根据检索的控制信息解码来自接收机电路的选呼信号。在步骤510，当解码器电路104在接收的选呼信号中检测存储在地址寄存器305中的至少一个地址时，在步骤515，解码器电路104在状态寄存器315中存储状态信息，指示在状态寄存器315中的检测。请注意，在地址寄存器305中存储地址以便于检测在上面叙述了。但是，当解码器电路104未检测在接收的选呼信号中存储在地址寄存器305中的至少一个地址时，当接收和解码随后的选呼信号时，解码器电路104返回到检测地址。在检测步骤510和存储步骤515之后，在步骤520，解码器电路104在接收地址信息寄存器325中存储接收地址信息，指示存储在地址寄存器305中存储的地址的该特定地址，它在接收的选呼信号中已被检测。检测之后，在步骤525，在接收和解码随后的选呼信号时返回到检测地址之前，解码器电路104在消息寄存器320中存储从接收的选呼信号解码和与检测的地址有关的消息。

根据本发明，在市场上容易买到的串行选呼解码器和微控制器可有利地综合到一个单一半导体组件封装中，提供在选接收机中使用的经济且紧凑的控制器。这是利用并行总线将该解码器和微控制器耦合到多个双端口寄器实现的。利用并行通信，该解码器、该存储器和该微控制器之间的信息有利地以比现有技术的串行通信更高的速度通信，因此克服了其限制。另外，由于本发明使用市场上可买到的解码器和微控制器，二者具有市场上证明的质量和可靠性等级，本发明提供了一种控制器，用于具有基本上类似的质量和可靠性的选呼接收机。而且，本发明得到在一个单一的组件封装中的一个控制器，可以经济地、方便地和可靠地由选呼接收机制造商包含在它们的选呼接收机中。

据此，本发明把一个解码器和一个微控制器综合到一个单一的半导体封装中，它提供选呼接收机中的附加功能的输入和输出微控制器管脚，减少对来话消息的响应时间，无需大量的存储器和无需在该解码器和微控制器中的双份电路。

Claims (13)

1.一种用于选呼接收机的控制器，该选呼接收机具有多个地址并接收具有多个地址之一和一个消息的选呼信号，其特征在于，该控制器包括：

一个微控制器，用于提供控制信息和多个地址，和用于检索状态信息、接收地址信息和该消息；

一个存储器，连接到该微控制器，用于存储从该微控制器来的控制信息和多个地址，和用于存储由该微控制器检索的状态信息、接收地址信息以及该消息；和

一个解码器，用于从该存储器检索控制信息，用于接收选呼信号并响应接收该选呼信号根据该控制信息解码该选呼信号，用于在接收和解码该选呼信号时在存储器中存储该状态信息，用于响应检测该选呼信号中的多个地址之一在该存储器中存储该接收地址信息，和用于存储和在该存储器中存储该消息。

2.权利要求1的控制器，其特征在于，存储包括可由该微控制器和该解码器同时存取的多个寄存器。

3.权利要求2的控制器，其特征在于，多个寄存器包括：

一个控制寄存器，用于存储该控制信息；

一个地址寄存器，用于存储该选呼地址；

一个状态寄存器，用于存储该状态信息；

一个接收地址信息寄存器，用于存储该接收地址信息；和

一个消息寄存器，用于存储该消息。

4.权利要求2的控制器，其特征在于，多个寄存器包括多个双端口寄存器。

5.根据权利要求1的控制器，其特征在于该解码器、该微控制器和该存储器连接到一条并行通信总线，用于传送多个地址、该控制信息、该状态信息、该接收地址信息和该消息。

6.根据权利要求1的控制器，其特征在于，进一步包括中断逻辑，用于接收从该存储器来的预定输入，和用于在收到该预定输入时发送一个中断到该微控制器。

7.根据权利要求1的控制器，其特征在于，微控制器进一步包括：

一个只读存储器，用于存储确定该微控制器的工作的预定的指令；

输入—输出端口，用于可操作地连接该处理器到其它电路；

用户控制器，提供用户输入给该处理器；

一个码插入器，用于非易失的存储多个地址；

定时控制器，用于提供定时信号给该处理器；

一个显示驱动器，用于接收来自该处理器的信息和提供该信息给该显示器以便对用户显示；

到提示器的一个输出，当该消息存储在该存储器的消息寄存器时提醒用户。

8.根据权利要求1的控制器，其特征在于，解码器包括：

解码器电路，用于从该存储器检索控制信息，用于接收选呼信号并响应从接收机电路接收该选呼信号和根据该控制信息解码该选呼信号，用于在接收和解码该选呼信号时在该存储器中存储该状态信息，用于响应检测该选呼信号中多个地址之一在该存储器中存储该接收地址信息，和用于解以及在该存储器中存储该消息；和

一个电池节省器，用于从该解码器电路接收输入和响应提供一个输出给该接收机电路使得该接收机电路减少电流消耗。

9.一种装置，耦合到在具有多个地址的选呼接收机中的一个解码器和一个微控制器，该选呼接收机接收具有多个地址之一和一个消息的选呼信号，其特征在于，该装置包括：

多个地址寄存器，在该解码器接收该选呼信号之前存储该选呼接收机的多个地址；

多个控制寄存器，用于存储来自该微控制器的控制信息，该解码器接收和根据在检索之后的控制信息解码该选呼信号；

至少一个状态寄存器，用于存储来自该解码器的状态信息，该微控制器检索该状态信息以便在接收和解码该选呼信号时确定该解码器的状态；

至少一个接收地址信息寄存器，用于存储来自该解码器的接收地址信息，响应指示多个地址之一在该选呼信号中被检测的接收状态信息，该微控制器检索该接收地址信息；和

一个消息寄存器，用于存储来自该解码器的消息，响应接收用户输入，该微控制器检索显示用于被显示的存储消息的该消息。

10.根据权利要求9的装置，其特征在于，进一步包括中断逻辑电路，用于从权利要求9的多个寄存器接收预定的输入，和在收到该预定输入时用于发送中断给该微控制器。

11.根据权利要求9的装置，其特征在于，多个寄存器，包括双端口寄存器，用于由该解码器和该微控制器同时存取。

12.一种在具有多个地址的选呼接收机中在处理器中用于接口解码器的方法，其中该解码器和该处理器连接到一个存储器，和其中该解码器解码由该选呼接收机接收的选呼信号，和其中该处理器控制该解码器的工作，解码该选呼信号，其特征在于，该方法包括以下步骤：

(a)在该存储器中存储该选呼接收机的多个地址和控制信息；

(b)从该存储器检索状态信息；

(c)响应该索的状态信息，从该存储器中检索地址信息，指示根据该控制信息在接收和解码该选呼信号时多个地址之一由该解码器检测；和

(d)响应接收用于被显示的该消息的用户输入，从该存储器检索消息。

13.在具有多个地址的选呼接收机中在一个解码器中用于接口到一个处理器的方法，其中该解码器和该处理器连接到一个存储器，和其中该解码器解码由该选呼接收机接收的选呼信号，和其中该处理控制该解码器的工作，其特征在于，该方法包括以下步骤：

(a)从该存储器检索控制信息；

(b)当根据该检索的控制信息接收和解码该选呼信号时在该存储器中存储状态信息；

(c)响应检测存储在该存储器中、在解码的选呼信号中的多个地址之一，在该存储器中存储接收地址信息；和

(d)响应解码与该选呼信号中检测的多个地址之一相关的该消息，在该存储器中存储一个消息。

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