CN1129863A - 可编程上拉缓冲器 - Google Patents

可编程上拉缓冲器 Download PDF

Info

Publication number
CN1129863A
CN1129863A CN95117644A CN95117644A CN1129863A CN 1129863 A CN1129863 A CN 1129863A CN 95117644 A CN95117644 A CN 95117644A CN 95117644 A CN95117644 A CN 95117644A CN 1129863 A CN1129863 A CN 1129863A
Authority
CN
China
Prior art keywords
state
mpu
logical signal
control device
predetermined
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN95117644A
Other languages
English (en)
Inventor
查尔斯·雷蒙德·米勒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
AT&T Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by AT&T Corp filed Critical AT&T Corp
Publication of CN1129863A publication Critical patent/CN1129863A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09425—Multistate logic
    • H03K19/09429—Multistate logic one of the states being the high impedance or floating state

Abstract

这里公开了一个集成电路，其具有包括用来接收数据和传输数据到输出节点以放到总线上的输出驱动器的缓冲器。缓冲器还包括一个上拉控制装置。控制装置能在连接输出节点到预定逻辑电平的第一状态和不连接输出节点到预定逻辑电平的第二状态之间切换。控制逻辑电路连接到上拉控制装置，接收逻辑信号，以控制控制设备的状态。

Description

可编程上拉缓冲器
本发明主要涉及用于集成电路中的缓冲器，尤其涉及用于在集成电路和总线之间传输数据的可编程上拉缓冲器。
在多个设备共享一条总线的系统中，当总线没有在被一个设备有效驱动时，需要将总线返回到逻辑高态。每个设备一般包括一个上拉晶体管，和缓冲器一同将总线上拉到逻辑高态。当数据未被驱动到总线时，保持总线在逻辑高态避免了消耗功率和使与总线连接的设备对噪声敏感的不希望的浮置输入端。当下一个驱动数据到总线的装置成为有效时，总线的初始状态是已知的。另外，有效的装置必须克服总线上所有其它装置的上拉电流。为了克服总线上所有其它装置的上拉电流，必须吸收大量电流。吸收电流需要时间，从而降低了总线的操作速度和不必要的功耗。
根据本发明的例证实施例，集成电路包括一个缓冲器。该缓冲器包括一个输出驱动器用以接收数据，且用以将数据传输到输出节点以放到总线上。缓冲器还包括一个与输出节点相连的上拉控制装置。该控制装置能够在将输出节点与预定逻辑电平相连的第一状态和输出节点与预定逻辑电平不连的第二状态之间进行切换。控制逻辑接收第一和第二逻辑信号，从而控制控制装置的状态。当第二逻辑信号在第一预定逻辑电平时，第一逻辑信号能在第一预定状态时切换控制装置为接通，而在第二预定状态时为断开。第二逻辑信号在第二预定逻辑电平时去消第一逻辑信号的控制，维持控制装置在第二状态。
图1是根据本发明例证实施例的缓冲器示意图；
图2是几个集成电路与总线相连的系统示意图；
图3是另一例证实施例缓冲器的示意图。
图1表示根据本发明例证实施例的双向缓冲器10，也被称为输入/输出缓冲器的示意图。
缓冲器10是集成电路50的一部分，且在从集成电路传出的集成电路上的数据，或者在传送到集成电路的集成电路外的数据之间提供一个缓冲器。
缓中器10包括接收两个逻辑电平控制信号EN和PUC的非门12，非门口的输出被连接提供给反相器14的输入。反相器14的输出连接到控制装置16的电极。控制装置16表示为一个P沟道晶体管MPU，反相器14的输出与其栅极相连。晶体管MPU的源极和漏极连接在VDD和输入驱动器18的输入节点28之间。逻辑电平控制信号之一的EN，也提供一个输入给输出驱动器20。
输出驱动器20在输入节点22接收数据，用来传输到输出节点24。该数据是高低逻辑电平序列的形式。输出节点24与一个垫片(pad)(未示出)相连，而后又连接到集成电路组件上的引线(未示出)。通过将输入节点22处出现的数据从输入节点22传输到输出节点24，数据就从集成电路传送到诸如图2所示的总线26。
输出节点24通过电阻R2和R3与输入驱动器的输入节点28相连。输入驱动器18从总线上取下数据，缓冲该数据并在输出节点30提供该数据，作为集成电路内部使用。
输出驱动器20包括P沟道晶体管MP1，MP2，MP3，MP4，MP5，和N沟道晶体管MN1，MN2，MN3，MN4和MN5。晶体管MP2和MN2连接在电源VDD和基准电位32如地之间。晶体管MP2的源极连接到电源VDD。晶体管MP2的漏极连接到晶体管MN2的源极，并定义了节点N9。晶体管MN2的漏极连接到基准电位32，晶体管MP2和MN2每个具有一个栅极连接到非门12的输入以接收控制信号EN。
晶体管MP3，MP4，MN4和MN3连接在电源VDD和基准电位32之间。晶体管MP3的源极连接到电源VDD。晶体管MP3的漏极连接到晶体管MP4和MN4两者的源板，并定义了节点N5。晶体管MP4和MN4两者的漏极连接到晶体管MN3的源极，定义了节点N6。晶体管MN3的漏极连接到基准电位32。晶体管MP3和MN4每个具有一个栅极连接到非门12的输入，以接收控制信号EN。晶体管MP4和MN3每个具有一个栅极与节点N9相连。
晶体管MP5和MN5连接在电源VDD和基准电位32之间。输出晶体管MP5的源极连接到电源VDD。电阻R1连接在输出晶体管MP5的的漏极和输出节点24之间。输出晶体管MP5的栅极连接到节点N5。电阻R2连接在输出节点24和输出晶体管MN5的源极之间，节点34定义为电阻R2和输出晶体管MN5的源极的连接点。输出晶体管MN5的漏极连接到基准电位32。输出晶体管MN5的栅极连接到节点N6。电阻R3连接在节点34和28之间。电阻R1和R2是阻抗匹配电阻，一般在30欧姆范围内，以匹配50欧姆的总线。电阻R3一般在1千欧姆范围内，以提供静电放电保护。
晶体管MP1的源极连接到电源VDD，晶体管MP1的漏极连接到节点N5。晶体管MN1的源极连接到节点N6，晶体管MN1的漏极连接到基准电位32。晶体管MP1和MN1的栅极是共同的，并连接到输入节点22。
在操作中，当PUC是逻辑低，且EN也是逻辑低时，非门12的输出是逻辑高，反相器14的输出是逻辑低，且上拉晶体管MPU导通。EN为逻辑低的结果使晶体管MP2和MP3在导通状态，且晶体管MN2和MN4在截止状态。节点N9保持逻辑高态以截止晶体管MP4且导通了晶体管MN3。晶体管MN3被导通。使节点N5被驱动到逻辑高，从而截止晶体管MP5，并且节点Nb被驱动到逻辑低，使得晶体管MN5截止。由于输出晶体管MN5和MP5两者被截止，输出是在三态条件。上拉晶体管MPU在导通状态，并有效地上拉节点24，从而使该焊点到逻辑高。
当该装置控制驱动总线时EN转变到逻辑高，PUC保持逻辑低态。非门口的输出是逻辑低。反相器14的输出是逻辑高态，上拉晶体管MPU被截止，使得输出驱动器20能在不浪费内部功率下驱动总线。EN在逻辑高的结果使晶体管MP2和MP3在截止状态，晶体管MN2和MN4在导通状态。节点N9保持在逻辑低，使晶体管MP4导通且晶体管MN3截止。晶体管MN3被截止使得节点N5和N6短路，晶体管MP1和MN1用作第一反相器，将输入到节点22的数据反相。晶体管MP5和MP6用作第二反相器，第二次反相输入到节点22的数据，在输出节点24将数据返回到其原始状态。上拉晶体管MPU被截止，允许输出驱动器20在不浪费内部功率下驱动总线。
当控制被传送到另一集成电路，如图2中的51，52，53或54，以驱动总线时，PUC转换到逻辑高。不管EN的状态如何，当PUC转变到逻辑高时，或非门12的输出或者是逻辑低或转变到逻辑低。反相器14的输出是逻辑高，使得上拉晶体管MPU截止，因此不需要另一集成电路驱动总线从这个或其它这种装置的晶体管MPU中吸收电流。在这种方式下，控制信号PUC优先于控制信号EN以驱动上拉晶体管MPU到截止状态或保持上拉晶体管MPU在截止状态。
本发明的例证实施例在如图2所示的使用几个集成电路50，51，52，53和54连接到总线26的系统应用中尤为有用。这种集成电路可以是微处理器，微控制器或者数字信号处理器。在系统上，一旦已驱动数据到总线上的集成电路，如集成电路50停止驱动数据到总线，上拉控制允许被传送到另一正在驱动总线的集成电路之一。传送上拉控制到另一集成电路是通过在集成电路50停止驱动总线后儿毫秒或者在同时使集成电路50中的晶体管MPU截止来实现。晶体管MPU通过使控制信号PUC转到逻辑高来而被截止。PUC通过写到集成电路50中的一个寄存器而可编程。寄存器可以被写入以在一段时间后，如跟在向总线2b写数据后执行预定数目的代码指令后，改变PUC。
图3是另一实施例缓冲器10’的示意图，来自集成电路50’内部或外部的逻辑电平控制信号用来控制晶体管MPU。逻辑电平控制信号被提供作为或门8的输入6，同时逻辑电平控制信号EN被提供作为或门8的另一输入。或门8的输出连接到图1中EN被连接的地方，作为或非门12的输入和输出驱动器20的输入。由于包括有或门8，集成电路50’上的另一控制信号或从集成电路50’外部的控制信号可以断开晶体管MPU。集成电路50’外部的控制信号可通过引线或中断引入集成电路50’。
虽然已描述的本发明例证实施例利用P沟道晶体管和N沟道晶体管通过逻辑高和逻辑低信号切换到导通和截止状态，但对本技术熟练的人员可以设计一个具有与例证实施例中不相同的逻辑状态的电路实现相同功能。
虽然已描述的本发明例证实施例作为在集成电路和总线之间传输数据有用的缓冲器，本发明还可用于仅为输出缓冲器的缓冲器。另外，在本发明的范围内也可设想，随着集成度的提高，例如越来越多的功能做在单个芯片上，部分或全部总线可能和缓冲器一样在同一芯片上。

Claims (15)

1.集成电路(如50)包括一个缓冲器，缓冲器包括输出驱动器(如20)，其具有接收数据的输入节点(如22)和提供数据的输出节点(如24)，该输出驱动器(如20)用来接收数据和将数据传输到输出节点(如24)以放到总线(如26)上，和上拉控制装置(MPU)，与输出节点(如24)相连，该缓冲器其特征在于：
控制装置(MPU)能够在连接输出节点(如24)到预定逻辑电平的第一状态和不连接输出节点(如24)到预定逻辑电平的第二状态之间切换；和
连接到上拉控制装置(MPU)的控制逻辑电路(如12，14)，用于接收第一(EN)和第二(PUC)逻辑信号来控制控制装置(MPU)的状态，当第二逻辑信号(PUC)在第一预定电平时，第一逻辑信号(EN)能在第一预定状态时将控制装置(MPU)切换到第一状态，而在第二预定状态时切换到第二状态，当第二逻辑信号(PUC)在第二预定电平时去消第一逻辑信号(EN)的控制以保持控制装置(MPU)在所述第二状态。从而在这种控制中第二逻辑信号(PUC)去消第一逻辑信号(EN)时，第一或者第二逻辑信号能将控制装置(MPU)切换到所述第二状态。
2.根据权利要求1所述的集成电路，其特征在于上拉控制装置(MPU)是一个晶体管。
3.根据权利要求1所述的集成电路，其特征在于预定逻辑电平是逻辑高。
4.根据权利要求1所述的集成电路，其特征在于第一预定状态是逻辑低。
5.根据权利要求1所述的集成电路，其特征在于第二预定状态是逻辑高。
6.集成电路(如50)包括一个缓冲器，缓冲器包括输出驱动器(如20)，其具有接收数据的输入节点(如22)和提供数据的输出节点(如24)，该输出驱动器(如20)用来接收数据和将数据传输到输出节点(如24)以放到总线(如26)上；和输入驱动器(如18)，用以从输出节点(如24)接收数据，该输入驱动器(如18)具有连接到输出节点(如24)的输入端口(如28)，和提供数据的输出端口(如30)；和与输出节点(如24)相连的上拉控制装置(MPU)，该缓冲器其特征在于：
控制装置(MPU)能够在连接输出节点(如24)到预定逻辑电平的第一状态和不连接输出节点(如24)到预定逻辑电平的第二状态之间切换；和
连接到控制装置(MPU)的控制逻辑电路(如12，14)，用于接收第一(EN)和第二(PUC)逻辑信号来控制控制装置(MPU)的状态，当第二逻辑信号(PUC)在第一预定电平时，第一逻辑信号(EN)能在第一预定状态时切换控制装置(MPU)到第一状态，而在第二预定状态时切换到第二状态，当在第二预定电平时第二逻辑信号(PUC)去消第一逻辑信号(EN)的控制以保持控制装置(MPU)在所述第二状态，从而在这种控制中第二逻辑信号(PUC)去消第一逻辑信号(EN)时，第一(EN)或第二(PUC)逻辑信号能切换控制装置(MPU)到所述第二状态。
7.根据权利要求6所述的集成电路，其特征在于上拉控制装置(MPU)是一个晶体管。
8.根据权利要求6所述的集成电路，其特征在于预定逻辑电平是逻辑高。
9.根据权利要求6所述的集成电路，其特征在于第一预定状态是逻辑低。
10.根据权利要求6所述的集成电路，其特征在于第二预定状态是逻辑高。
11.一个集成电路(如50)包括一个缓冲器，缓冲器包括输出驱动器(如20)，其具有接收数据的输入节点(如22)和提供数据的输出节点(如24)，该输出驱动器(如20)用来接收数据和用来将数据传输到输出节点(如24)以放到总线(如26)上；和上拉控制装置(MPU)，与输出节点(如24)相连，该缓冲器其特征在于：
控制装置(MPU)能够在连接输出节点(如24)到预定逻辑电平的第一状态和不连接输出节点(如24)到预定逻辑电平的第二状态之间切换；和
连接到上拉控制装置(MPU)的控制逻辑电路(如8，12，14)，用于接收第一(EN)，第二(PUC)和第三(如6)逻辑信号来控制控制装置(MPU)的状态，当第二逻辑信号(PUC)在第一预定电平下时，第一(EN)或第三(如6)逻辑信号能在第一(EN)或第三(如6)逻辑信号为第一预定状态时将控制装置(MPU)切换到第一状态，而在第一(EN)或第三(如6)逻辑信号为第二预定状态时切换到第二状态，当第二逻辑信号(PUC)在第二预定电平时去消第一(EN)和第三(如6)逻辑信号的控制以维持控制装置在所述第二状态，从而在这种控制中第二逻辑信号(PUC)去消第一(EN)和第三(如6)逻辑信号时，第一(EN)，第二(PUC)或第三(如6)逻辑信号中的任何一个能够切换控制装置(MPU)到所述第二状态。
12.根据权利要求11所述的集成电路，其特征在于上拉控制装置(MPU)是一个晶体管；
13.根据权利要求11所述的集成电路，其特征在于预定逻辑电平是逻辑高。
14.根据权利要求11所述的集成电路，其特征在于第一预定状态是逻辑低。
15.根据权利要求11所述的集成电路，其特征在于第二预定状态是逻辑高。
CN95117644A 1994-10-25 1995-10-24 可编程上拉缓冲器 Pending CN1129863A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US329,028 1994-10-25
US08/329,028 US5450356A (en) 1994-10-25 1994-10-25 Programmable pull-up buffer

Publications (1)

Publication Number Publication Date
CN1129863A true CN1129863A (zh) 1996-08-28

Family

ID=23283554

Family Applications (1)

Application Number Title Priority Date Filing Date
CN95117644A Pending CN1129863A (zh) 1994-10-25 1995-10-24 可编程上拉缓冲器

Country Status (7)

Country Link
US (1) US5450356A (zh)
EP (1) EP0709964B1 (zh)
JP (1) JPH08263185A (zh)
KR (1) KR960015911A (zh)
CN (1) CN1129863A (zh)
DE (1) DE69507425T2 (zh)
TW (1) TW321803B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1995026077A1 (de) * 1994-03-24 1995-09-28 Siemens Aktiengesellschaft Verlustarme integrierte schaltung mit reduziertem takthub
JPH0879047A (ja) * 1994-09-02 1996-03-22 Toshiba Microelectron Corp 半導体集積回路およびその製造方法
KR960043524A (ko) * 1995-05-23 1996-12-23 홍-치우 후 출력 버퍼링 장치
US5619153A (en) * 1995-06-28 1997-04-08 Hal Computer Systems, Inc. Fast swing-limited pullup circuit
KR970055534A (ko) * 1995-12-01 1997-07-31 데이빗 엘. 스미쓰 제어되는 전이 시간 구동 회로를 포함한 집적 회로
US5939923A (en) * 1995-12-27 1999-08-17 Texas Instruments Incorporated Selectable low power signal line and method of operation
US6198325B1 (en) * 1997-06-27 2001-03-06 Sun Microsystems, Inc. Differencing non-overlapped dual-output amplifier circuit
DE19823477A1 (de) * 1998-05-26 1999-05-20 Siemens Ag Inverterschaltung
EP0982665A3 (en) * 1998-08-21 2004-02-04 Matsushita Electronics Corporation A bus system and a master device that stabilizes bus electric potential during non-access periods
US6141263A (en) * 1999-03-01 2000-10-31 Micron Technology, Inc. Circuit and method for a high data transfer rate output driver
US7369912B2 (en) * 2003-05-29 2008-05-06 Fisher-Rosemount Systems, Inc. Batch execution engine with independent batch execution processes
US8098097B2 (en) * 2009-12-23 2012-01-17 Honeywell International Inc. Radio frequency buffer

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4789967A (en) * 1986-09-16 1988-12-06 Advanced Micro Devices, Inc. Random access memory device with block reset
US4961168A (en) * 1987-02-24 1990-10-02 Texas Instruments Incorporated Bipolar-CMOS static random access memory device with bit line bias control
US4855623A (en) * 1987-11-05 1989-08-08 Texas Instruments Incorporated Output buffer having programmable drive current
US5293082A (en) * 1988-06-21 1994-03-08 Western Digital Corporation Output driver for reducing transient noise in integrated circuits
US4880997A (en) * 1988-08-18 1989-11-14 Ncr Corporation Low noise output buffer circuit
JPH0777345B2 (ja) * 1988-11-04 1995-08-16 三菱電機株式会社 半導体装置
US5239237A (en) * 1990-02-14 1993-08-24 Zilog, Inc. Control circuit having outputs with differing rise and fall times
US5144165A (en) * 1990-12-14 1992-09-01 International Business Machines Corporation CMOS off-chip driver circuits
US5206545A (en) * 1991-02-05 1993-04-27 Vlsi Technology, Inc. Method and apparatus for providing output contention relief for digital buffers
KR920018591A (ko) * 1991-03-13 1992-10-22 제임스 에이취. 폭스 저파워 버스를 구비한 마이크로프로세서
US5276364A (en) * 1991-12-13 1994-01-04 Texas Instruments Incorporated BiCMOS bus interface output driver compatible with a mixed voltage system environment
JPH05181982A (ja) * 1991-12-27 1993-07-23 Nec Eng Ltd 大規模集積回路装置
KR950012019B1 (ko) * 1992-10-02 1995-10-13 삼성전자주식회사 반도체메모리장치의 데이타출력버퍼
US5359240A (en) * 1993-01-25 1994-10-25 National Semiconductor Corporation Low power digital signal buffer circuit
US5331593A (en) * 1993-03-03 1994-07-19 Micron Semiconductor, Inc. Read circuit for accessing dynamic random access memories (DRAMS)

Also Published As

Publication number Publication date
US5450356A (en) 1995-09-12
EP0709964B1 (en) 1999-01-20
DE69507425D1 (de) 1999-03-04
KR960015911A (ko) 1996-05-22
JPH08263185A (ja) 1996-10-11
EP0709964A1 (en) 1996-05-01
DE69507425T2 (de) 1999-07-15
TW321803B (zh) 1997-12-01

Similar Documents

Publication Publication Date Title
EP0608786B1 (en) Very low voltage inter-chip CMOS logic signaling for large numbers of high-speed output lines each associated with large capacitive loads
KR100326654B1 (ko) 다중전압시스템용출력버퍼회로,입력버퍼회로및양방향버퍼회로
US20010007430A1 (en) High frequency MOSFET switch
US4825099A (en) Feedback-controlled current output driver having reduced current surge
CN1129863A (zh) 可编程上拉缓冲器
US6351158B1 (en) Floating gate circuit for backwards driven MOS output driver
US5986489A (en) Slew rate control circuit for an integrated circuit
JPH0345933B2 (zh)
KR19990007298A (ko) 프로그램 가능한 슬루 레이트 제어 출력 드라이버를 제공하기 위한 장치 및 방법
EP0671799A2 (en) Single-port network node transceiver with powered-down protection
US6393509B2 (en) Input/output device for connection and disconnection of active lines
US4894558A (en) Power saving input buffer for use with a gate array
US20020133660A1 (en) Input/output device for connection and disconnection of active lines
KR20040093838A (ko) 입/출력 드라이버
JPH0456491B2 (zh)
CA1304805C (en) Data transmission system
CN101207277A (zh) 电子保险丝电路
KR920007097B1 (ko) 제어된 사다리꼴 회전율을 갖는 버스 전송기
EP0771073A2 (en) A method and apparatus for controlling ground bounce
US20030169075A1 (en) I/O buffer having a protection circuit for handling different voltage supply levels
US5880606A (en) Programmable driver circuit for multi-source buses
KR100487500B1 (ko) 반도체 장치의 버퍼회로
US5585759A (en) Input buffer of semiconductor integrated circuit
KR100510758B1 (ko) 고속 데이터 버스 상의 백-투-백 전압 이상을 감소시키기위한 방법 및 장치
US7120716B2 (en) Semiconductor integrated circuit and interrupt request output method thereof

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C01 Deemed withdrawal of patent application (patent law 1993)
WD01 Invention patent application deemed withdrawn after publication