CN1114956C - 采用微掺杂漏极结构的半导体器件及其制备方法 - Google Patents
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- CN1114956C CN1114956C CN98119321A CN98119321A CN1114956C CN 1114956 C CN1114956 C CN 1114956C CN 98119321 A CN98119321 A CN 98119321A CN 98119321 A CN98119321 A CN 98119321A CN 1114956 C CN1114956 C CN 1114956C
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 66
- 238000004519 manufacturing process Methods 0.000 title 1
- 238000009792 diffusion process Methods 0.000 claims abstract description 87
- 239000012535 impurity Substances 0.000 claims abstract description 78
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 229910052785 arsenic Inorganic materials 0.000 claims description 16
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical group [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 16
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 15
- 229910052698 phosphorus Inorganic materials 0.000 claims description 15
- 239000011574 phosphorus Substances 0.000 claims description 15
- 238000002360 preparation method Methods 0.000 claims description 13
- 230000005669 field effect Effects 0.000 claims description 12
- 229910052796 boron Inorganic materials 0.000 claims description 8
- 229910015900 BF3 Inorganic materials 0.000 claims description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 6
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052787 antimony Inorganic materials 0.000 claims description 3
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 abstract description 7
- 239000011800 void material Substances 0.000 description 20
- 238000000034 method Methods 0.000 description 16
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 239000000203 mixture Substances 0.000 description 11
- 150000002500 ions Chemical class 0.000 description 7
- 239000012212 insulator Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 5
- -1 phosphonium ion Chemical class 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000003574 free electron Substances 0.000 description 1
- 230000009931 harmful effect Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
在第一导电类型半导体上形成栅极。接着，在漏极结构布置区内半导体衬底表面有选择地掺入第二导电类型第一杂质来形成第一扩散层。接着，在源极结构布置区内的半导体衬底表面有选择地掺入扩散系数小于第一杂质的第二导电类型第二杂质来形成第二扩散层。然后，在栅极一侧表面形成一个侧壁。接着，用栅极和侧壁作为掩模，将浓度高于第一和第二杂质的第二导电类型第三杂质掺入半导体衬底表面。
Description
技术领域
本发明涉及到可高速工作的、源—漏区采用微掺杂漏极(LDD)结构的半导体器件及其制备方法。
背景技术
目前，要求大规模集成电路有更高的集成度和更快的工作速度，同时要求采用可高速工作及可进一步小型化的场效应MOS晶体管。然而，当场效应MOS晶体管进一步小型化后，源—漏区耐压性能下降的问题也随之出现了，同时，由于热电子的作用，会导致栅极阈值电压及其导电性发生变化，以及由于短路而引发击穿等事故。
例如，N沟道场效应MOS晶体管小型化后其特性参数出现变化的主要原因是由漏极附近存在的强电场中的热电子所致。所以，为了提高N沟道场效应MOS晶体管的可靠性，必须可适当减弱漏极附近的电场。
漏极附近的强电场位于夹断点(pinch-off point)到漏极之间的耗尽层内，最大电场位于P型硅衬底和漏极N+区之间的金相接合面上。
最大电场的值将随着杂质分布不均匀性的增加而增大。然而，如果采用LDD(微掺杂漏极)结构以均匀漏极内的杂质分布，则电场也会随之减弱。
然而，如果采用了LDD结构，则栅极的有效长度将会缩短，从而更容易引起象击穿这类事故。于是，为了避免产生击穿现象，建议形成一种含杂质的空穴区的结构，其杂质浓度要高于衬底的浓度。图1所示为含空穴区的普通N沟道场效应MOS晶体管的剖面图。
在含空穴区的普通N沟道MOS晶体管中，在P型硅衬底41上形成了一个场氧化物层42和一个栅极绝缘层43。在栅极绝缘层43上面形成了由多晶硅构成的栅极44。在栅极44侧面形成了一个侧壁45。
另外，在侧壁45下面的硅衬底表面形成了一个掺入低浓度N型杂质的低浓度区47。在低浓度区47的下面和栅极44的侧面形成了一个掺入P型杂质的空穴区48。在侧壁45和场氧化物层42的中间、栅极氧化物层41下面的硅衬底41表面形成了一个掺入高浓度N型杂质的高浓度区46。LDD结构的源—漏区便是这样制成的。
在含空穴区48的MOS晶体管中，由于从源—漏极向外扩展的耗尽层在向外扩展时受到抑制，这样就避免了击穿现象的发生。
然而，在含空穴区的普通MOS晶体管中，与漏极侧相同的空穴区位于源极侧，这样引起了沟道电阻的增加并导致了流过晶体管电流的减小。
由此，为在不降低电流的前提下减小短路影响，建议在N沟道MOS晶体管中仅在漏极旁形成空穴区。(日本未决专利公布(Kokai)No.Hei 9-181307)。
然而，如果仅在漏极旁形成空穴区，则会增加到衬底的漏电流。
发明内容
本发明的目的之一是在缩短栅极长度上不降低特性参数的前提下在半导体器件中采用LDD结构，其适用于高速操作；并提供了制造这种半导体器件的方法。
根据本发明的采用LDD结构的半导体器件包括一个第一导电类型半导体衬底以及在该衬底表上面形成的一个场效应MOS晶体管。这个场效应MOS晶体管由一个在半导体衬底上形成的栅极，一个漏极区及一个源极区组成。漏极区包括在半导体衬底表面形成的第二导电类型第一扩散层，该第二导电类型与上述的第一导电类型相反，以及在半导体衬底上比第二导电类型第一扩散层距离栅极更近的地方形成的第二导电类型的第二扩散层，它的掺杂浓度要比第一扩散层的低。源极区包括在半导体衬底上形成的第二导电类型第三扩散层，以及在半导体衬底表面较第三扩散层更接近栅极的地方形成的第二导电类型第四扩散层，它的掺杂浓度要比第三扩散层的低。第四扩散层的杂质扩散系数要比第二扩散层的小。
在本发明中，由于源极区的第四扩散层的杂质扩散系数要比漏极区的第二扩散层的小，第四扩散层扩展到栅极之下的程度不如第二扩散层剧烈。而且，漏极区到栅极以下区域的杂质浓度分布要比源极区到栅极以下区域的杂质浓度分布状况均匀。因此，当栅极长度缩短时可在不降低场效应MOS晶体管特性参数的前提下减少短路的不良影响。也即，这种半导体器件可在不降低场效应MOS晶体管特性参数的前提下适应更高速度工作的要求。
根据本发明，采用LDD结构的半导体器件的制备方法包括以下步骤：在一个制备了用于形成漏极的漏极结构布置区和用于形成源极的源极结构布置区的第一导电类型半导体衬底上形成栅极；有选择地在半导体衬底的漏极结构布置区内掺入第二导电类型第一杂质来形成第一扩散层，第二导电类型与第一导电类型相反；有选择地在半导体衬底的源极结构布置区内掺入第二导电类型第二杂质来形成第二扩散层，它的杂质扩散系数小于第一扩散层；在栅极的一侧表面形成一个侧壁；用栅极和侧壁作为掩模，在半导体衬底表面掺入浓度高于第一和第二杂质的第二导电类型第三杂质来形成第三扩散层。
附图说明
图1所示为含空穴区的普通N沟道MOS晶体管的剖面图；
图2A到2F所示为按照本发明第一实施例的形成步骤进行的半导体器件制备方法的剖面图；
图3A到3E所示为按照本发明第二实施例的形成步骤进行的半导体器件制备方法的剖面图；
图4所示为以栅极长度为横坐标及以耐压值为纵坐标绘制的曲线图；和
图5所示为以导通电流为横坐标及以衬底漏电流为纵坐标绘制的曲线图。
具体实施方式
以下参照附图按照本发明的实施例对半导体器件及其制备方法进行的详细解释。图2A到2F为按照本发明第一实施例进行的半导体器件制备方法的剖面图。
首先，如图2A所示，按照LOCOS方法有选择地在P型硅衬底1上形成场氧化物层2。在场氧化物层2之间采用热氧化法形成7.5nm厚的栅极绝缘层3。然后，在整个表面形成厚度为100到300nm的栅极材料层。接着，在栅极绝缘层3上采用光刻法或类似技术形成长度为0.31μM的栅极4。
然后，如图2B所示，在将要形成源极区的地方(源极结构布置区)形成光刻胶图形5，并在将要形成漏极区的地方(漏极结构布置区)利用光刻技术形成一个开口。接着，用光刻胶图形5和栅极4作为掩模掺入磷(P)离子。采用的加速电源电压可选为15KV，而掺入的剂量可选为2×1013cm-2。加速电源电压可选的范围为10到30KV，掺入剂量的范围可选为1×1013cm-2到5×1013cm-2。通过掺入磷离子，在漏极结构布置区上形成一个低浓度杂质扩散层6。
然后，如图2C所示，除去光刻胶图形5。接着，在漏极结构布置区上形成光刻胶图形7并在源极结构布置区上形成开口。接着，用光刻胶图形7和栅极4作为掩模，掺入扩散系数小于磷的砷(As)离子。采用的加速电源电压可选为30KV，掺入剂量可选为4×1013cm-2。加速电源电压可选的范围为20到50KV，掺入剂量可选的范围为3×1013cm-2到7×1013cm-2。通过掺入砷离子，在源极结构布置区上制成了一个低浓度杂质扩散层8。
然后，如图2D所示，除去光刻胶图形7，接着，在整个表面上形成一层厚120nm的氮化硅绝缘层9。
此后，如图2E所示，利用各向异性腐蚀法按照预定数量除去绝缘层9的一部分从而在栅极4的一侧形成一个侧壁10。
然后，如图2F所示，用栅极4和侧壁10作为掩模，掺入砷(As)离子。采用的加速电源电压可选为30KV，掺入剂量可选为5×1015cm-2。加速电源电压可选的范围为20到50KV，掺入剂量可选的范围为3×1015cm-2到7×1015cm-2。通过掺入砷离子，在漏极结构布置区和源极结构布置区上形成高浓度杂质扩散层11。
按照本发明第一实施例的上述步骤形成的半导体器件结构如图2F所示。更具体地说，掺入砷的低浓度杂质扩散层8和掺入砷的高浓度杂质扩散层11都在源极区内形成。掺入磷的低浓度杂质扩散层6和掺入砷的高浓度杂质扩散层11都在漏极区内形成。如前述，砷的扩散系数小于磷，源极区内形成的低浓度杂质扩散层8内扩散到栅极以下区域的数量要少于漏极区内形成的低浓度杂质扩散层6的扩散量。
因此，根据第一实施例，由于源极区和漏极区之间可以保持足够安全的距离，短路现象应该可以避免。而且，由于在漏极区内制造的低浓度杂质扩散层6中搀入的磷的扩散系数较大，这样其浓度分布可以较为缓和。因此，电场强度受到抑制，从而使由自由电子作用而引起的栅极耐压和导电性的变化减弱了。
接下来对第二实施例进行详细说明。图3A到3E所示为根据本发明第二实施例按照形成步骤进行的半导体器件形成方法的剖面图。
首先，如图3A所示，按照LOCOS方法有选择地在P型半导体21上形成场氧化物层22。按照热氧化法在场氧化物层22之间形成厚度为7.5nm的栅极绝缘层23。接着，在整个表面形成厚度为100到300nm的栅极材料层。然后，采用如第一实施例中所述的光刻法或类似技术有选择地在栅极绝缘层22上形成栅极24。
然后，如图3B所示，形成覆盖源极结构布置区的光刻胶图形25，在漏极结构布置区形成开口。接着，用光刻胶图形25和栅极24作为掩模，如第一实施例所述在漏极结构布置区掺入磷离子，这样就制成了低浓度杂质扩散层26。
然后，如图3C所示，除去光刻胶图形25。接着，形成覆盖漏极结构布置区的光刻胶图形27，在源极结构布置区形成开口。接着，用光刻胶图形27和栅极24作为掩模，如第一实施例所述在源极结构布置区掺入扩散系数小于磷的砷离子来形成低浓度杂质扩散层28。
此外，用光刻胶图形27和栅极14作为掩模，掺入导电性类型与磷和砷相反的硼(B)离子。采用的加速电源电压可选为30KV，掺入剂量可选为2×1013cm-2。加速电源电压可选的范围为20到40KV，掺入剂量可选的范围为1×1013cm-2到3×1013cm-2。如图3D所示，通过掺入硼离子，在源极结构布置区内制成了杂质浓度高于半导体衬底21的空穴区29。
然后，如图3E所示，除去光刻胶图形27。接着，如第一实施例所述在栅极24一侧形成侧壁30。用栅极24和侧壁30作为掩模，在漏极结构布置区和源极结构布置区掺入砷离子来形成高浓度杂质扩散层31。
按照上述第二实施例形成的半导体器件结构如图3E所示。特别指出，掺入砷的低浓度杂质扩散层28和掺入砷的高浓度杂质扩散层11都在源极区内形成。掺入磷的低浓度杂质扩散层26和掺入砷的高浓度杂质扩散层31都在漏极区内形成。如前述，砷的扩散系数小于磷，源极区内形成的低浓度杂质扩散层28扩散到栅极以下区域的数量要少于漏极区内形成的低浓度杂质扩散层26的扩散量，如第一实施例所述。另外，在第二实施例中，由P型杂质扩散层组成的空穴区29是在源极区内的低浓度杂质扩散层28周围形成的。因此，根据第二实施例，应该比第一实施例能更有效地抑制击穿现象。
接下来，将对通过第一种和第二实施例所能达到的抑制短路和漏电的效果进行说明。
图4所示为以栅极长度为横坐标以栅极耐压为纵坐标绘制的曲线图，图5所示为以导通电流为横坐标以衬底漏电流为纵坐标绘制的曲线图。在图4和图5中，符号◆表示根据第一实施例的N沟道MOS晶体管的特性参数，符号▲表示根据第二实施例的N沟道MOS晶体管的特性参数。符号×表示无空穴区的普通N沟道场效应MOS晶体管的特性参数，符号●表示含通过掺入P型杂质而产生空穴区的普通N沟道MOS晶体管的特性参数。
如果符号◆所表示的特性参数和符号×表示的无空穴区MOS晶体管的特性参数相比，则第一实施例中的耐压值可在如图4所示栅极更短的区域进行测量。
而且，如果符号▲所表示的特性参数和符号●表示的含空穴区MOS晶体管的特性参数相比，则第二实施例中的耐压值可在如图4所示栅极更短的区域进行测量。
此外，如图5所示，即使在很高的导通电流下，符号◆和符号▲所代表的按本发明实现方法形成的MOS晶体管的衬底漏电流要低于符号×和符号●所代表的普通MOS晶体管特性。特别的是，含空穴区的普通MOS晶体管的衬底漏电流要显著高于按本发明实现方法形成的MOS晶体管。
在源极区内形成低浓度杂质扩散层时所选用的杂质不只限于砷，在漏极区内形成低浓度杂质扩散层时所选用的杂质也不只限于磷。例如，源极区内的低浓度杂质扩散层可通过掺锑(Sb)来形成，而漏极区内的低浓度杂质扩散层可通过掺磷来形成。
另外，在形成空穴区时所掺入的杂质不只限于硼。例如，空穴区可通过掺氟化硼(BF2)离子来形成。
本发明的应用范围不只限于N沟道MOS晶体管。本发明也可用于P沟道MOS晶体管。如果本发明用于P沟道MOS晶体管，在源极区内形成低浓度杂质扩散层时可选用氟化硼离子，而在漏极区内形成低浓度杂质扩散层时可选用硼离子。这样，源极区内的杂质扩散系数才会小于漏极区内的杂质扩散系数。
而且，当本发明用于P沟道MOS晶体管时，在源极区形成空穴区时可掺入N型杂质。这种情况下通常掺入的是砷离子，磷离子或类似物。
另外，通过掺离子法来形成源极区和漏极区的顺序可以颠倒。也即，可以首先用掺离子法来形成源极区。
Claims (13)
1.采用LDD结构的半导体器件，包括：
第一导电类型半导体衬底；
在所述半导体衬底上形成的场效应MOS晶体管；所述场效应MOS晶体管包括：
在所述半导体衬底上形成的栅极；
漏极区，所述漏极区包括：
在所述半导体衬底表面形成的第二导电类型第一扩散层，所述第二导电类型与第一导电类型相反；和
在所述半导体衬底表面上较所述第一扩散层更接近所述栅极的地方形成第二导电类型第二扩散层，其杂质浓度要低于所述第一扩散层；和
源极区，所述源极区包括：
在所述半导体衬底表面形成的第二导电类型第三扩散层，和
在所述半导体衬底表面上较所述第三扩散层更接近所述栅极的地方形成第二导电类型第四扩散层，且其杂质浓度要低于所述第三扩散层；在所述第四扩散层内的杂质扩散系数要小于所述第二扩散层中杂质的扩散系数。
2.如权利要求1的半导体器件，其特征为：所述源极区包括在所述第四扩散层周围形成的第一导电类型第五扩散层，其杂质浓度高于所述半导体衬底的杂质浓度。
3.如权利要求1的半导体器件，其特征为：
所述半导体衬底为P型，
所述第二扩散层内的杂质为磷，和
所述第四扩散层内的杂质为砷或锑。
4.如权利要求2的半导体器件，其特征为：
所述半导体衬底为P型，和
所述第五扩散层内的杂质为硼。
5.如权利要求2的半导体器件，其特征为：
所述半导体衬底为P型，和
所述第五扩散层内掺入氟化硼。
6.如权利要求1的半导体器件，其特征为：
所述半导体衬底为N型，
所述第二扩散层内掺入了硼，和
所述第四扩散层内掺入了氟化硼。
7.如权利要求2的半导体器件，其特征为：
所述半导体衬底为N型，和
所述第五扩散层内掺入了砷或磷。
8.采用LDD结构的半导体器件的制备方法，包括以下步骤：
在备有其中要形成漏极的漏极结构布置区和其中要形成源极的源极结构布置区的第一导电类型半导体衬底上形成栅极；
在所述半导体衬底表面的所述漏极结构布置区内通过有选择地掺入第二导电类型第一杂质来形成第一扩散层，所述第二导电类型与所述第一导电类型相反；
在所述半导体衬底表面的所述源极结构布置区内通过有选择掺入第二导电类型第二杂质来形成第二扩散层，第二杂质的扩散系数小于第一杂质的扩散系数；
在所述栅极一侧表面形成侧壁；和
用所述栅极和所述侧壁作为掩模，在所述半导体衬底表面掺入浓度高于所述第一和第二杂质的第二导电类型第三杂质来形成第三扩散层。
9.如权利要求8的半导体器件制备方法，在形成所述第二扩散层的步骤和形成所述侧壁的步骤之间，还包括在所述源极结构布置区内通过掺入第一导电类型第四种杂质来形成第四扩散层的步骤，其杂质浓度高于所述半导体衬底，位于所述第二扩散层周围。
10.如权利要求8的半导体器件制备方法，其特征为：
所述半导体衬底为P型，
所述第一杂质为磷，
所述第二杂质为砷或锑。
11.如权利要求9的半导体器件制备方法，其特征为：
所述半导体衬底为P型，和
所述第四种杂质为硼或氟化硼。
12.如权利要求8的半导体器件制备方法，其特征为：
所述半导体衬底为N型，和
所述第一杂质为硼，和
所述第二杂质为氟化硼。
13.如权利要求9的半导体器件制备方法，其特征为：
所述半导体衬底为N型，和
所述第四种杂质为砷或磷。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09246631A JP3075225B2 (ja) | 1997-09-11 | 1997-09-11 | 半導体装置の製造方法 |
| JP246631/1997 | 1997-09-11 | ||
| JP246631/97 | 1997-09-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1211084A CN1211084A (zh) | 1999-03-17 |
| CN1114956C true CN1114956C (zh) | 2003-07-16 |
Family
ID=17151282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN98119321A Expired - Fee Related CN1114956C (zh) | 1997-09-11 | 1998-09-11 | 采用微掺杂漏极结构的半导体器件及其制备方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6204543B1 (zh) |
| JP (1) | JP3075225B2 (zh) |
| KR (1) | KR100276744B1 (zh) |
| CN (1) | CN1114956C (zh) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3237626B2 (ja) * | 1998-10-02 | 2001-12-10 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3746246B2 (ja) * | 2002-04-16 | 2006-02-15 | 株式会社東芝 | 半導体装置の製造方法 |
| DE10351932A1 (de) * | 2003-11-07 | 2005-06-16 | Infineon Technologies Ag | MOS-Feldeffekttransistor mit kleiner Miller-Kapazität |
| JP4835157B2 (ja) * | 2003-11-25 | 2011-12-14 | 住友電気工業株式会社 | ダイヤモンドｎ型半導体、その製造方法、半導体素子、及び電子放出素子 |
| KR100580262B1 (ko) | 2004-05-04 | 2006-05-16 | 삼성전자주식회사 | 고압 전원장치 |
| US20060068556A1 (en) * | 2004-09-27 | 2006-03-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US7531434B2 (en) | 2005-10-20 | 2009-05-12 | United Microelectronics Corp. | Method of fabricating semiconductor devices |
| TWI311796B (en) * | 2005-11-17 | 2009-07-01 | Ememory Technology Inc | Semiconductor device and manufacturing method thereof |
| JP2007258568A (ja) * | 2006-03-24 | 2007-10-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| CN101197284B (zh) * | 2006-12-05 | 2010-06-02 | 上海华虹Nec电子有限公司 | 高压非对称横向结构扩散型场效应管的制作方法 |
| CN101271837B (zh) * | 2007-03-22 | 2011-10-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制造方法及半导体器件 |
| US7973372B2 (en) * | 2009-03-27 | 2011-07-05 | National Semiconductor Corporation | Semiconductor structure in which source and drain extensions of field-effect transistor are defined with different dopants |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4916235A (zh) | 1972-06-06 | 1974-02-13 | ||
| JPS63293979A (ja) | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 半導体装置 |
| JP2513402B2 (ja) * | 1993-05-01 | 1996-07-03 | 日本電気株式会社 | 半導体装置の構造及び製造方法 |
| US5308780A (en) * | 1993-07-22 | 1994-05-03 | United Microelectronics Corporation | Surface counter-doped N-LDD for high hot carrier reliability |
| JP2790050B2 (ja) * | 1994-08-17 | 1998-08-27 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH098297A (ja) * | 1995-06-26 | 1997-01-10 | Mitsubishi Electric Corp | 半導体装置、その製造方法及び電界効果トランジスタ |
| JP2787908B2 (ja) | 1995-12-25 | 1998-08-20 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3772916B2 (ja) * | 1996-03-07 | 2006-05-10 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| EP0814502A1 (en) * | 1996-06-21 | 1997-12-29 | Matsushita Electric Industrial Co., Ltd. | Complementary semiconductor device and method for producing the same |
| JPH1050988A (ja) * | 1996-07-31 | 1998-02-20 | Sharp Corp | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
| US5846871A (en) * | 1997-08-26 | 1998-12-08 | Lucent Technologies Inc. | Integrated circuit fabrication |
| KR100302187B1 (ko) * | 1997-10-08 | 2001-11-22 | 윤종용 | 반도체장치제조방법 |
-
1997
- 1997-09-11 JP JP09246631A patent/JP3075225B2/ja not_active Expired - Fee Related
-
1998
- 1998-09-04 KR KR1019980036503A patent/KR100276744B1/ko not_active IP Right Cessation
- 1998-09-10 US US09/150,253 patent/US6204543B1/en not_active Expired - Fee Related
- 1998-09-11 CN CN98119321A patent/CN1114956C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990029547A (ko) | 1999-04-26 |
| US6204543B1 (en) | 2001-03-20 |
| CN1211084A (zh) | 1999-03-17 |
| JP3075225B2 (ja) | 2000-08-14 |
| JPH1187704A (ja) | 1999-03-30 |
| KR100276744B1 (ko) | 2001-02-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| ASS | Succession or assignment of patent right |
Owner name: NEC ELECTRONICS TAIWAN LTD. Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD. Effective date: 20030509 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20030509 Address after: Kanagawa, Japan Patentee after: NEC Corp. Address before: Tokyo, Japan Patentee before: NEC Corp. |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C19 | Lapse of patent right due to non-payment of the annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |