CN103150284A

CN103150284A - 致能一总线上的一多核环境的装置中的驱动器与方法

Info

Publication number: CN103150284A
Application number: CN201310038652XA
Authority: CN
Inventors: 达鲁斯·D·嘉斯金斯; 詹姆斯·R·隆柏格
Original assignee: Via Technologies Inc
Current assignee: Via Technologies Inc
Priority date: 2009-04-14
Filing date: 2010-04-12
Publication date: 2013-06-12
Anticipated expiration: 2030-04-12
Also published as: CN101819558B; US7843225B2; CN101819558A; US20100262733A1; CN103150284B

Abstract

一种致能与提供一总线上的一多核环境的装置与方法，其中该总线由主动终端阻抗控制，该装置包括一通讯协定分析器与多个驱动器。通讯协定分析器位于一处理器核内且用以接收一个或以上的通讯协定信号，并且表示该处理器核是否拥有该总线。多个驱动器耦接于该通讯协定分析器，每一驱动器包括多个对应节点的其中一节点，且用以控制该其中一节点如何被驱动以响应该处理器核是否拥有该总线。每一该驱动器包括以通讯协定为基础的多核逻辑电路，用以当该处理器核拥有该总线时致能一上拉逻辑电路，以及当该处理器核未拥有该总线时去能该上拉逻辑电路。本发明提供良好的总线主动阻抗控制并保留所需的传输线特性。

Description

致能一总线上的一多核环境的装置中的驱动器与方法

本申请是申请日为2010年4月12日、申请号为2010101465050、发明名称为“致能与提供一总线上的一多核环境的装置与方法”的申请的分案申请。

技术领域

本发明有关于微电子学，且特别有关于一种致能与维持一总线上的多个处理器环境的机制，其需要主动控制总线终端阻抗（Termination Impedance），其中该多个处理器环境包括处理器封装基板（Processor Package Substrate），其上具有多个处理器晶方（Die）。

背景技术

目前，为了以低输出振幅（Low Output Swing）支持快速入射波切换（Incident Wave Switching），总线架构在两装置（例如，微处理器与对应的存储器控制器）之间提供点对点总线接口（Point-To-Point Bus Interface）。除了提供点对点总线接口之外，该总线架构亦要求微处理器（或其它装置）在内部提供终端阻抗控制电路，以动态调整点对点总线上的终端阻抗，其中阻抗值一般可选择匹配总线本身的特性阻抗（CharacteristicImpedance）。

在诸多应用中，通过耦接一精确电阻至该装置上的一输出入接脚，可将阻抗值传送给该装置。因此，该装置提供晶片上的驱动器（Drivers On-die），用以根据该总线的规格，以该选择的阻抗值与电压电平驱动该点对点总线。上述驱动器准备适当传输线，以减少反射（Reflection）、信号失真（SignalDistortion）与其它传输线效应。

当该点对点总线仅对其连接的两个装置有效，因此不适用于某些应用领域（例如，多个处理器的相关应用），其需要通过总线连接两个以上的装置。举例来说，在一应用中，可能需要1至8个处理器，以并行方式经由上述总线与一存储器控制器连接(Interface)。在未来，可预期会需要更多的处理器来通过同一总线进行通讯。

由于多核架构的发展，需要主动控制多个处理器核的终端阻抗，上述多个处理器核经由总线耦接于一存储器控制器或其它装置，其中每一所述处理器核配置为一单一处理器晶方，且两个或多个单一处理器晶方设置在与该总线耦接的一多核处理器封装内的单一基板上。因此，此“多核处理器”表示设置在一单一基板上的两个或多个单一处理器晶方。该单一基板可为包含多个互连信号以及多个装置的多个层，该单一基板提供该多核处理器的封装并提供连接(connectivity)至该总线以及其它系统相关信号。

本发明另外认为极需经由需要主动终端阻抗控制的总线提供多个多核处理器封装（如上文所述）以耦接至一存储器控制器或其它装置。

然而，由于传统总线架构并不能提供良好的总线主动阻抗控制给多个多核处理器来使用，因而会受到限制。举例来说，当一处理器核驱动上述总线时，将会发现实际的终端阻抗由除了其它总线装置外的总线上的其它处理器核的并行终端阻抗而产生。因此，驱动输出入信号至此实际的上拉终端阻抗将会导致高频噪声（High Frequency Noise）、反射（Reflection）、振铃（Ringing）、时序偏移（Timing Displacement）与其它缺点。

因此，本发明认为极需经由需要主动阻抗控制的总线提供不同数量的装置的内操作（Inter-Operation），其中所述装置包括多核处理器。

此外，本发明经由一主动控制的总线致能一多核环境。

发明内容

本发明实施例揭露了一种致能一总线上的一多核环境的装置，其中该总线由主动终端阻抗控制，该装置包括一通讯协定分析器以及多个驱动器。通讯协定分析器位于一处理器核内且用以接收一个或以上的通讯协定信号，并且表示该处理器核是否拥有该总线。多个驱动器耦接于该通讯协定分析器，每一驱动器包括多个对应节点的其中一节点，且用以控制该其中一节点如何被驱动以响应该处理器核是否拥有该总线。每一该驱动器包括以通讯协定为基础的多核逻辑电路，用以当该处理器核拥有该总线时致能一上拉逻辑电路，以及当该处理器核未拥有该总线时去能该上拉逻辑电路。

本发明实施例更揭露了一种在一总线上提供一多核环境的装置，其中该总线由主动终端阻抗控制。该装置包括以通讯协定为基础的多核逻辑电路以及一通讯协定分析器。以通讯协定为基础的多核逻辑电路设置在一处理器核的一驱动器内，用以当该处理器核拥有该总线时致能一上拉逻辑电路，以及当该处理器核未拥有该总线时去能该上拉逻辑电路。通讯协定分析器位于该处理器核内且耦接至该以通讯协定为基础的多核逻辑电路，用以接收一个或以上的通讯协定信号，并且表示该处理器核是否拥有该总线。

本发明实施例更揭露了一种致能一总线上的一多核环境的方法，其中该总线由主动终端阻抗控制，该方法包括：经由配置在一处理器核内的一通讯协定分析器接收一个或以上的通讯协定信号，并且表示该处理器核是否拥有该总线。该方法还包括：经由配置在与该通讯协定分析器耦接的一驱动器内的一以通讯协定为基础的多核逻辑电路控制多个节点的其中一节点如何被驱动，该控制的方法包括：若该处理器核未拥有该总线，去能该驱动器内的一上拉逻辑电路，以及若该处理器核拥有该总线，致能该驱动器内的该上拉逻辑电路。

本发明还提供一种致能一总线上的一多核环境的装置中的驱动器，该驱动器应用于多核环境中，且用以控制对应于该驱动器的一节点如何被驱动以响应处理器核是否拥有该总线，其特征在于，该总线由主动终端阻抗控制，该驱动器包括：一以通讯协定为基础的多核逻辑电路，用以当该处理器核拥有该总线时致能一上拉逻辑电路，以及当该处理器核未拥有该总线时去能该上拉逻辑电路；其中，当驱动该总线时，该以通讯协定为基础的多核逻辑电路致能一第一下拉逻辑电路与去能该上拉逻辑电路，并且驱动该节点至一规定的低电压电平；当未驱动该总线时，该以通讯协定为基础的多核逻辑电路令在该总线上的另一装置驱动该节点至一规定的低电压电平。

本发明又提供一种致能一总线上的一多核环境的方法，用以进行该方法的装置中的驱动器控制对应于该驱动器的一节点如何被驱动以响应处理器核是否拥有该总线，该方法包括：若该处理器核未拥有该总线，去能该驱动器内的一上拉逻辑电路；以及若该处理器核拥有该总线，致能该驱动器内的该上拉逻辑电路；其中，当驱动该总线时，以通讯协定为基础的多核逻辑电路致能一第一下拉逻辑电路与去能该上拉逻辑电路，并且驱动该节点至一规定的低电压电平；当未驱动该总线时，该以通讯协定为基础的多核逻辑电路令在该总线上的另一装置驱动该节点至一规定的低电压电平。

本发明提供良好的总线主动阻抗控制给多个多核处理器使用，同时保留所需的传输线特性。

附图说明

图1是显示需要总线终端阻抗的主动控制的点对点总线的架构示意图。

图2是显示经由图1的总线而被致能的多处理器环境的架构示意图。

图3是显示微处理器内的多处理器环境的架构示意图。

图4是显示本发明实施例的单一基板上的多核处理器的架构示意图。

图5是显示本发明实施例的以位置为基础的多核总线终端装置的架构示意图。

图6是显示本发明实施例的以位置为基础的多核与多封装总线终端装置的架构示意图。

图7是显示本发明实施例的以通讯协定为基础的多核总线终端装置的架构示意图，其被使用于具有耦接于总线的一或多个多核封装的配置中。

图8是显示本发明实施例的可配置多核总线终端机制的架构示意图。

具体实施方式

为了让本发明的特征及优点能更明显易懂，下文特举较佳实施例，并配合所附图式图1至图8，做详细地说明。本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各元件的配置为说明之用，并非用以限制本发明。且实施例中图式标号的部分重复，为了简化说明，并非意指不同实施例之间的关联性。

有鉴于现有技术中讨论的总线接口与在整合电路中用来在装置之间传送数据的相关技术，在下文中，图1至图3将说明多个主动终接总线(actively terminated buses)所产生的问题，而图5至图7将说明本发明的实施细节。本发明可通过提供令具有多个处理器核的多个封装经由与需要主动控制终端阻抗的总线连接的装置与方法来克服目前总线接口技术的限制，同时保留所需的传输线特性。

图1是显示点对点总线120的架构示意图100，其适用于许多发展中的科技的目前进步水准下的微处理器架构。在图1中，处理器101经由点对点总线120耦接于一存储器控制器110。由于存储器控制器110为典型的装置，故将在此使用，其经由点对点总线120耦接于处理器101。

处理器101包括接垫控制逻辑电路（Pad Control Logic）102，其用以接收信号OUT1。接垫控制逻辑电路102经由一上拉致能信号PUEN1与上拉逻辑电路103耦接，并且经由一下拉致能信号PDEN1与下拉逻辑电路105耦接。上拉逻辑电路103与下拉逻辑电路105相互耦接于一节点104，用以提供一双向接垫信号PAD1。电阻R1亦经由节点106耦接于处理器101。在一实施例中，在处理器101中，节点106耦接至包含处理器的装置的封装（未显示）上的一接脚，以轻松地安装至一主机板。

存储器控制器110亦包括接垫控制逻辑电路112，其用以接收信号OUT2。接垫控制逻辑电路112经由一上拉致能信号PUEN2与上拉逻辑电路113耦接，并且经由一下拉致能信号PDEN2与下拉逻辑电路115耦接。上拉逻辑电路113与下拉逻辑电路115亦相互耦接于一节点114，提供一双向接垫信号PADM。同样地，电阻R2经由节点116耦接于存储器控制器110。在一实施例中，节点116耦接至一装置的封装上的一接脚，其中存储器控制器110位于该装置的封装中。

处理器101经由点对点总线120与存储器控制器110连接，其中点对点总线120具有特性阻抗Z₀。该点对点总线120为一单一信号路由机制，其耦接信号PAD1至信号PADM（以及其分别节点104、114），如架构示意图100中的传输线120所示，其实际上包括主机板上的一线路（Trace）。为了更清楚说明，节点PAD1与PADM经由单一线路（Single Trace）120相互耦接。然而，本领域技术人员都了解总线120包括许多这类本质上与104、114类似的信号。

在某些应用领域中，包括膝上型计算机、移动以及网络应用，在特定的系统配置中需要超过一个以上的处理器101。因此，为了在低电压总线120上准备非常快速的系统总线速度，将系统总线自多处理器环境改变为单一处理器环境。该单一处理器环境（如架构示意图100所示）包括主动晶片上终端阻抗控制特性。有鉴于一总线上的装置外部的总线信号终端所使用的多点架构，现今的总线架构需要提供晶片上（on-die）终端阻抗，使得终端阻抗可被动态调整，故可等于或等比于外部提供的精确电阻，其中该精确电阻由设置于主机板或本质上类似的互连机构上的电阻R1与R2所提供。外部提供的精确电阻R1与R2表示线路120或主机板上的信号路径120所提供的传输线特性阻抗Z₀，其中该线路120或信号路径120将处理器101的第一节点（即，接脚）PAD1与存储器控制器110的第二节点PADM114相互连接。

传统的总线通讯协定规定一需要的总线终端阻抗。典型上，该阻抗经由外部电阻R1与R2分别传送给处理器101与存储器控制器110。在大多数案例中，电阻R1与R2的值相同，但其值在某些配置中可能并不相同。电阻R1与R2的值典型上为27.5欧姆（ohm），其表示组成该总线的该互连传输线120的55欧姆特性阻抗Z₀。虽然电阻R1与R2显示在耦接至一接地参考（GroundReference）的架构示意图100中，本领域技术人员将了解耦接于电阻R1与R2的电压参考（Voltage Reference）值（例如，VSS），可能会根据来自系统电源供应器且提供给处理器101与存储器控制器111的其它电压（未显示）而有变化。

不会发生反射的传输线120具有在较远终端的并行终端阻抗等于其特性阻抗Z₀的特性。因此，为了提供适当的阻抗，处理器101与存储器控制器110必须动态控制其分别在节点104与114（如上文所述）的阻抗，使得阻抗可等于或等比于电阻R1与R2，如规范该接口的总线通讯协定的规定所示。

该动态控制典型上经由上拉逻辑电路103、113以及下拉逻辑电路105、115来完成。在一范例中，当节点PAD1的信号经由下拉逻辑电路105被驱动至一规定的低电压电平（未显示），则该信号被活化（Active）或致能（Assert）。因此，当PAD1被致能时，典型的点对点总线通讯协定命令上拉逻辑电路103必须被关闭。当PAD1未被致能时，上拉逻辑电路103必须被开启，从而驱动PAD1至高电压电平（未显示）。此外，典型的通讯协定规定仅有一装置（处理器101或存储器控制器110）可在任何时点驱动总线120（即，经由下拉逻辑电路105、115下拉总线120的电压）。此外，处理器101与存储器控制器110需要上拉逻辑电路103、113以动态控制而改变对应的上拉阻抗，使其可匹配连接节点PAD1与PADM的主机板上的信号线路120的特性阻抗Z₀。因此，当处理器101与存储器控制器110的其一驱动总线120且关闭其对应的上拉逻辑电路103、113时，驱动装置的下拉逻辑电路105、115会在总线120上产生低运转转换（Low GoingTransition），其向下传播信号线路120的传输线环境，且通过其它装置的上拉逻辑电路113、103在远方终端结束。

下拉逻辑电路105、115用以驱动总线120上的信号至规定的低电压电平。因此，由于在总线120的远方终端的其它装置所产生的终端阻抗匹配特性阻抗Z₀，故会排除不良的传输线效应，例如，高频噪声、振铃（Ringing）、反射等等。在具有55欧姆的特性阻抗Z₀的实施例中，下拉逻辑电路105、115被动态控制以显示27.5欧姆阻抗，从而驱动高电压电平VH至低电压电平VL，其近似于高电压电平VH的1/3。如此一来，可允许下拉逻辑电路105、115产生低电压电平VL而充分的去除总线120的噪声。下拉逻辑电路105、115动态控制阻抗的方法超过本发明范围，因此相关细节不会在此讨论。

总结上述，在点对点总线120上，当总线120未被处理器101或存储器控制器110以低电压驱动时，对应的上拉逻辑电路103、113必须根据规定的总线终端阻抗驱动其对应节点PAD1或节点PADM至一高电压电平VH。举例来说，当在总线120上的节点PAD1被处理器101以低电压驱动时，处理器101必须关闭其上拉逻辑电路103，并且开启其下拉逻辑电路105以显示规定的下拉阻抗。借着这样的做法，由于相对存储器控制器110的上拉逻辑电路113在开启状态，传输线120即被适当地终止，故不会发生反射，且会产生适当的总线电压电平VH、VL。

因此，当内部核信号OUT1、OUT2未被致能，则在处理器101或存储器控制器110中的接垫控制逻辑电路102、112致能（assert）上拉致能信号PUEN1、PUEN2分别开启处理器101与存储器控制器110的上拉逻辑电路103、113，其中上拉逻辑电路113、103亦被动态控制以显示一终端阻抗，其经由总线120提供适当的信号传输。此外，接垫控制逻辑电路102、112去能（deassert）下拉致能信号PDEN1、PDEN2，从而关闭处理器101与存储器控制器110的下拉逻辑电路105、115。

当核信号OUT1被致能时，处理器101中的接垫控制逻辑电路102去能上拉致能信号PUEN1以关闭上拉逻辑电路103以及致能下拉致能信号PDEN1以开启下拉逻辑电路105，其中当驱动节点PAD1时，该下拉逻辑电路被动态控制以显示与特性阻抗Z₀一致的阻抗，以达到适当的总线电压电平VL。同样地，当核信号OUT2被致能时，存储器控制器110中的接垫控制逻辑电路112去能上拉致能信号PUEN1以关闭上拉逻辑电路113以及致能下拉致能信号PDEN1以开启下拉逻辑电路115，从而传递一正确信号电平至具有特性阻抗Z₀的信号线路120的传输线环境中。

就许多应用的效能观点来看，传统点对点总线架构的确有效。然而，在美国第7358758号专利中，有许多其它应用领域对多处理器的利用来说是有效的，特别是当具有对应接口性能的存储器控制器（或本质上等效的总线接口装置）为多处理器系统配置的一部分时。

美国第7358758号专利揭露了“APPARATUS ANDMETHOD FOR ENABLING A MULTI-PROCESSORENVIRONMENT ON A BUS”，其在解决根据致能多个装置以经由总线相互连接而需要动态控制阻抗的问题。在一实施例中，利用一装置致能一总线上的多装置环境，上述总线需要主动控制终端阻抗。该装置包含一第一节点，其用以接收一指示信号，其指示一对应装置位于该总线的一实体终端，或该对应装置为一内部装置。该装置亦包括多处理器逻辑电路，耦接于该第一节点，其用以控制一第二节点如何根据该指示信号而被驱动，其中该第二节点耦接于该总线。若该指示信号指示该对应装置位于该总线的实体终端，则该多处理器逻辑电路致能上拉逻辑电路（Pull-Up Logic）与下拉逻辑电路（Pull-Down Logic）。若该指示信号指示该对应装置为一内部装置，则该多处理器逻辑去能（Disassert）该上拉逻辑电路并致能该下拉逻辑电路。不论该上拉逻辑电路为致能或去能，该下拉逻辑电路驱动该第二节点至一规定的低电压电平。

参考图2，其是显示经由图1的总线而被致能的多处理器环境的架构示意图，且其已被揭露在美国第7358758号专利中。该架构图显示多个处理器201，其中多个处理器201分别包含节点202用以产生总线信号PAD1至PADN。在下文中，总线信号PAD1至PADN用来指示多个节点202中的一特定节点。多个处理器201亦以总线接口节点212与存储器控制器211（或本质上类似的装置211）相连接，其产生总线接口信号PADM，本质上与图1所示的信号类似。在一实施例中，可致能不同数量的处理器201以经由总线220与存储器控制器211进行交互操作。在一特定实施例中，至多四个处理器201被致能以进行交互操作。每一处理器201与存储器控制器211经由电阻R1与R2从外部接收规定的终端阻抗，或利用类似的方法以指示或指定总线终端阻抗。在一实施例中，电阻R1与R2指定55欧姆终端阻抗与27.5欧姆下拉阻抗给一单一处理器总线配置。此外，本发明的每一处理器201包括一节点204，用以接收一多处理器信号MP，其用来配置一多处理器环境。在一实施例中，该多处理器节点204包括微处理器封装上的一接脚204，其中该接脚并非以相同方式被应用在本发明的系统配置中。在本实施例中，信号MP耦接于多处理器节点204。在另一实施例中，多处理器节点204耦接于信号MP以配置该多处理器环境。

为了控制总线220的终端阻抗，实际上位于相对于存储器控制器211的传输线220的终端上的处理器201具有与一第一参考信号MP相连的MP节点204，其中第一参考信号MP的值指示处理器201位于相对于存储器控制器211的传输线220的终端。在图2中，处理器1位于相对于存储器控制器211的总线220的实际终端，因此，其对应MP节点204耦接于第一参考信号MP。在一实施例中，如图所示，第一参考信号为接地或为一般参考值（例如，VSS电压）。第一参考信号亦可被考虑为其它值。为了指示位于处理器1以及存储器控制器211之间的处理器2至处理器N在总线220的内部(internal of the bus)而非总线220的实际终端，也就是说，处理器2至处理器N的对应MP节点204连接至第二参考信号，其中第二参考信号的值指示处理器2至处理器N在总线220的内部。在一实施例中，第二参考信号的值为VDD。在另一实施例中，第二参考电压包括本质上相同的参考电压，其由总线220上的输出入装置所提供。以上仅为举例说明，然而还有其它指示总线上的实际位置的方式，例如，多接脚编码（Multiple-Pin Encoding）、经由联合测试工作组（Joint TestAction Group，JTAG）总线（未显示）写入内部暂存器、编程特定暂存器等等。

由于处理器1位于总线220的远方终端，故其被配置（经由接地的节点MP204）以动态控制总线上拉终端阻抗，并且以本质上与图1所示的处理器101相同的方法驱动其对应总线信号PAD1的节点202。同样地，如图1所示，存储器控制器211控制在总线220的终端的上拉终端阻抗，并且以相似的方法驱动其对应总线接口信号PADM的节点212。然而，由于处理器2至处理器N实际上位于处理器1与存储器控制器211之间，故本发明的处理器2至处理器N分别驱动总线220。根据本发明，处理器2至处理器N经由其对应的MP节点204来进行配置，以在所有时间关闭其上拉逻辑电路（未显示），如此通过处理器1与存储器控制器211来维持总线220的规定终端阻抗。此外，当处理器2至处理器N的其一，例如处理器2，驱动其节点202至一低电压电平，有鉴于必须驱动至两个信号线路（每一特性阻抗Z₀）的节点202，则位于处理器2内的一下拉逻辑电路（未显示）被用来驱动节点202至适当的低电压电平，其有效阻抗为对应驱动器的Z₀/2。因此，当驱动至相对于一信号路径的两个信号线路时，位于总线220内部处理器的一下拉逻辑电路必须强到足以驱动其节点202至规定的终端阻抗。

参考图3，其是显示多处理器环境装置的架构示意图300，其位于图2的处理器1至处理器N内，已揭露于美国第7358758号专利中。架构示意图300描述处理器301耦接于具有特性Z₀阻抗的总线（传输线）320，如上文所述。微处理器301包括接垫控制逻辑电路304、第一下拉逻辑电路307以及上拉逻辑电路305，包括控制信号OUT1、PUEN1、PDEN1，其操作与图1所示的信号雷同。

此外，该多处理器环境装置包括多处理器（MP）逻辑电路303与第二下拉逻辑电路308。信号MP耦接于MP逻辑电路303与一多处理器节点P302。如上所述，本发明的部分实施例在参考节点P302上建立信号MP，其中一实施例如架构示意图300所示。架构示意图300描述节点P302为微处理器301上的一接脚302，且信号MP的值通过耦接节点P302至第一参考电压或第二参考电压（未显示）而产生，如上文的图2所示。MP逻辑电路303感测节点P302的状态（如架构示意图300的信号MP的值所示）以判断节点P302是否在总线320的远方终端，或节点P302是否在总线320的内部。若节点P302在总线320的远方终端，则MP逻辑电路303致能信号ENPD1与ENPU，以致能上拉逻辑电路305与第一下拉逻辑电路307的操作，如图1、图2所示。将信号ENPD2去能，从而去能第二下拉逻辑电路308的操作。产生总线信号与总线终端阻抗的节点306经由上拉逻辑电路305与第一下拉逻辑电路307来进行控制。在传输线320的远方终端的配置经由总线320提供主动控制的终端阻抗，其排除振铃等不良状况。

对总线320内部的处理器来说，信号ENPU被MP逻辑电路303去能，信号ENPD2被致能，且节点306被第一下拉逻辑电路307与第二下拉逻辑电路308控制。上拉逻辑电路305根据一内部配置中的信号PUEN1的状态而被去能，如节点P302上的信号MP的值所示。在一实施例中，当驱动两个信号线路（路径）时（每一特性阻抗Z₀），第一下拉逻辑电路307与第二下拉逻辑电路308用以驱动总线信号PAD至一规定的低电压电平VL。为说明本发明，在总线320上显示一额外信号线路，其以虚线连接至节点306，且对应至一内部处理器配置。在另一实施例中，第二下拉逻辑电路308显示与第一下拉逻辑电路307不同的强度，且下拉逻辑电路307与308以并行方式操作以理想地将总线信号PAD驱动至该适当的低电压电平VL。

尽管图2至图3的配置已提供所述的好处，随着多核架构的发展，具有多个处理器核的配置的主动终端阻抗控制仍有其需求性，其中所述处理器核经由总线耦接至存储器控制器或其它装置，且每一所述处理器核配置为一单一处理器晶方，而二个或二个以上的单一处理器晶方配置在耦接于该总线的一多核处理器封装内的一单一基板上。为了说明上述需求，本发明将在下文中陈述于图4至图8中。

参考图4，其是显示本发明实施例的单一基板401上的多核处理器400的架构示意图。多核处理器400包括二个处理器核402，CORE A与CORE B，上述两处理器核配置在单一基板401上。在一实施例中，单一基板401被配置为球脚格状阵列（BallGrid Array），其形成多核处理器400的整个封装的一部分，且被安装在一主机板（未显示）或系统板（未显示）而成为系统配置的一部分。以上仅为举例说明，然而还有其它耦接多核处理器400至一系统配置的方式。

由于处理器核402包括数百个连接点（或接脚）且所述接脚必须进行路由以匹配主机板或其它安装在单一基板401上的其它处理器晶方上的信号，故单一基板401典型上具有多个层。上述接脚一般位于相对于处理器核402安装的面上的基板的面上。同样地，单一基板401的每一层包括数百个互连线路407至414，其用以将特定信号路由至每一处理器核402上的特定接脚，并且包括数百个导通孔（Vias）403至406，其可在单一基板401的层与层之间提供互连线路408至414。

为了教示本发明，图4中的多核处理器400仅包括两个处理器核402，其分享耦接至四个导通孔403至406的四个信号，然而，对于本领域技术人员来说，多核架构可包括至多8个可配置在单一基板401上的处理器核402，但执行上至多应可包括16个处理器核402。额外的处理器核402亦利用本发明来执行。为了更清楚说明，图4的线路407至414与导通孔403至406设置在单一基板401的最上层以及每一处理器核402的外围。然而，对于本领域技术人员来说，线路与导通孔在单一基板401的内层上的配置，也是相似的。

在导通孔403，第一信号经由路线407路由至CORE A402上的第一接脚，而相同的第一信号经由路线409路由至CORE B402上的对应第一接脚。在导通孔404，第二信号经由路线408路由至CORE A402上的第二接脚，而相同的第二信号经由路线410路由至CORE B402上的对应第二接脚。根据第一信号与第二信号的传输线路，观测到线路409与410实际上较线路407与408长，因此CORE B402位于该传输线的终端，CORE A402在该传输线的内部。

换句话说，在导通孔405，第三信号经由路线411路由至CORE B402上的第三接脚，而相同的第三信号经由路线413路由至CORE A402上的对应第三接脚。在导通孔406，第四信号经由路线412路由至CORE B402上的第四接脚，而相同的第四信号经由路线414路由至CORE A402上的对应第四接脚。根据第三信号与第四信号的传输线路，观测到线路413与414实际上较线路411与412长，此时CORE A402位于该传输线的终端，CORE B402在该传输线的内部。因此，每一处理器核402的实际安装点无法做为判断其是否位于总线内部或在该总线的终端的指示。

参考图4，其清楚说明传输线拓扑必须建立在一个接一个信号的准则（Signal-by-signal Basis）上。也就是说，对于在已被总线处理的多核处理器配置的每个信号来说，传输线位置（即，内部或在终端）为线路407至414的实际长度的函数，其经由基板401将信号路由至每一处理器核402。当将额外的处理器核402加至基板401时，上述拓扑将会更恶化（Exacerbated）。然而，本领域技术人员将会了解每一信号都被耦接在一起，而由于耦接来自连接至在该传输线的终端的处理器核402的主机板的信号的线路407至414的实际总长度大于耦接来自连接至剩余处理器核402的任一处理器核402的主机板的信号的线路的总长度，故其中一处理器核402可指定为该传输线的终端。

因此，为了与总线通讯协定的需求相称，将提供一驱动器电路系统在每一处理器核402内部动作，同时提供最小化的传输线效应。本发明将分别描述于下文的图5至图8，其说明1)以位置为基础（Location-based）的技术，用以执行耦接于总线的单一多核处理器（Single Multi-core Processor）400的主动总线终接(active bus termination)，2)以位置为基础的技术，用以执行耦接于总线的两个或以上的多核处理器400的主动总线终接，3)以通讯协定为基础（Protocol-based）的技术，用以执行耦接于总线的一个或以上的多核处理器400的主动总线终接，以及4)可配置主动总线终接技术，其适用于耦接于总线的一个或以上的多核处理器400。

参考图5，其是显示本发明实施例的以位置为基础的多核总线终端装置的架构示意图500。当一单一多核处理器（未显示）（例如，图4所示的多核处理器400）耦接至主机板或类似装置上的多个总线信号时可使用该装置。架构示意图500描述其中一处理器核501，其耦接至多核处理器的一基板（未显示）。在一实施例中，虽然亦有考虑其它处理器架构，但处理器核501为x86相容的微处理器核。处理器核501包括多个本质上相同的驱动器511，标号为驱动器1至驱动器N。此外，处理器核501具有一位置阵列510，其产生对应的多个位置信号SIGLOC1至SIGLOCN，每一位置信号耦接至驱动器511中的一对应驱动器。

架构示意图500描述驱动器511中的其中一驱动器1，其产生耦接至具有特性阻抗Z₀（如上文所述）的总线（传输线）520的双向信号PAD1。虽然图5未显示，但要注意到驱动器511的每一驱动器产生分别的双向信号，每一双向信号耦接至分别的总线。就本发明来说，总线包括一群或多群的信号，例如，其中一信号为PAD1，而该群或该些群信号根据一特定通讯协定一起传送或以某些已知序列传送。举例来说，64位数据总线、32位数据总线以及一对应控制总线对于处理系统配置是很常见的，且虽然用以经由上述总线来同步数据/地址/控制信息的传输的通讯协定会因为处理器架构而有所不同，上述通讯协定对本领域技术人员来说是众所周知的。

此外，如图4中的揭露所示，一特定信号（例如，双向信号PAD1）是否在总线内部或在其终端根据总线路长度来决定，其中上述总线路经由一基板耦接一主机连接点的该特定信号至处理器核501。因此，双向信号PAD1可表示为一内部总线信号，同时由其它驱动器511的其中之一驱动器所产生的另一信号（未显示）表示为位于总线的终端。事实上，总线中的群组信号（例如，64位数据总线内的信号）的总线端点（endpoint）并不一定为相同处理器核501。也就是说，在该群组中的每一信号具有一对应处理器核501，其根据经由该基板路由上述信号而表示为传输线的终端。

由于驱动器511的每一驱动器本质上相同，故将详述驱动器1于下。驱动器1包括接垫控制逻辑电路504、第一下拉逻辑电路507、第二下拉逻辑电路508以及上拉逻辑电路505，包括控制信号OUT1、PUEN1与PDEN1，其以图3所示的相似名称的元件来操作。

与图3相比较，驱动器511包括以位置为基础的多核（Location-based Multi-Core，LMC）逻辑电路503。对应位置信号SIGLOC1耦接于LMC逻辑电路503与位置阵列510。在一实施例中，位置阵列510包括一可编程熔丝阵列（ProgrammableFuse Array）510，其配置在处理器核501内，且在利用任一已知技术制造处理器核501的期间被编程。在另一实施例中，位置阵列510包括一特定暂存器（Machine Specific Register），其在重置该处理器核期间，经由特殊指令的执行对该特定暂存器的内容进行编程。

位置信号SIGLOC1的值指示信号PAD1是否在总线的终端或在总线的内部。在一实施例中，若致能信号SIGLOC1，则其指示信号PAD1位于总线的终端。LMC逻辑电路503感测信号SIGLOC1的状态，以判断信号PAD1是否在总线520的远方终端或是否在总线520的内部。若信号PAD1在总线520的远方终端，LMC逻辑电路503致能信号ENPD1与信号ENPU，以执行上拉逻辑电路505与第一下拉逻辑电路507的操作，如图1、图2所示。将信号ENPD2去能，从而将第二下拉逻辑电路508的操作去能。产生信号PAD1与总线阻抗的节点506经由上拉逻辑电路505与第一下拉逻辑电路507来控制。在传输线520的远方终端的配置经由总线520提供主动控制的终端阻抗，其可排除高频噪声、振铃等等。

对于总线520内部的处理器来说，利用LMC逻辑电路503来去能信号ENPU，致能信号ENPD2，且信号PAD1被第一下拉逻辑电路507与第二下拉逻辑电路508控制。上拉逻辑电路505根据在一内部配置中的信号PUEN1的状态而被去能，如信号SIGLOC1的值所示。在一实施例中，当驱动至二个信号线路（每一特性阻抗Z₀），第一下拉逻辑电路507与第二下拉逻辑电路508驱动节点506至一规定的低电压电平。为了说明本发明，总线520上的另一信号线路以虚线连接至节点506，其对应一内部处理器配置。在另一实施例中，第二下拉逻辑电路508显示与第一下拉逻辑电路507不同的强度，且下拉逻辑电路507、508以并行方式操作以理想地将信号PAD1驱动至适当的低电压电平VL。

图5所示的实施例已足以提供对应单一多核处理器配置的最小传输线效应。对于由两个或以上的多核处理器组成的配置，该实施例说明于图6中。

图6是显示本发明实施例的以位置为基础的多核与多封装总线终端装置的架构示意图600。当两个或以上的多核处理器（未显示）（如图4的多核处理器400所示）耦接至主机板（未显示）或具有如图2所示配置的类似装置上的多个总线信号时，可使用该装置来执行。架构示意图600描述其中的一处理器核601，其耦接至多核处理器的基板。处理器核601的元件本质上与图5所示的元件相同，且具有相同的操作方式，其中元件符号的差别仅在百位数的“6”。为了提供对应两个或以上的多核处理器的适当总线终端，利用以位置为基础的多封装（Location-basedMulti-Package，LMCP）逻辑电路613来代替图5所示的LMC逻辑电路503。此外。处理器核601包括一信号MPK，其耦接至LMCP逻辑电路613与一多封装节点P602。如先前所示，本发明考虑部分在参考节点P602上建立信号MPK的实施例，其中一实施例如图6所示。架构示意图600描述节点P602耦接至处理器核601上的接脚，而信号MPK的值通过耦接节点P602至第一参考电压或第二参考电压（未显示）（如图2所示）。LMCP逻辑电路613感测节点P602的状态（如架构示意图600的信号MPK的值所示）以判断节点P602是否在总线620的远方终端，或节点P602在总线620的内部。此外，如图5所示的LMC逻辑电路503，LMCP逻辑电路613感测信号SIGLOC1的状态，以判断信号PAD1是否在总线620的远方终端（如图5所示）或在总线620的内部。

由本发明的图6所示的位置阵列610所产生的信号SIGLOC1至SIGLOC N的值指示一对应输出信号（例如，信号PAD1）在总线620的终端，但该指示由位置阵列610所在的特定基板而得。因此，若信号MPK的状态指示处理器核601所在的封装在总线620的远方终端，且信号SIGLOC1的状态指示信号PAD1在总线620的终端，则LMCP逻辑电路613致能上拉逻辑电路605与致能第一下拉逻辑电路607，也就是在处理器核601内的每一驱动器611的操作与图5中所述操作相同。若信号MPK的状态指示处理器核601所在的封装在总线620的远方终端，且信号SIGLOC1的状态指示信号PAD1在总线620的内部，则LMCP逻辑电路613去能上拉逻辑电路605与致能第一下拉逻辑电路607与致能第二下拉逻辑电路608。

然而，若信号MPK的状态指示处理器核601所在的封装在总线620的内部，则利用LMCP逻辑电路613去能信号ENPU，致能信号ENPD2，且信号PAD1被第一下拉逻辑电路607与第二下拉逻辑电路608控制。上拉逻辑电路605根据一内部封装配置的信号PUEN1的状态而去能，如节点P602上的信号MPK的值所示。

总结上述，若信号MPK与信号SIGLOC1的状态都指示一对应输出信号PAD1位于总线620的终端，当总线620未被驱动时（即，信号PAD1的状态在高电压电平VH），则LMCP逻辑电路613致能上拉逻辑电路605。当总线620被驱动至一低电压电平VL时，则LMCP逻辑电路613去能上拉逻辑电路605并且仅利用第一下拉逻辑电路607驱动信号PAD1。换句话说，若信号MPK的状态指示信号PAD1位于总线620的内部，则当总线620未被驱动时，LMCP逻辑电路613去能上拉逻辑电路605。并且，当总线620被驱动以致能低电压电平VL，LMCP逻辑电路613令上拉逻辑电路605维持在去能状态，并且利用第一下拉逻辑电路607与第二下拉逻辑电路608驱动信号PAD1。

图5、图6所示的实施例线路长度的实际位置（图5）或线路长度与主机板位置（图6）指示一信号及其对应驱动器位于总线的终端或内部。其因为总线的两端必须提供适当的总线终端，也就是晶片组所在的终端以及距离该晶片最远的多核基板所在的终端。总线的晶片组终端需要适当的终端以提供信号以被处理器核来驱动（即，写入）。总线的处理器终端需要适当的终端以提供信号以被晶片组来驱动（即，读取）。当未驱动总线（以提供总线读取）时，位于总线终端的驱动器必须维持其上拉逻辑电路在致能状态，且在总线内部的驱动器必须维持其上拉逻辑电路在去能状态。在进行总线写入期间，当在总线另一终端的晶片组驱动终端阻抗为低电压电平时，位于总线内部与终端的驱动器必须去能其分别上拉逻辑电路。位于总线远方终端的驱动器仅利用第一下拉逻辑电路来驱动低电压电平，而位于总线内部的驱动器利用第一下拉逻辑电路与第二下拉逻辑电路来驱动低电压电平。

本发明亦注意到对于许多信号与信号群组（例如，地址、数据以及控制总线（如上文所述）），特定总线通讯协定提供规则以及一给定处理器核的用来决定唯一存取(exclusiveownership)（或所有权）的对应的通讯协定信号。也就是说，根据发生在已知总线的先前事件以及某些通讯协定信号的目前状态，所有耦接至总线的处理器核可决定哪一处理器核具有总线的唯一所有权。提供特定总线通讯协定的详细说明已超过本发明范围，然而，对于本领域技术人员来说，事实上所有的系统总线提供指定规则与对应通讯协定信号的通讯协定，其中已知处理器核可根据所述通讯协定信号判断其是否“拥有”总线以读取或写入与一个或以上的群组信号。因此，为了在具有群组信号的多核与多封装配置中提供主动终端控制，其中该群组信号根据一个或以上的总线通讯协定来传输，且总线的唯一所有权可根据总线通讯协定来决定，在图7的实施例中将详述其过程。

图7是显示本发明实施例的以通讯协定为基础的多核总线终端装置的架构示意图700，其被使用于具有耦接于总线的一或多个多核封装的配置中。当两个或以上的多核处理器（未显示）（如图4的多核处理器400所示）耦接至主机板（未显示）或具有如图2所示配置的类似装置上的多个以通讯协定为基础的总线信号时，可使用该装置来执行。为了说明本发明，“以通讯协定为基础的总线信号”用来表示一个或以上的群组信号，其根据一个或以上的总线通讯协定来传输，且总线的唯一所有权可根据总线通讯协定来决定。

架构示意图700描述其中的一处理器核701，其耦接至多核处理器的基板（未显示）。处理器核701的元件本质上与图6所示的元件相同，且具有相同的操作方式，其中元件符号的差别仅在百位数的“7”。为了提供根据发生在已知总线的先前事件以及通讯协定信号731的目前状态而决定的适当总线终端，利用以通讯协定为基础的多核（Protocol-based Multi-Core，PMC）的逻辑电路723来代替图6所示的LMCP逻辑电路613。

架构示意图700亦显示一通讯协定分析器730，其耦接至一个或以上的通讯协定信号731。通讯协定分析器730产生一信号BUSOWN，其状态指示处理器核701是否拥有传送信息的以通讯协定为基础的总线。信号BUSOWN耦接至多个本质上相同的驱动器711的每一驱动器，其在由一个或以上的总线通讯协定规范的信号群组内产生信号。

操作上，通讯协定分析器730根据发生在已知总线的先前事件以及通讯协定信号731的目前状态，决定通讯协定的所有权。若处理器核701具有以通讯协定为基础的总线，通讯协定分析器730致能信号BUSOWN。若处理器核701不具有以通讯协定为基础的总线，通讯协定分析器730不致能信号BUSOWN。

注意到，由于以通讯协定为基础的总线的所有权是唯一(exclusive)的(或称为专用的)，只有在多核与多封装配置中的一处理器核701具有已致能的信号BUSOWN。所有剩余的处理器核701将不会致能其对应的信号BUSOWN。

因此，处理器核701的PMC逻辑电路723感测信号BUSOWN的状态，以判断处理器核701是否拥有以通讯协定为基础的总线。若处理器核701未拥有以通讯协定为基础的总线，则PMC逻辑电路723将信号ENPU去能，从而去能上拉逻辑电路705。若处理器核701拥有以通讯协定为基础的总线，则PMC逻辑电路723将信号ENPU致能，从而致能上拉逻辑电路705。因此，对于在任何时点耦接至以通讯协定为基础的总线的一处理器核701来说，上拉逻辑电路705在所有驱动器711中都被致能，而剩余在以通讯协定为基础的总线上的处理器核701具有已被去能的上拉逻辑电路705。

因此，对于一个群组信号或多个群组信号（例如，信号PAD1)来说，“总线的终端”被动态决定与控制。由于所有其它处理器核701具有其已被去能的上拉逻辑电路705，在任何时点的以通讯协定为基础的总线的拓扑为一点对点拓扑。也就是说，仅有一个提供主动终端控制的处理器核701，而其它处理器核701（尽管耦接至以通讯协定为基础的总线）不提供任何主动终端控制特性。

若信号BUSOWN的状态未被致能，PMC逻辑电路723去能上拉逻辑电路705。由于处理器核701未拥有以通讯协定为基础的总线，其将不驱动信号PAD1也不直接与晶片组沟通。

若信号BUSOWN的状态被致能，则当总线720未被驱动时（即，信号PAD1的状态在高电压电平VH），PMC逻辑电路723致能上拉逻辑电路705。当总线720被驱动至低电压电平VL，PMC逻辑电路723去能上拉逻辑电路705，并且利用第一下拉逻辑电路707驱动信号PAD1。

在另一实施例中，当实施以通讯协定为基础的终端时，由于第二下拉逻辑电路708从未被利用，驱动器711仅具有一第一下拉逻辑电路707。

本发明实现许多提供系统配置的应用，其必须使用由通讯协定规范的以通讯协定为基础的总线以及总线信号。为了应付上述类型的配置，本发明实施例将详述过程于图8中。

图8是显示本发明实施例的可配置多核总线终端机制的架构示意图800。当一个或以上的多核处理器（未显示）（如图4的多核处理器400所示）耦接至主机板（未显示）的以通讯协定为基础的总线信号以及以位置为基础的总线信号或具有如图2所示配置的类似装置上的多个以通讯协定为基础的总线信号以及以位置为基础的总线信号时，可使用该装置来执行。为了说明本发明，“以位置为基础的总线信号”用来表示一个或以上的信号，其无法根据一个或以上的总线通讯协定来传输，且总线的唯一所有权可根据总线通讯协定来决定。也就是说，以位置为基础的总线信号落在上述图4至图6中的总线信号的范畴中，其已详细说明于前。举例来说，将微处理器耦接一电压调节模块（Voltage Regulator Module，VRM）可为一组以位置为基础的总线信号的范例。

架构示意图800描述其中的一处理器核801，其耦接至多核处理器的基板（未显示）。处理器核801的元件本质上与图7所示的元件相同，且具有相同的操作方式，其中元件符号的差别仅在百位数的“8”。此外，处理器核801包括一位置阵列810，其产生位置信号SIGLOC1至SIGLOC N，且本质上与图5所示的位置阵列510相同且具有相同的功能。处理器核801亦包括一信号MPK，其耦接至多封装节点P802，信号MPK与多封装节点P802本质上与图6所示的信号MPK与节点P602相同且具有相同的功能。此外，处理器核801包括一通讯协定分析器830，其耦接至通讯协定控制总线831且产生一总线所有权信号BUSOWN，通讯协定分析器830、通讯协定控制总线831以及总线所有权信号BUSOWN本质上与图7所示的元件相同且具有相同的功能。

处理器核801具有一驱动器配置阵列840，其产生对应的多个位置/通讯协定信号L/P1至L/P N，每一信号耦接至多个驱动器811的每一个驱动器。每一驱动器811包括可配置多核与多封装（Configurable Multi-Core/Multi-Package，CMCMP）逻辑电路843，其耦接于对应的位置信号SIGLOC1至SIGLOC N、信号MPK以及信号BUSOWN。

对应的位置/通讯协定信号L/P1耦接至CMCMP逻辑电路843与驱动器配置阵列（Configuration Array）840。在一实施例中，驱动器配置阵列840包括一可编程熔丝阵列840，其设置于处理器核801内且在利用已知技术制造处理器核801期间对该熔丝进行编程。在另一实施例中，驱动器配置阵列840包括一特定暂存器，其在重置处理器核801期间，经由特殊指令的执行对该特定暂存器的内容进行编程。

位置/通讯协定信号L/P1指示其对应驱动器1是否使用以位置为基础的总线终端或以通讯协定为基础的总线终端，上述两种技术已在图5至图7中说明。若位置/通讯协定信号L/P1的状态指示使用以位置为基础的总线终端，则CMCMP逻辑电路843控制上拉逻辑电路805、第一下拉逻辑电路807以及第二下拉逻辑电路808，如图5至图6所示。也就是说，总线位置（即，终端或内部）根据信号MPK与信号SIGLOC1的状态来决定。若位置/通讯协定信号L/P1的状态指示使用以通讯协定为基础的总线终端，则CMCMP逻辑电路843控制上拉逻辑电路805、第一下拉逻辑电路807以及第二下拉逻辑电路808，如图7所示。也就是说，已知信号PAD1的终接基于处理器核801是否拥有总线的所有权而定，如信号BUSOWN所示。

如本文中所述，本发明的装置与方法提供主动终接总线的有益特征，同时亦提供环境给一封装内的多个核、多个多核封装配置，以及选择根据位置和/或通讯协定来提供终接。

虽然本发明及其特征与好处已详述于上，其它实施例亦已包含于本发明的范围中。举例来说，本发明已说明相关元件如处理器与存储器控制器（或本质上类似的装置）。然而，要注意到上述范例以许多类似的现有技术来教示本发明。但发明人注意到总线通讯协定与传输线接口需求对于处理器技术来说并非特定或唯一的，且就其本身而言，本发明提供其本身以应用至任何领域，其中指定具有主动阻抗控制需求的总线接口。

此外，本发明已说明第一下拉逻辑电路与第二下拉逻辑电路，其在内部处理器内以并行方式操作来降低总线的电压电平，其中该总线在两个终端上时通过其它装置来主动终接，本发明范围并未限制于相同配置的两组下拉逻辑电路。另一实施例考虑使用一第二下拉逻辑电路，其不同于第一下拉逻辑电路且可降低在总线内部的一装置的总线电压电平。在一实施例中，第二下拉逻辑电路用以降低总线电压电平至一适当的电压电平，其不同于任何其它装置的电压电平。

以上所述的接垫控制逻辑电路、下拉逻辑电路、上拉逻辑电路、位置阵列、通讯协定分析器与驱动器配置阵列的每一元件包括逻辑、电路、装置或微代码（即，微指令或原生指令（Native Instructions））或者上述逻辑、电路、装置或微代码的结合，或者可用来执行上述功能与操作的等效元件。微代码用来参考多个微指令。一微指令（亦可参考为一原生指令）为一单元执行所在阶层的指令。举例来说，微指令直接被精简指令集运算（Reduced Instruction Set Computing，RISC）微处理器所执行。对于复杂指令集计算（Complex Instruction SetComputing，CISC）微处理器（例如，x86相容的微处理器）来说，x86指令被转译为相关微指令，且所述相关微指令直接被CISC微处理器内的一或多个单元所执行。

以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

附图中符号的简单说明如下：

101、201、301：处理器；102、112、304、504、604、804：接垫控制逻辑电路；103、113、305、505、605、705、805：上拉逻辑电路；104、114、306、506、606、706、806：节点；105、115、307、308、507、508、607、608、707、708、807、808：下拉逻辑电路；106、116：节点；110、111、211：存储器控制器；120：总线/信号线路；202、212：总线接口节点；203、204、213：节点/接脚；220、320、520、620、720、820：传输线/总线；302、602、802：节点P；303：多处理器逻辑电路；401：多层基板；402、501、601、701、801：处理器核；403..406：导通孔；407..414：线路；503：以位置为基础的多核逻辑电路；510、610、710、810：位置阵列；511、611、711、811：驱动器；613：以位置为基础的多封装逻辑电路；704：接垫控制逻辑电路；723：以通讯协定为基础的多核逻辑电路；730：通讯协定分析器；731：通讯协定信号；830：通讯协定分析器；831：通讯协定信号；840：驱动器配置阵列；843：可配置多核与多封装逻辑电路；BUSOWN、MPK：信号；ENPD1、ENPD2、ENPU：致能信号；L/P1..N：位置/通讯协定信号；MP：多处理器信号；OUT1、OUT2：接收信号；PDEN1、PDEN2：下拉致能信号；PUEN1、PUEN2：上拉致能信号；PAD1：信号指示器；PADM：总线接口信号；R1、R2：电阻；SIGLOC1..N：位置信号；Z₀：特性阻抗。

Claims

1.一种致能一总线上的一多核环境的装置中的驱动器，该驱动器应用于多核环境中，且用以控制对应于该驱动器的一节点如何被驱动以响应处理器核是否拥有该总线，其特征在于，该总线由主动终端阻抗控制，该驱动器包括：

一以通讯协定为基础的多核逻辑电路，用以当该处理器核拥有该总线时致能一上拉逻辑电路，以及当该处理器核未拥有该总线时去能该上拉逻辑电路；

其中，当驱动该总线时，该以通讯协定为基础的多核逻辑电路致能一第一下拉逻辑电路与去能该上拉逻辑电路，并且驱动该节点至一规定的低电压电平；

当未驱动该总线时，该以通讯协定为基础的多核逻辑电路令在该总线上的另一装置驱动该节点至一规定的低电压电平。

2.根据权利要求1所述的驱动器，其特征在于，该处理器核包括一通讯协定分析器，该通讯协定分析器用以接收一通讯协定信号，并且该通讯协定信号表示该处理器核是否拥有该总线。

3.根据权利要求1所述的驱动器，其特征在于，该驱动器包括于该处理器核中。

4.根据权利要求1所述的驱动器，其特征在于，该处理器核与多核处理器架构的封装基板耦接。

5.根据权利要求4所述的驱动器，其特征在于，该封装基板通过该总线与其他多处理器核和/或多封装基板架构耦接。

6.根据权利要求4所述的驱动器，其特征在于，该多核处理器通过该总线与一芯片组耦合。

7.根据权利要求2所述的驱动器，其特征在于，该通讯协定信号包括一个或以上的群组信号，该群组信号根据一个或以上的总线通讯协定制定规则，其中该总线的唯一所有权根据所述总线通讯协定来决定。

8.根据权利要求1所述的驱动器，其特征在于，当该上拉逻辑电路被致能时，该上拉逻辑电路产生该总线的一终端阻抗，其中该终端阻抗匹配该总线的特性阻抗。

9.一种致能一总线上的一多核环境的方法，用以进行该方法的装置中的驱动器控制对应于该驱动器的一节点如何被驱动以响应处理器核是否拥有该总线，该方法包括：

若该处理器核未拥有该总线，去能该驱动器内的一上拉逻辑电路；以及

若该处理器核拥有该总线，致能该驱动器内的该上拉逻辑电路；

其中，当驱动该总线时，以通讯协定为基础的多核逻辑电路致能一第一下拉逻辑电路与去能该上拉逻辑电路，并且驱动该节点至一规定的低电压电平；

10.根据权利要求9所述的致能一总线上的一多核环境的方法，其特征在于，还包括一经由配置在该处理器核内的一通讯协定分析器接收一个或以上的通讯协定信号的步骤，其中，该通讯协定信号表示该处理器核是否拥有该总线。

11.根据权利要求10所述的致能一总线上的一多核环境的方法，其特征在于，该通讯协定信号包括一个或以上的群组信号，该群组信号根据一个或以上的总线通讯协定制定规则，其中该总线的唯一所有权根据所述总线通讯协定来决定。

12.根据权利要求9所述的致能一总线上的一多核环境的方法，其特征在于，当该上拉逻辑电路被致能时，该上拉逻辑电路产生该总线的一终端阻抗，其中该终端阻抗匹配该总线的特性阻抗。