CN102082227B - 相变化材料降低重新结晶时间的方法 - Google Patents

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Abstract

本发明公开了一种于一存储单元装置工艺中降低使用于一存储单元元件的相变化材料重新结晶时间的方法。该方法包含选取一相变化材料、一缓冲层材料及一包覆层材料。沉积该缓冲层材料于一衬底上至一缓冲层材料厚度，沉积该相变化材料于该缓冲层材料之上至一相变化材料厚度，在某些范例中最好小于30纳米而更好是小于10纳米。沉积该包覆层材料于该相变化材料之上至一包覆层材料厚度以形成一存储单元元件。决定该存储单元元件中该相变化材料的该重新结晶时间。假如该决定的重新结晶时间不小于一段时间X，改变所选取的材料或厚度至少一者后重复上述步骤。

Description

相变化材料降低重新结晶时间的方法
技术领域
本发明是关于基于包含硫属化物及其它材料的相变化为基础存储材料的存储装置，特别是减少如此装置重新结晶(设置)时间的方法。
背景技术
相变化为基础的存储材料，例如硫属化物或其它类似的材料可以通过施加合适应用于集成电路中的电流阶级而导致在一非晶态与一结晶态之间的相变化。此大致为非晶态具有较大致为结晶态更高的电阻率，其可以很容易被感应而作为指示数据之用。这些特性引起了使用可编程电阻材料作为非易失存储器电路的兴趣，其可以进行随机存取的读取或写入。
从非晶态转变至结晶态，以下指称为设置(set)，一般是一低电流步骤，在其中电流会加热此相变化材料高于一转换温度以使一有源区域自非晶态转变至结晶态。从结晶态转变至非晶态，以下指称为复位(reset)，一般是一高电流步骤，其包括一短暂的高电流密度脉冲以融化或破坏结晶结构，其后此相转换材料会快速冷却，抑制相转换的过程，使得至少部份相转换结构得以维持在非晶态。
此领域发展的一种方法是致力于在通过调整相变化材料中的掺杂浓度，及通过形成非常小尺寸的结构，以提供存储装置可以在低复位电流下操作。但是非常小尺寸相变化装置的一个问题是其承受力。特别是，使用相变化材料所形成的存储单元可能因为非晶态相对于结晶态的不稳定所造成的相变化材料组成的缓慢改变而失效。举例而言，存储单元中的有源区域被复位于一个大致为非晶态可能会随着时间而逐渐生成结晶态分布于此有源区域内。假如这些结晶区域互相连接而形成一低电阻路径通过此有源区域的话，当此存储单元读取时会被检测到低电阻状态而产生数据错误。可参见Gleixner的”Phase Change Memory Reliability”讲义，第22届NVSMW 2007。
相变化材料的结晶时间(tx)与结晶温度(Tx)是两个最重要的特性。其会强烈影响数据速率、数据保存及维持寿命，且因此决定一相变化材料是否合用一特定技术，例如可重复写入光学记录或是相变化随机存取存储器(PCRAM)。在光学储存媒体中，相变化记录层通常是夹置于两个绝缘层中；一金属层也是此多层结构的一部分以再写入时达到高冷却率。因此，一个基本的储存媒体通常包含四层叠层(IPIM叠层，即绝缘层-相变化材料-绝缘层-金属)。已经发表许多不同的尝试试图降低一基本相变化材料Ge-Sb-Te的结晶时间(其限制数据速率)。其包含通过氮/氧掺杂、薄膜厚度最佳化(建议最短擦除时间应用30纳米厚度)，及在介于一绝缘层与记录层之间插入一结晶化帮助接口层来调整Ge-Sb-Te性质。曾经研究过可以作为相变化记录层的接口层来调整其结晶速度的材料包括碳化硅、氮化硅、氮化锗(GeN)、氧化钽、氧化硅和氧化铪(可参见1.G.F.Zhou，Mater.Sci.Engi.A 304-306，73(2001)；2.G.F.Zhou、B.A.Jacobs和W.V.Es-Spiekman，Mater.Sci.Engi.A 226-228，1069(1997)；3.G.F.Zhou、B.A.Jacobs，Jam.J.Appl.Phys.38，1625(1999)；4.N.Ohshima，Jan.J.Appl.Phys.79(11)，8357(1996)；5.T.Nakai、T.Tsukamoto、S.Ashida、K.Yusu、N.Yoshida、K.Umezawa、N.Ohshima、N.Morishita、N.Nakamura和K.Ichihara，Jan.J.Appl.Phys.43(7B)，4987(2004)等论文。
发明内容
有鉴于此，本发明的主要目的在于提供一种于一存储单元装置工艺中降低使用于一存储单元元件的相变化材料重新结晶时间的方法。该方法包含选取一相变化材料、一缓冲层材料及一包覆层材料。沉积该缓冲层材料于一衬底上至一缓冲层材料厚度，沉积该相变化材料于该缓冲层材料之上至一相变化材料厚度，在某些范例中最好小于30纳米而更好是小于10纳米。沉积该包覆层材料于该相变化材料之上至一包覆层材料厚度以形成一存储单元元件。决定该存储单元元件中该相变化材料的该重新结晶时间。假如该决定的重新结晶时间不小于一段时间X，改变所选取的材料或厚度至少一者后重复上述步骤。
本发明其它的目的及优点见于以下图示、实施方式及权利要求范围所述。
附图说明
图1为一多个存储单元电阻分布的范例，每一个存储单元包含一相变化存储元件。这些存储单元的相变化存储元件可以编程化至包含一高电阻复位状态及一个低电阻状态。
图2A至图2D显示代表性的现有技术存储单元结构。
图3显示一桥状存储单元的剖面图。
图4和图5分别显示此存储单元的复位后读取操作及设置后读取操作的时序图。
图6绘示根据本发明实施例的一存储单元元件的简化剖面示意图。
图7A和图7B分别归纳厚度为30和10纳米的具有图6中不同包覆层及氧化铝作为缓冲层的沉积后未处理的非晶GST的结晶化行为。
图8A和图8B分别为三种不同型态的强森-美何-爱梦米-那里姆(JMAK)绘示图表，其厚度为30和10纳米与不同包覆层材料相关的沉积后未处理的非晶GST，以显示具有不同斜率的不同结晶化行为。
图9A和图9B分别归纳厚度为30和10纳米的具有不同包覆层的熔化后-急速冷却的非晶Ge2Sb2Te5的结晶化行为。
图10A和图10B分别归纳厚度为30和10纳米的熔化后-急速冷却的非晶GST的重新结晶化的JMAK图与包覆层的关系图。
图11归纳包覆层材料及薄膜厚度d对于Tx和Trs-hex的影响。
图12显示具有GeSb作为相变化材料的不同包覆层材料，其包覆层厚度d与结晶温度Tx的关系图。
图13是可应用本发明的集成电路的简化方块图。
图14显示图13中集成电路存储阵列的一部分的简化示意图。
【主要元件符号说明】
100：低电阻状态
101：读取区间
102：高电阻状态
103：阈值电阻值
200：存储单元
213：介电间隔物
212、214：电极
218：有源区域
220：存储元件
223、243：顶表面
229、249：底表面
231：侧壁表面
235：侧壁间隔物
241、260：宽度
250：厚度
600：存储单元元件
602：相变化材料
604：缓冲层材料
606：包覆层材料
608：衬底
1500：集成电路
1505：相变化存储器阵列
1510：字线译码器及驱动器
1515：字线
1520：位线译码器
1525：位线
1535：总线
1530：感应放大器/数据输入结构
1560：数据总线
1540：数据输入线
1545：数据输出线
1565：其它电路
1550、1650：读取、复位、设置、复位后高速读取、设置后高速读取的控制器
1555：电压及电流源偏压电路
1595：存储器
1590：处理器
1630、1632、1634、1636：存储单元
1646、1648、1650、1652：存储元件
1654：共同源极线
1655：源极线终端
1656、1658：字线
1660、1662：位线
1680：电流路径
具体实施方式
为进一步说明各实施例，本发明乃提供有图式。此些图式乃为本发明揭露内容的一部分，其主要是用以说明特定实施例的结构，并可配合说明书的相关描述来解释实施例的运作原理。配合参考这些内容，本领域技术人员应能理解其它可能的实施方式以及本发明的优点。类似的元件符号通常用来表示类似的元件。
相变化存储器中，数据是通过相变化材料在非晶与结晶态改变的有源区域的转变而储存。图1为一多个存储单元电阻分布的范例，每一个存储单元包含一相变化存储元件。这些存储单元的相变化存储元件可以编程化至包含一高电阻复位(擦除)状态102及至少一个低电阻设置(编程化)状态100。每一个电阻状态与一个非重叠的电阻范围对应。
自高电阻状态102至低电阻状态100的改变在此处称为”设置”(或编程化)，一般是一低电流步骤，其中电流会将此相变化材料超过一转换温度以导致自非晶态至结晶态的转换。而自低电阻状态100至高电阻状态102的改变在此处称为”复位”(reset)，一般是一高电流步骤，其包括一短暂的高电流密度脉冲以融化或破坏结晶结构，其后此相变化材料会快速冷却，抑制相变化的过程，使得至少部份相变化结构得以维持在非晶态。
此低电阻状态100的最高电阻值R1与高电阻状态102的最低电阻值R2之间的差值定义一读取区间101以用来区别低电阻状态100的存储单元与高电阻状态102的存储单元。储存在一存储单元中的数据是根据此存储单元是否具有一电阻值与低电阻状态100或是高电阻状态102对应来决定，举例而言通过测量此存储单元的电阻值是否高于或低于读取区间101中的一阈值电阻值RSA103。
图2A至图2D显示代表性的现有技术存储单元结构其可以适用于此处所描述的降低重新结晶时间的方法。
图2A显示一“桥状”存储单元200的简化剖面图，显示存储元件220的第一种组态，其与第一和第二电极212、214耦接。第一电极212，可以举例而言，与一例如是晶体管的存取装置的一终端耦接，而此第二电极214则可以与一位线耦接。
一具有宽度为215的介电间隔物213分隔此第一和第二电极212、214。此存储元件220的相变化材料具有厚度250且延伸通过介电间隔物213而与第一和第二电极212、214连接，因此定义出一介于第一和第二电极212、214间的电极间路径，其具有由介电间隔物213的宽度215所定义的路径长度。于操作时，由于电流通过第一和第二电极212、214之间且穿越存储元件220，此存储元件220的相变化材料的有源区域218会较存储元件220的其余区域更快地加热。
图2B显示一“柱状”存储单元200的简化剖面图，显示存储元件220的第二种组态，其具有由一介电层围绕的一柱状存储元件220与第一和第二电极212、214耦接。此存储元件220的相变化材料具有一有源区域218，且分别在顶表面及底表面223、229与第一和第二电极212、214连接。此存储元件220具有一宽度(在某些实施例中为一直径)221，其与第一和第二电极212、214的宽度相同。
图2C显示一“侧壁状”存储单元200的简化剖面图，显示存储元件220的第三种组态，其与第一和第二电极212、214耦接，且此存储元件220的相变化材料具有一有源区域218。一介电间隔物235分隔此第一和第二电极212、214。此第一和第二电极212、214及介电间隔物235具有一侧壁表面231。此存储元件220的相变化材料是在此侧壁表面231上且延伸通过介电间隔物235而与第一和第二电极212、214连接。
图2D显示一“细孔状”存储单元200的简化剖面图，显示存储元件220的第四种组态，其具有由一介电层围绕的一柱状存储元件220与第一和第二电极212、214耦接。此存储元件220的相变化材料具有一有源区域218，且分别在顶表面及底表面243、249与第一和第二电极212、214连接。此存储元件220具有一宽度(在某些实施例中为一直径)241，其小于第一和第二电极212、214的宽度。
此存储单元200的读取或写入可以通过施加适当的调整偏压通过此存储元件220而达成。此调整偏压包含施加脉冲至第一和第二电极212、214中一者或两者以诱发电流通过此存储元件220。所施加脉冲的阶级大小及持续时间是根据所执行的操作(例如读取或是编程化操作)而定，且可以由每一个不同实施例实验而决定。此调整偏压可以包含具有自第二电极214至第一电极212的正电压脉冲(此处称为通过存储元件220的正电压)，及/或可以包含具有自第二电极214至第一电极212的负电压脉冲(此处称为通过存储元件220的负电压)。
在存储单元200的一读取(或擦除)操作时，偏压电路与第一和第二电极212、214耦接以施加合适大小及持续时间的读取调整偏压通过此存储元件220以诱发不会导致此存储元件220进行一电阻态改变的电流。通过此存储元件220的电流是根据此存储元件220的电阻而决定。因此，通过此存储元件220的电流指示储存在此存储单元200中的数据值。
在存储单元200的一复位(或擦除)操作时，偏压电路与第一和第二电极212、214耦接以施加合适大小及持续时间的复位调整偏压通过此存储元件220以诱发一电流通过此存储元件220，因此至少提高有源区域的温度超过此存储元件220的相变化材料的转换(结晶)温度，且高于熔化温度以将此有源区域置于一液态。此电流然后被终止，举例而言，停止施加在第一和第二电极212、214的电压脉冲，导致相对短的冷却时间而使有源区域218很快地冷却而稳定在非晶态。
在存储单元200的一设置(或擦除)操作时，偏压电路与第一和第二电极212、214耦接以施加合适大小及持续时间的设置调整偏压通过此存储元件220以诱发一电流通过此存储元件220，因此提高至少有源区域一部分的温度超过此存储元件220的相变化材料的转换温度，且至少有源区域218的一部分自非晶态转变至结晶态，此转变降低此存储元件220的电阻且将此存储单元200设置为所预期的状态。
图3显示一桥状存储单元300的剖面图，其具有第一和第二电极212、214及一相变化存储元件220延伸通过介电间隔物213而与第一和第二电极212、214连接。此相变化存储元件220定义出一介于第一和第二电极间的电极间路径，其具有由介电间隔物213的宽度260所定义的路径长度。于一设置操作时，非晶有源区域218会由于非晶态的电阻高于结晶态而产生热。
图4和图5分别显示此存储单元的复位后读取操作400及设置后读取操作500的时序图。图4和图5的时序图是经过简化的且并没有依比例绘示。图4显示此存储单元的一般的复位后读取操作的时序图，而图5显示称为一双极操作的时序图，其是一具有负电压极性的设置脉冲。
图4中的复位后读取操作400包括一复位操作410以编程化此存储元件220自低电阻状态100改变至高电阻状态102，一读取操作430及一段时间区间420介于复位脉冲415与读取脉冲435之间。
此复位操作400包括一施加至存储单元200的一复位脉冲415，其具有一电压极性通过此存储元件220。此复位脉冲415可以通过改变施加至第一和第二电极212、214中一者或是两者电极上的电压而施加。
此复位脉冲415具有一脉冲高度VRESET及前缘412和后缘414。此前缘412具有一“一半最大能量值的全宽”(FWHM)点411，其中前缘412具有VRESET/2的电压。此“一半最大能量值的全宽”(FWHM)点411、413定义出“一半最大能量值的全宽”的脉冲宽度FWHMRESET。此处所使用的名词“脉冲宽度”是指“一半最大能量值”的脉冲宽度。
此复位脉冲415诱发自第二电极214至第一电极212的电流。此电流至少提高有源区域218的温度超过转换温度，且高于熔化温度以至少将此有源区域218置于一液态。此电流然后被复位脉冲415的后缘414终止，允许有源区域218很快地冷却而稳定在非晶态。
此读取操作430包括一读取脉冲435，其具有一具有一脉冲高度VREAD及前缘432和后缘434。此前缘432具有一“一半最大能量值的全宽”(FWHM)点431，其中前缘432具有VREAD/2的电压。此后缘434具有一“一半最大能量值的全宽”(FWHM)点，其具有VREAD/2的电压。此“一半最大能量值的全宽”(FWHM)点431、433定义出“一半最大能量值的全宽”的脉冲宽度FWHMREAD。
介于FWHM点413和431之间的时间区间420足以使得相变化存储元件220的电阻到达对应于复位状态102的电阻，使得存储元件220的电阻状态可以由读取操作430正确地决定。
此读取脉冲435诱发自第二电极214至第一电极212的电流。此电流并不足以改变存储元件220的电阻状态，且是与存储元件220的电阻相关。因此，通过此存储元件220的电流指示储存在此存储单元200中的数据值。
复位和读取操作410、430的脉冲宽度、脉冲高度、上升与下降时间，及时间区间420，可以在每一个实施例中实验地决定。在某些实施例中，读取操作的脉冲宽度FWHMREAD 435可以介于10到30纳秒之间，举例而言约20纳秒。
请参阅图5，此操作500包括一设置操作510以编程化此存储元件220自高电阻状态102改变至低电阻状态100，接着在一段时间区间TOFF520后进行一读取操作430。此设置操作510包括一施加至存储单元200的一设置脉冲515，其具有一电压极性通过此存储元件220，此电压极性与复位操作400的复位脉冲415相反。
此设置脉冲515具有一脉冲高度VSET及前缘512和后缘514。此前缘512具有一“一半最大能量值的全宽”(FWHM)点511，其中前缘512具有VSET/2的电压，而此后缘514具有一“一半最大能量值的全宽”(FWHM)点513，其后缘514具有VSET/2的电压。此“一半最大能量值的全宽”(FWHM)点411、413定义出“一半最大能量值的全宽”的脉冲宽度FWHMSET。
此设置脉冲515诱发自第一电极212至第二电极214的电流。因此设置操作510诱发电流通过存储元件220的电流方向是与复位操作415的电流方向相反。
由设置脉冲515所诱发的电流足以提高有源区域218的温度超过转换(结晶)温度，以导致此有源区域218转变为一结晶态。
设置操作510的脉冲宽度、脉冲高度、上升与下降时间，及时间区间520，可以在每一个实施例中实验地决定。
在图4和图5中，此读取脉冲435具有一个自第二电极214至第一电极212的正电压极性。替代地，此读取脉冲435可以具有一个负电压极性。
在图4和图5中，此复位脉冲415具有一个自第二电极214至第一电极212的正电压极性，而此设置脉冲515具有一个自第二电极214至第一电极212的负电压极性。替代地，此复位脉冲415也可以具有一个自第二电极214至第一电极212的负电压极性，而此设置脉冲515具有一个自第二电极214至第一电极212的正电压极性。
本发明是根据对于存储元件600的相变化材料的重新结晶时间可以有效地改善的认知而产生，请参阅图6，包含一特定的相变化材料602，例如是GST或是锗锑(GeSb)，通过(1)选取合适的缓冲层材料604和包覆层材料606以使用在相变化材料602的两侧，其中缓冲层材料604是位于相变化材料602与衬底608之间，及(2)减少相变化材料的厚度。此包覆层材料606有时候也可以称为覆盖层材料。虽然缓冲层和包覆层通常是使用相同的材料，但是也可以是不同的材料。在某些范例中，本发明也可以提供额外的优点为将转换温度Tx大幅地增加，例如超过100℃。此优点亦是重要的，因为升高转换温度Tx可以增加非晶态的长期稳定度。
减少存储装置中存储元件600的相变化材料的重新结晶时间的一个范例方法描述如下。一特定的相变化材料602，例如是GST，通常是Ge2Sb2Te5，或是GeSb，可适用于此特定的存储单元装置。位于相变化材料602与衬底608之间的是一导电的缓冲层材料604。此缓冲层604是作为热势垒层以帮助有效地加热相变化材料602。合适的缓冲层材料的范例包括氧化铝(Al2O3)、氮化钛、氧化硅和氮化硅。一导电的包覆层材料606被选取用于相变化材料602之上。包覆层材料606可以是与缓冲层材料604相同或是不同的材料。合适的包覆层材料的范例包括氧化锗(GeOx)、氧化铝(Al2O3)、氮化钛、氧化硅和铝。
因为激光测试机台设定的关系，在所有范例中仅使用氧化铝(Al2O3)作为缓冲层604来测量重新结晶时间。然而，如图12中所示的结晶温度与厚度有关的方程式，可以得到包覆层材料606可以是与缓冲层材料604相同或是不同的材料的结论。
所选取的缓冲层材料604沉积于衬底608之上至一预设的厚度，通常介于10到30纳米之间。此缓冲层材料604的厚度通常会随着相变化材料602的厚度而变动，较厚的相变化材料602通常会搭较厚的配缓冲层材料604。在某些范例中，缓冲层材料604是直接沉积于衬底608之上，而在其它的范例中，会使用一层或多层中间层介于缓冲层材料604与衬底608之间。
所选取的相变化材料602沉积于缓冲层之上至一预设的厚度，通常是小于30纳米。如以下所讨论的，在实验中发现将相变化材料的厚度限制在小于10纳米大幅度地减少使用合适的包覆层的相变化材料的重新结晶时间。虽然本案发明人仅有氧化铝(Al2O3)作为缓冲层的数据，但是相信使用其它的缓冲层材料对重新结晶速度只有很小的影响，使用不同的缓冲层材料并不会影响到重新结晶速度是与GST厚度相关的趋势。图6A中所示的基本速度趋势为，较薄的相变化材料602具有较快的结晶速度。此现象与传统基本储存结构(IPIM叠层，即绝缘层-相变化材料-绝缘层-金属)中所观测到的相反；在传统基本储存结构中，当GST厚度自15纳米增加至35纳米时，重新结晶速度也是增快的。
所选取的包覆层材料606沉积于相变化材料602之上至一包覆层材料厚度以形成此存储单元元件600。此包覆层材料606的厚度通常是相对薄的，通常介于5到10纳米之间。
此存储单元元件600的相变化材料602的重新结晶时间是根据所使用的特定材料及其厚度而决定。假如需要更多的信息，特别是重新结晶时间假如不够短的话，例如小于40纳秒，在改变至少一个所选取的材料及/或材料厚度重新制作一个新的样品后，并且重复进行至少一个上述的步骤以重新测试。于如此进行之后，可以决定重新制作的存储单元元件600的相变化材料602的重新结晶时间。此存储单元元件600样品的重新制作及测试可以视需要而重复。
在某些情况下，需要继续测试新的材料及/或材料厚度即使一个存储单元元件600的样本已经展现短的适当重新结晶时间。举例而言，一个样本具有可接受的重新结晶时间，但是其重新结晶温度或是某些其它的特性并不在所需的范围内。此外，最好是使用一种或多种不同的相变化材料多做几次测试。
本发明的一个重要的特征是了解将相变化材料602夹置于合适的缓冲层材料604和包覆层材料606之间，当此相变化材料是薄的，较佳是小于30纳米，最好是小于10纳米，例如是7纳米时，可以达成较快的重新结晶时间。此理解提供了设计一个合理的测试方法的基础以达成寻找具有合理快速结晶时间的存储单元元件的目标，某些时候搭配一较高的结晶温度。一个测试方法的范例可以自一选定的相变化材料与相同的缓冲层和包覆层材料开始；然后改变相变化材料602的厚度来进行测试，而较少改变缓冲层材料604和包覆层材料606的厚度。下一阶段的测试则使用相同的相变化材料但是不同的包覆层材料及/或缓冲层材料；之后对不同厚度进行测试。当然也可以使用其它的方法。
结论是，一种降低存储单元元件600中相变化材料602的重新结晶时间方法，搭配一存储单元装置的制造方法可以如下述般进行。选取此相变化材料602，通常是GST，此缓冲层材料604，通常是氧化铝，及包覆层材料606，通常包括氧化锗(GeOx)、氧化铝(Al2O3)、氮化钛、氧化硅和铝。此缓冲层材料604沉积于衬底608之上至一预设的厚度，通常介于10到30纳米之间。此相变化材料602沉积于缓冲层604之上至一预设的厚度，通常是小于30纳米，且最好是小于10纳米。此包覆层材料606沉积于相变化材料602之上至一包覆层材料厚度，通常介于5到10纳米之间，以形成此存储单元元件。决定此存储单元元件600的相变化材料602的重新结晶时间。假如重新结晶时间小于一时间长度X，例如介于10到40纳秒之间，这些步骤可以在改变一种或多种不同的材料或厚度之后重新进行。一个常用的方法是先继续使用相同的相变化材料而仅改变其厚度，之后再改变包覆层材料的厚度。相同的测试条件则之后可以继续测试不同的相变化材料602及不同的包覆层材料606。
实验
一个存储单元元件600样本暴露于使用波长为658纳米的不同脉冲能量及宽度的激光脉冲之下，且使用波长为635纳米的低能量连续波激光来观察其相同位置的反射率。
进行了三种型态的激光实验：单一脉冲实验、脉冲后实验及脉冲前实验。单一脉冲实验是通过将样本暴露于不同脉冲能量及持续时间的脉冲之下来测量沉积后未处理的非晶薄膜的结晶时间，且反射率的增加指示其为连续地结晶化。从此单一脉冲实验的实验的脉冲条件中可以决定可靠地结晶化。脉冲后实验及脉冲前实验则是测量通过在250℃于氮气环境下退火10分钟而得的结晶(岩盐态)样品进行。此脉冲后实验包含使用不同的脉冲以尝试将此材料熔化后-急速冷却，之后使用由单一脉冲实验所得知可以可靠地结晶化的固定脉冲条件下进行。在此条件下，于第一脉冲后反射率是不会改变的，因为对熔化后-急速冷却其是太短/弱。当反射率于第一脉冲后降低且不会由后脉冲恢复时，此第一脉冲是太长/强且产生消融。从此实验中。可以选取可靠地熔化后-急速冷却条件。最后，前脉冲实验是使用一个可以可靠地熔化后-急速冷却之前脉冲，接着再使用一个变动脉冲以尝试重新结晶。前脉冲实验是用来测量重新结晶时间。
时间间隔x射线绕射(XRD)也可以用来研究这些层次叠层的结晶化行为。在同步辐射中心的射线X20C具有一样品室其包含加热器以在一纯化氦气环境中加热样本。射线X20C具有高输出同步多层单色仪及x射线波长为1.797埃。一个快速线性-二极管-阵列检测器被用来记录于加热速率为1℃/秒时的绕射的x射线强度峰值。
结果与讨论
A、沉积后未处理的非晶GST的结晶化及J-M-A-K图形为包覆层的关系式
图7A和图7B分别归纳厚度为30和10纳米的具有不同包覆层606的沉积后未处理的非晶GST的结晶化行为。此结晶化比例是根据将不再是与脉冲长度相关的长脉冲的反射率的最大相对改变加以标准化来决定。可以发现具有包覆层606相较于没有包覆层的的沉积后未处理的非晶GST样本而言在30和10纳米时皆显示较长的结晶时间。
图8A和图8B根据公式x＝1-exp(-ktn)的三种不同型态的强森-美何-爱梦米-那里姆(JMAK)绘示图表，其描述结晶化的体积转换比例(x)，其中k是速率常数，t是时间，而n是具有不同接口的GST薄膜的结晶化反应级数。可参阅S.H.Lee、Y Hung、和R.Agarwal，在Nano Lett.8，3303(2008)；及X.Wei、L.Shi、T.C.Chong、R.Zhao和H.K.Lee，在Jan.J.Appl.Phys.46，2211(2007)等论文。可以发现没有包覆的GST、与包覆氧化铝和氧化鍗(SbOx)的GST分别在大约孵化时间56、73和123纳秒后显示出一个线性的图标，指示不同的界面具有不同的孵化时间。当厚度减少为10纳米，此孵化时间分别轻微增加至67、93和167纳秒。对具有氧化铝接口的GST而言，于脉冲时间增加至132纳秒后显示出斜率会突然降低。此斜率(n)自3改变至1显示出与GST观察到具有与论文中相符的典型成核支配的结晶化，暗示在初期是固定的成核速率二维成长而之后改变为一层接着一层的一维成长。虽然比较AFM探讨与此光学测量的结果因此显示介于此JMA图标与生长模式的接近对应，本案发明人并非尝试对于此成长机制过度解释而是强调由不同接口所造成的n值的明显不同。不同的包覆层材料会严重影响孵化时间；其结果是此结晶经过程是由接口的介电层材料所决定，特别是当相变化层的厚度减少时。此处所讨论的结晶化时间在此称为沉积后未处理的非晶薄膜。然而，此技术所揭示的结晶化时间，是熔化后-急速冷却材料的重新结晶时间；因此，会在下一节中继续讨论。
B、熔化后-急速冷却的非晶GST的结晶化及J-M-A-K图形为包覆层的关系式
图9A和图9B分别归纳厚度为30和10纳米的具有不同包覆层的熔化后-急速冷却的非晶Ge2Sb2Te5的结晶化行为。对于30纳米的GST而言，此氧化铝是作为结晶化帮助者与其它包覆层或是未包覆的GST样本相较，导致仅仅50纳秒的较短结晶化时间。与氧化铝包覆层或是未包覆的GST样本相较，所有其它的包覆层材料(氧化锗、氧化锑、氧化硅、铝和氮化钛)会增加结晶化时间。然而，当GST薄膜厚度减少为10纳米时，不同包覆层材料的效应就变得不同了。氧化硅和氧化锗包覆层材料与其它包覆层或是未包覆的GST样本相较，导致最快的GST重新结晶时间。具有氮化钛、氧化铝和铝包覆层的GST薄膜具有与未包覆的GST样本类似的结晶化行为(氧化铝包覆层与未包覆的GST样本相较具有些微快速的结晶化时间)。然而，氧化锑包覆材料是作为结晶化抑制者导致了此GST薄膜的重新结晶时间是未包覆的GST样本的两倍。在所有的情况下，较薄GST薄膜(10纳米)相较于较厚的薄膜(30纳米)具有较短的重新结晶时间。对于相变化只读存储器技术的微缩性而言是令人振奋的结果。之前曾经发现5纳米厚的未包覆GST薄膜相较于10纳米厚的薄膜具有较短的结晶时间。请参阅H.Y.Cheng、S.Raoux和Y.C.Chen刊登于J.Appl.Phys.107，074308(2010)的论文。然而，因为测试机台检测器限制的原因，我们无法测量5纳米厚GST薄膜的结晶时间与包覆材料之间的关系。此数据显示重新结晶时间是与薄膜厚度及包覆层材料高度相关的。重新结晶时间与薄膜厚度及包覆层材料复杂的关连性指示牵涉到不同的结晶化机制且接口扮演重要的角色。
图10A和图10B分别归纳厚度为30和10纳米的熔化后-急速冷却的非晶GST的重新结晶化的JMAK图与包覆层的关系图。显示的JMAK图为具有氧化锗、氧化铝与氧化锑界面与未包覆的GST样本的JMAK比较图。例如氧化硅、铝和氮化钛的其它包覆层材料的JMAK图示与某些图十分类似。对于30纳米熔化后-急速冷却的非晶GST样本可以发现重新结晶的孵化时间。对于包括未包覆的GST的所有样本，此处的JMAK图标显示在孵化时具有相同的斜率，而之后则具有不同的斜率。此只有若干纳秒的短孵化时间或许与加热时间相关，因为此多层叠层只需要若干纳秒就可以达到热平衡以及一定温。当GST薄膜厚度减少为10纳米时，GST与接口之间的孵化时间则会降低。氧化锑接口的孵化时间自15纳秒降低至3.5纳秒，甚至较未包覆的GST更低，其是自薄膜厚度自30纳米减少至10纳米时固定在6纳秒。这些结果显示熔化后-急速冷却的非晶GST的重新结晶化是与不同材料之间的接口及GST薄膜厚度高度相关的。虽然晶体可以自介于熔化后-急速冷却区域之间的边界生长，且结晶区域导致熔化后-急速冷却的非晶样本与沉积后未处理样本相较更快的重新结晶时间；但是仍观察到熔化后-急速冷却的非晶样本的孵化时间是与包覆层材料相关的。有趣的是，沉积后未处理样本的孵化时间总是随着薄膜厚度的增加而增加；而熔化后-急速冷却的非晶样本则是具有相反的趋势。30纳米厚的熔化后-急速冷却的未包覆GST及包覆氧化锗、氧化铝材料的GST的n值改变显示典型地结晶化行为(n自～3改变至1)；而具有氧化鍗界面的GST在整个结晶化过程中具有一固定值指示其具有不同的结晶化机制。类似地趋势也可以在10纳米厚的熔化后-急速冷却具有不同包覆层材料的GST中发现，如图10B中所示。
发现接口层会改变在GeBiTe存储材料中锗原子附近的区域结构且也会导致稍微不同的配位数。因此，在接口的电子状态改变是一个其为结晶帮助者或抑制者角色扮演的一个可能原因。可参阅T.Nakai、M.Yoshiki、Y Satoh和S.Ashida，在Jan.J.Appl.Phys.47，5770(2008)；及T.Nakai、M.Yoshiki和O.Ohmachi，在Jan.J.Appl.Phys.46，5770(2007)等论文。
C、GST的结晶温度为包覆层的关系式
图11归纳包覆层材料及薄膜厚度d对于Tx和Trs-hex(氮化钛岩盐结构至六方最密堆积结构转换温度)的影响。对于30纳米的GST而言，其为与包覆层材料相关，Tx的变动达到5℃而Trs-hex的变动达到35℃(与具有最低的Trs-hex的氧化锑相较)。对这些较厚的薄膜而言，包覆层材料对于Tx的影响是相对小的。也曾观察到对于30纳米的GST而言，铝包覆层会抑制六方最密堆积态的形成。类似的结果也在铝掺杂的GST中发现。可参阅S.Wei、J.Li、X.Wu、P.Zhou、S.Wang、Y Zhang、L.Chen、F Gan、X.Zhang和G.Li，在Optics Express 15，10584(2007)论文。当薄膜厚度减少为10纳米时，Tx的变动达到18℃而Trs-hex的变动达到2℃(与具有最低的Tx的氧化硅界面、及具有最高的Trs-hex的氧化锑界面相较)。当薄膜厚度减少为5纳米时，本次所研究的所有包覆层材料的Tx均是增加的，且氧化铝接口显示最大的增幅(120℃)。有趣的是，如同以下会讨论的，铝接口对于GST材料而言相对于锗-鍗其Tx也是显示增加的，而锗-鍗会导致Tx降低。请参阅Y.C.Chen、C.T.Rettner、S.Raoux、G.W.Burr、S.H.Chen、R.M.Shelby、M.Salinga、W.P.Risk、T.D.Haap、G.McClelland、M.Breitwisch、A.Schrott、J.B.Philipp、M.H.Lee、R.Cheek、T.Nirschl、M.Lamorey、C.F.Chen、E.Joseph、S.Zaidi、B.Yee、H.L.Lung、R.Bergmann和C.Lam，IEDM TechnicalDigest，p.777-780(2006)的论文。此外，这些较薄的薄膜的Trs-hex的变动达到115℃(与具有最高的Trs-hex的氧化锑界面相较)。除了最长重新结晶时间和最高Tx、Trs-hex的氧化锑界面之外，在对Tx、Trs-hex和结晶时间之间并没有关联性。
如图12所示，重新结晶温度Tx的增加也会在其它的相变化材料中发生，例如锗-鍗样本。对某些包覆层材料(例如硅、氮化硅、碳化硅、氮化钛及铂)显示Tx随着薄膜厚度的减少而增加；但是对于本研究的其它包覆层材料(例如铝和钨)则是显示相反的趋势。有趣的是，铝接口对GST材料而言显示Tx的增加，而与锗-鍗材料则导致Tx的降低。因此，发现这些特性是与材料相关的。
对相变化存储器技术的发展而言，如何选取一个合适的材料来设计就变得很重要。切换速度和热稳定性是十分重要的参数其可以影响一种技术的可行性。本发明的一个目的是要明了可以通过适当地选取相变化材料及其接口材料，和此相变化材料的厚度(例如使用10纳米的GST和一氧化锗包覆层可以使结晶时间＜15纳秒)来降低重新结晶时间。更薄的相变化材料可以提供额外的高转换温度Tx(如：5纳米GST的Tx～212℃)的优点而得到较佳的热稳定性。
图13是可应用本发明的集成电路1500的简化方块图，集成电路1500包括可以编程化至多个电阻状态的相变化存储元件存储单元的存储器阵列1505，此多个电阻状态包括一低电阻状态及一高电阻状态。一字线译码器1510具有读取、复位及设置模式，被耦接至多条字线1515，其间并形成电性连接，且沿着存储器阵列1505的列方向排列。一位线(行)译码器1520被耦接并电性连接至多条沿着存储器阵列1505的行排列的多条位线1525，以读取或编程化阵列1505中的存储单元(未示)。
地址是透过总线1560提供至字线译码器1510及位线译码器1520。方块1530中的感应电路与数据输入结构，包括读取及编程化模式的电压及/或电流源，是透过数据总线1535耦接至位线译码器1520。数据是由集成电路1500上的输入/输出端或其它内部或外部的数据来源，透过数据输入线1540传送至方块1530的数据输入结构。集成电路1500亦可包括其它电路1565，如一般用途的处理器、特定用途的应用电路或是可提供此存储单元阵列1505所支持的系统单芯片功能的多个模块的组合。数据是由方块1530中的感应放大器，透过数据输出线1545，传送至集成电路1500上的输入/输出端或其它集成电路1500内或外的数据目的地。
集成电路1500中也包括此存储单元阵列1505对于读取、复位及设置模式的控制器1550。在此实施例中，此控制器1550是利用偏压调整状态机构来实施控制偏压调整供应电压及电流源1555，以施加如读取、复位及设置的调整偏压至字线1515、位线1525、且在某些实施例中至源极线。控制器1550可以利用技术领域中已知的特殊目的逻辑电路来实作。于其它实施方式中，控制器可包括一般用途的处理器以执行计算机编程来控制元件的操作，而该处理器可以实作于相同的集成电路上。于另外的实施方式中，控制器1550可利用特殊目的逻辑电路与一般用途的处理器的组合来实作。
集成电路1500中也包括一个或多个中央处理器单元1590，其可以执行储存于编程存储器1595中的指令，这些指令包括控制存储器阵列1505的操作如上述所施加至相变化存储单元阵列1505操作的脉冲。
如图14所示，存储器阵列1505中的每一存储单元包括一场效晶体管(或是其它的存取装置例如是二极管)及一相变化存储元件。图14中显示四个存储单元1630、1632、1634、1636，如图中所示每一个存储单元具有各自的存储元件1646、1648、1650、1652，代表阵列中的一小区段其可以包含上百万个存储单元。这些存储元件可以编程化至包括一低电阻状态及一高电阻状态的多个电阻状态。
在图14中存储单元1630、1632、1634、1636中每一个存取晶体管的源极与共同源极线1654耦接，此共同源极线终止于一例如是接地端点的源极线终端电路1655。在另一实施例中，存取晶体管的源极并没有电性连接，而是可以单独的控制。此源极线终端电路1655可以包含一偏压电路例如电压源或是电流源，以及译码电路以施加调整偏压至某些实施例接地端点以外的共同源极线1654。
多条字线包含字线1656、1658平行地延伸于一第一方向且与字线译码器1510电性通讯。存储单元1646和1650中存取晶体管的栅极与字线1656耦接，存储单元1648和1652中存取晶体管的栅极与字线1658耦接。
多条位线包含位线1660、1662平行地延伸于一第二方向且与位线译码器1520电性通讯。在此例示实施例中每一个存储元件是被安排在对应存取装置的汲极与此对应的位线之间。替代地，存储元件也可以安排在对应存取装置的源极侧。
必须明白的是，存储阵列1505并不局限于图14中所示的阵列组态，且其它的组态也可以替代地被使用。此外，MOS场效晶体管以外，双极接面晶体管在某些实施例也可以用来作为存取装置。
在操作中，阵列1505中的每一存储单元根据对应存储元件的电阻值来储存数据。此数据可以由，例如，感应电路1530中的感应放大器比较一选取存储单元的位线电流与一合适的参考电流来决定。此参考电流可以建立如此一预定的电流范围与逻辑”0”对应，而另一不同的预定电流范围与逻辑”1”对应。在一具有三个或以上状态的存储单元，参考电流可以建立以使得不同的位线电流范围与此三个或以上的逻辑状态对应。
读取或写入阵列1505中的一个存储单元可以通过施加合适的电压至字线1656、1658中一者且耦接位线1660、1662中一者至一电压以使得电流流入所选取的存储单元来达成。举例而言，通过所选取的存储单元(在此范例中为存储单元1632且其对应的存储元件为1648)的电流路径1680是通过施加足以开启存储单元1632的晶体管的电压至位线1660、字线1658、源极线1654，以诱发电流自位线1660流至源极线1654，或反之亦然，来建立此路径1680。所施加的电压大小及持续时间是根据所执行的操作来决定。
在此存储单元1632的读取(或感应)操作时，字线译码器1510提供字线1658一个合适的电压以开启存储单元1632的存取晶体管。位线译码器1520提供位线1660一个合适的电压大小及持续时间以诱发不会使存储元件1648改变电阻状态的电流。流过位线1660及存储元件1648的电流是根据存储单元1632的存储元件1648的电阻值与其相关的储存数据值而定。因此，此存储单元的数据状态可以由，举例而言，感应电路1530中的感应放大器将位线1660的电流与一合适的参考电流进行比较而决定。
在将一数据值即将被储存于此存储单元1632中的复位操作时，与此存储器阵列1505耦接的偏压电路电压及电流源1555施加此处所描述的包含一个或多个脉冲的复位调整偏压至位线1660及/或字线1658及/或源极线1654，以诱发电流在路径1680中流动。此最终通过存储元件1648的脉冲将此存储元件1648的电阻状态自低电阻状态改变至高电阻状态。
在将一数据值即将被储存于此存储单元1632中的设置操作时，与此存储器阵列1505耦接的偏压电路电压及电流源1555施加此处所描述的包含一个或多个脉冲的设置调整偏压至位线1660及/或字线1658及/或源极线1654，以诱发电流在路径1680中流动。此最终通过存储元件1648的脉冲将此存储元件1648的电阻状态自高电阻状态改变至低电阻状态。
如上述在存储单元的实施例中包含相变化为基础的存储材料，其包含硫属化物(chalcogenide)或其它材料以作为存储材料。硫属化物包括下列四元素的任一者：氧(O)、硫(S)、硒(Se)、以及碲(Te)，形成元素周期表上第VI族的部分。硫属化物包括将一硫属元素与一更为正电性的元素或自由基结合而得。硫属化合物合金包括将硫属化合物与其它物质如过渡金属等结合。一硫属化合物合金通常包括一个以上选自元素周期表第六栏的元素，例如锗(Ge)以及锡(Sn)。通常，硫属化合物合金包括下列元素中一个以上的复合物：锑(Sb)、镓(Ga)、铟(In)、以及银(Ag)。许多以相变化为基础的存储材料已经被描述于技术文件中，包括下列合金：镓/锑、铟/锑、铟/硒、锑/碲、锗/碲、锗/锑/碲、铟/锑/碲、镓/硒/碲、锡/锑/碲、铟/锑/锗、银/铟/锑/碲、锗/锡/锑/碲、锗/锑/硒/碲、以及碲/锗/锑/硫。在锗/锑/碲合金家族中，可以尝试大范围的合金成分。此成分可以下列特征式表示：TeaGebSb100-(a+b)，其中a与b是代表在所有构成元素中的原子百分比。一位研究员描述了最有用的合金是，在沉积材料中所包含的平均碲浓度远低于70％，典型地低于60％，并在一般型态合金中的碲含量范围从最低23％至最高58％，且最佳是介于48％至58％的碲含量。锗的浓度约高于5％，且其在材料中的平均范围是从最低8％至最高30％，一般是低于50％。最佳地，锗的浓度范围是介于8％至40％。在此成分中所剩下的主要成分则为锑。上述百分比是原子百分比，其为所有组成元素加总为100％。(Ovshinky‘112专利，栏10～11)由另一研究者所评估的特殊合金包括Ge2Sb2Te5、GeSb2Te4、以及GeSb4Te7。(Noboru Yamada，”Potential ofGe-Sb-Te Phase-change Optical Disks for High-Data-Rate Recording”，SPIEv.3109，pp.28-37(1997))更一般地，过渡金属如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)、以及上述的混合物或合金，可与锗/锑/碲结合以形成一相变化合金其包括有可编程化的电阻性质。可使用的存储材料的特殊范例，如Ovshinsky‘112专利中栏11-13所述，其范例在此被列入参考。
在某些实施例中，可在硫属化物及其它相变化材料中掺杂物质以改善使用掺杂硫属化物作为存储元件的导电性、转换温度、熔化温度及其它等性质。代表性的掺杂物质为：氮、硅、氧、二氧化硅、氮化硅、铜、银、金、铝、氧化铝、钽、氧化钽、氮化钽、钛、与氧化钛。可参见美国专利第6,800,504号与美国专利申请US 2005/0029502号。
相变化合金可于一第一结构态与第二结构态之间切换，其中第一结构态是指此材料大体上为非晶固相，而第二结构态是指此材料大体上为结晶固相。这些合金系至少为双稳定的(bistable)。此词汇「非晶」是用以指称一相对较无次序的结构，其较之一单晶更无次序性，而带有可检测的特征如比结晶态更高的电阻值。此词汇「结晶」是用以指称一相对较有次序的结构，其较之非晶态更有次序，因此包括有可检测的特征例如比非晶态更低的电阻值。典型地，相变化材料可电切换至完全结晶态与完全非晶态之间所有可检测的不同状态。其它受到非晶态与结晶态的改变而影响的材料特性中包括，原子次序、自由电子密度、以及活化能。此材料可切换成为不同的固态、或可切换成为由两种以上固态所形成的混合物，提供从非晶态至结晶态之间的灰阶部分。此材料中的电性质亦可能随之改变。
相变化合金可利用电脉冲由一相态改变至另一相态。就过去的观察，得知时间较短、振幅较大的脉冲，较倾向将相变化材料转为通常的非晶态；而时间长、振幅较低的脉冲，则易将相变化材料转为通常的结晶态。时间短且振幅高的脉冲，能量较高，足以破坏结晶态的键能，同时缩短时间可防止原子重新排列为结晶态。无须大量实验，即可获得适当的脉冲参数，以应用于特定的相变化材料与装置结构。于此揭露者，相变化材料是指GST，但亦可采用其它种类的相变化材料。适用于PCRAM中的材料是Ge2Sb2Te5。
一个使用化学气相沉积来形成硫属化物的例示方法揭露于美国专利公开号第2006/0172067号，其发明名称为”Chemical Vapor Deposition ofChalcogenide Materials”，其中的内容乃并入本文作为参考。
有时需要在真空中或氮气环境中进行一沉积后退火处理，以改良硫属化物材料的结晶态。此退火处理的温度典型地是介于100℃至400℃，而退火时间则少于30分钟。
虽然本发明已参照实施例来加以描述，然本发明创作并未受限于其详细描述内容。替换方式及修改样式已于现有描述中所建议，且其它替换方式及修改样式将为本领域技术人员所思及。特别是，所有具有实质上相同于本发明的构件结合而达成与本发明实质上相同结果者，皆不脱离本发明的精神范畴。因此，所有此等替换方式及修改样式系意欲落在本发明于随附权利要求范围及其均等物所界定的范畴之中。
虽然本发明是参照较佳实施例及范例来加以描述，应了解这些范例是用于说明而非限缩之用。对于依据本发明的精神及随附权利要求范围内的修改及组合，将为本领域技术人员显而易知。

Claims (8)

1.一种于一存储单元装置工艺中降低使用于一存储单元元件的相变化材料重新结晶时间的方法，其特征在于，该方法包含：
a、选取GST作为一相变化材料；
b、选取一缓冲层材料；
c、选取一包覆层材料；
d、沉积该缓冲层材料于一衬底上至一缓冲层材料厚度；
e、沉积该相变化材料于该缓冲层材料之上至一相变化材料厚度；
f、沉积该包覆层材料于该相变化材料之上至一包覆层材料厚度以形成一存储单元元件；
g、决定该存储单元元件中该相变化材料的该重新结晶时间；以及
h、假如该决定的重新结晶时间不小于一段时间X，改变所选取的材料或厚度至少一者后重复步骤a至h，其中该改变所选取的材料或厚度至少一者包含沉积一层较步骤e所述相变化材料薄的相变化材料于该缓冲层材料之上。
2.根据权利要求1所述的方法，其特征在于，该选取缓冲层材料的步骤包含选取氧化铝作为该缓冲层材料。
3.根据权利要求1所述的方法，其特征在于，更包含选取一个与该缓冲层材料不同的材料作为包覆层材料。
4.根据权利要求1所述的方法，其特征在于，该沉积该缓冲层材料的步骤包含沉积该缓冲层材料至一10到30纳米的缓冲层材料厚度。
5.根据权利要求1所述的方法，其特征在于，该沉积该相变化材料的步骤包含沉积该相变化材料至一小于10纳米的相变化材料厚度。
6.根据权利要求1所述的方法，其特征在于，该沉积该包覆层材料的步骤包含沉积该包覆层材料至一5到10纳米的包覆层材料厚度。
7.根据权利要求1所述的方法，其特征在于，该步骤h进行10到40纳秒的时间X。
8.一种于一存储单元装置工艺中降低使用于一存储单元元件的相变化材料重新结晶时间的方法，其特征在于，该方法包含：
a′、选取一包覆层材料；
b′、沉积一缓冲层材料于一衬底上至一10到30纳米的厚度；
c′、沉积该相变化材料于该缓冲层材料之上至一小于10纳米的相变化材料厚度；
d′、沉积该包覆层材料于该相变化材料之上至一5到10纳米的厚度以形成一存储单元元件；
e′、决定该存储单元元件中该相变化材料的该重新结晶时间；以及
f′、假如该决定的重新结晶时间不小于20纳秒，则改变所选取包覆层材料或材料厚度至少一者后重复步骤a′至f′。
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