CN102024684B - 半导体器件以及形成集成无源器件的方法 - Google Patents

半导体器件以及形成集成无源器件的方法 Download PDF

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Abstract

本发明提供半导体器件以及形成集成无源器件的方法。IPD半导体器件具有形成在半导体小片上并且电连接到该半导体小片的电容器。密封剂被沉积在所述电容器上以及所述半导体小片周围。通过形成第一导电层、在所述第一导电层上形成第一绝缘层以及在所述第一绝缘层上形成第二导电层而在所述密封剂的第一表面上形成第一互连结构。所述第二导电层具有远离所述半导体小片的占用面积至少50微米在所述密封剂上被形成并且被缠绕以用作电感器的部分。所述第二导电层的所述部分通过所述第一导电层电连接到所述电容器。第二互连结构在所述密封剂层的第二表面上被形成。在所述密封剂内在所述第一和第二互连结构之间形成导体柱。

Description

半导体器件以及形成集成无源器件的方法
技术领域
本发明一般涉及半导体器件，并且更具体地涉及半导体器件以及形成集成无源器件的方法。
背景技术
半导体器件在现代电子产品中是常见的。半导体器件在电部件的数量和密集程度方面不同。分立的半导体器件通常包含一种类型的电部件，例如发光二极管(LED)、小信号晶体管、电阻器、电容器、电感器以及功率金属氧化物半导体场效应晶体管(MOSFET)。集成半导体器件典型地包含数百到数百万个电部件。集成半导体器件的例子包括微控制器、微处理器、电荷耦合器件、太阳能电池以及数字微镜器件(DMD)。
半导体器件执行广泛的功能，诸如高速计算、传送和接收电磁信号、控制电子器件、将太阳光转换为电力以及为电视显示产生视觉投影。在娱乐、通信、功率转换、网络、计算机以及消费品领域中都能找到半导体器件。在军事应用、航空、汽车、工业控制器以及办公室设备中也找得到半导体器件。
半导体器件利用半导体材料的电特性。半导体材料的原子结构允许它的导电性由电场或者基极电流(basecurrent)的施加或者通过掺杂的工艺来操纵。掺杂将杂质引入到半导体材料以操纵和控制半导体器件的导电。
半导体器件包含有源和无源的电结构。有源结构包括双极和场效应晶体管，其控制电流的流动。通过改变掺杂的程度以及电场或者基极电流的施加，晶体管促进或者限制电流的流动。无源结构包括电阻器、电容器和电感器，其产生执行各种电功能所必要的电压和电流之间关联。无源和有源结构被电连接来形成电路，所述电路允许半导体器件执行高速计算以及其它有用的功能。
半导体器件通常使用两种复杂的制造工艺来制造，即前端制造和后端制造，每种工艺都潜在地涉及数百个步骤。前端制造涉及多个小片(die)在半导体晶圆(wafer)的表面上的形成。每个小片典型地是相同的并且包含通过将有源和无源部件电连接所形成的电路。后端制造涉及从完成的晶圆中分割出(singulate)单独的小片并且对该小片进行封装以提供结构支持和环境隔离。
半导体制造的一个目标是生产更小的半导体器件。更小的器件通常消耗更少的功率、具有更高的性能并且可以更高效地被生产。另外，更小的半导体器件具有更小的占用面积(footprint)，这对于更小的终端产品是理想的。更小的小片尺寸可以通过前端工艺的改进来实现，产生具有更小、更高密度的有源和无源部件的小片。后端工艺可以通过电互连和封装材料方面的改进来产生具有更小的占用面积的半导体器件封装。
半导体制造的另一个目标是产生更高性能的半导体器件。器件性能方面的提高可以通过形成能够以更高速度操作的有源部件来实现。在诸如射频(RF)无线通信的高频应用中，集成无源器件(IPD)常常被包含在半导体器件内。IPD的例子包括电阻器、电容器和电感器。典型的RF系统需要在一个或者多个半导体封装中有多个IPD来执行必要的电功能。
图1示出常规的IPD半导体器件。半导体小片10包含模拟或者数字电路，该模拟或者数字电路被实现为形成在诸如硅的基底材料上并且根据该小片的电设计和功能电互连的有源器件、无源器件、导电层以及介电层。电阻层12、导电层14、电阻层16以及绝缘层18和26形成在半导体小片10下面。邻近半导体小片10安装有分立的半导体器件22。使用成型工艺来沉积密封剂24并且接着在半导体小片10上形成导电层28a-28k。在导电层28a-28k被形成绝缘层30和泵32。导电层14、电阻层16、绝缘层18和导电层28d构成金属-绝缘体-金属(MIM)电容器。导电层28b-28f被沉积在半导体小片10底下并且被缠绕以表现电感特性。
当在半导体封装中形成诸如电感器的IPD时，电感器的桥典型地位于半导体小片下方。该IPD构造限制了可以被实现在封装内的电感器的尺寸。另外，为实现高Q值的电感器，半导体小片10需要高电阻率的硅基底材料。否则，来自电感器的涡电流损失可能干扰或者不利地影响该小片的操作。高电阻率的衬底给制造工艺增加了成本。
发明内容
对于不使用高电阻率的半导体衬底的半导体封装中的大值电感器有需要。因此，在一个实施例中，本发明是制造半导体器件的方法，该方法包括提供具有电阻率的半导体小片并且在所述半导体小片上形成第一电容器的步骤。所述第一电容器电连接到所述半导体小片。所述方法还包括将密封剂沉积在所述第一电容器上以及所述半导体小片周围的步骤。所述密封剂具有比所述半导体小片的电阻率高的电阻率。所述方法还包括通过形成电连接于所述第一电容的第一导电层、在所述第一导电层上形成第一绝缘层以及在所述第一绝缘层上形成第二导电层而在所述密封剂的第一表面上形成第一互连结构的步骤。所述第二导电层具有离所述半导体小片的占用面积预先确定的距离在所述密封剂上被形成并且被缠绕以用作电感器的部分。所述第二导电层的所述部分通过所述第一导电层电连接到所述第一电容器。
在另一个实施例中，本发明是制造半导体器件的方法，该方法包括提供半导体小片、在所述半导体小片上形成第一电容器、将密封剂沉积在所述第一电容器上以及所述半导体小片周围、在所述密封剂的第一表面上形成第一导电层、在所述第一导电层上形成第一绝缘层以及在所述第一绝缘层上形成第二导电层的步骤。所述第二导电层具有离所述半导体小片的占用面积预先确定的距离被形成并且被缠绕以用作电感器的部分。所述第二导电层的所述部分电连接到所述第一导电层。
在另一个实施例中，本发明是制作半导体器件的方法，该方法包括提供半导体小片、在所述半导体小片上形成电容器、将密封剂沉积在所述电容器上以及所述半导体小片周围以及在所述密封剂的第一表面上形成第一互连结构的步骤。所述第一互连结构包括离所述半导体小片的占用面积预先确定的距离被形成的电感器。
在另一个实施例中，本发明是半导体器件，该半导体器件包括半导体小片以及形成在所述半导体小片上的电容器。密封剂被沉积在所述电容器上以及所述半导体小片的周围。第一互连结构形成在所述密封剂的第一表面上。所述第一互连结构包括离所述半导体小片的占用面积预先确定的距离被形成的电感器。
附图说明
图1示意了常规的IPD半导体器件；
图2示意了PCB，具有不同类型的安装在其表面的封装；
图3a-3c示意了被安装在PCB上的有代表性的半导体封装的进一步的细节；
图4a-4g示意了形成IPD半导体器件的过程，其中该IPD半导体器件具有被嵌入在所述密封剂内的电容器并且远离所述半导体小片所形成的电感器；
图5a-5b示意了电容器被嵌入在所述密封剂内并且电感器远离所述半导体小片被形成的IPD半导体器件；
图6示意了形成在底部内建互连结构内的MIM电容器；以及
图7示意了具有顶部和底部内建互连结构以及互连的导电柱的IPD半导体器件。
具体实施方式
参考附图在下面的说明中用一个或者多个实施例描述了本发明，在附图中相似的数字表示相同或者相似的元件。虽然根据用于实现本发明的目的的最佳模式来描述本发明，本领域的技术人员将理解的是其旨在覆盖可以被包括在由被下面的公开内容和附图所支持的随附的权利要求及其等价所定义的本发明的精神和范围内的替换、修改以及等价。
通常使用两个复杂的制造工艺来制造半导体器件：前端制造和后端制造。前端制造涉及多个小片在半导体晶圆上的形成。晶圆上的每个小片包含有源和无源电部件，所述电部件被电连接以形成功能电路。诸如晶体管和二极管的有源电部件有控制电流的流动的能力。诸如电容器、电感器、电阻器和变压器(transformer)的无源电部件产生执行电路功能所必要的电压和电流之间的关联。
无源和有源部件通过包括掺杂、沉积、光刻、蚀刻和平面化的一系列工艺步骤被形成在半导体晶圆的表面之上。掺杂通过诸如离子注入或者热扩散等技术将杂质引入半导体材料中。该掺杂工艺改变有源器件中的半导体材料的导电性，将该半导体材料转换成绝缘体、导体或者响应电场或者基极电流动态地改变半导体材料的导电性。晶体管包含变化的掺杂类型和程度的区域，这是必要地被布置使得允许该晶体管根据电场或者基极电流的施加而促进或者限制电流的流动。
有源和无源部件通过具有不同电特性的材料的层来形成。这些层可以通过部分地由所沉积的材料的类型所确定的各种沉积技术来形成。举例来说，薄膜沉积可以涉及化学气相沉积(CVD)、物理气相沉积(PVD)、电解电镀以及化学镀工艺。每个层通常被图形化以形成有源部件部分、无源部件部分或者部件之间的电连接的部分。
这些层可以使用光刻来图形化，所述光刻涉及例如为光致抗蚀剂的光敏材料在将被图形化的层上的沉积。使用光将图案从光掩膜向光致抗蚀剂传递。使用溶剂将光致抗蚀剂图案的经受光的部分去除，暴露下面的层的将被图形化的部分。光致抗蚀剂的剩余部分被去除，留下图形化的层。可替换地，一些类型的材料通过使用诸如化学镀和电解电镀等技术将所述材料直接沉积到由先前的沉积/蚀刻工艺所形成的区域或者空隙处中而被图形化。
在现有的图案上沉积材料的薄膜会扩大下面的图案并且产生非均匀平整的表面。均匀平整的表面被需要以产生更小并且更密集组装的有源和无源部件。平面化可以被用于将材料从晶圆的表面去除并且产生均匀平整的表面。平面化涉及用抛光垫抛光晶圆的表面。研磨材料和腐蚀性化学品在抛光期间被加入到晶圆的表面。化学品的研磨和腐蚀性作用的结合的机械作用去除任何不规则的外形，产生均匀平整的表面。
后端制造指将完成的晶圆切割或者分割成单独的小片并且接着封装该小片以得到结构支持和环境隔离。为分割出该小片，该晶圆沿被称为划片街区或者划线(sawstreetsorscribes)的晶圆的非功能性区域被刻痕并且被切断(break)。使用激光切割工具或者锯条来分割晶圆。在分割之后，单独的小片被安装到封装衬底，该封装衬底包括用于与其它系统部件互连的管脚或者接触垫。形成在半导体小片上的接触垫接着被连接到封装内的接触垫。电连接用焊料凸块、钉头凸块(studbump)、导电胶或者引线键合(wirebond)来制作。密封剂或者其它成型材料被沉积在所述封装上以提供物理支持和电隔离。完成后的封装接着被插入到电系统中并且半导体器件的功能对于其它系统部件可用。
图2示意了具有芯片载体衬底或者印刷电路板(PCB)52的电子器件50，其中多个半导体封装被安装在其表面上。电子器件50可以具有一种类型的半导体封装或者多种类型的半导体封装，这取决于应用。不同类型的半导体封装在图2中为示意的目的被示出。
电子器件50可以是使用半导体器件来执行一个或者多个电功能的独立系统。可替换地，电子器件50可以是较大的系统的子部件。举例来说，电子器件50可以是图形卡、网络接口卡或者可以被插入计算机的其它信号处理卡。半导体封装可以包括微处理器、存储器、专用集成电路(ASIC)、逻辑电路、模拟电路、RF电路、分立器件或者其它半导体小片或者电部件。
在图2中，PCB52提供通用的衬底用于被安装在该PCB上的半导体封装的结构支持和电互连。使用蒸发、电解电镀、化学镀、丝网印刷或者其它合适的金属沉积工艺在PCB52的表面上或者在PCB52的层之内形成导电的信号轨迹54。信号轨迹54在半导体封装、被安装的部件以及其它外部的系统部件中的每一个之间提供电通信。轨迹54还向半导体封装中的每一个提供电源和地连接。
在一些实施例中，半导体器件具有两个封装级。第一级封装是用于机械地以及电性地将半导体小片附接于中间载体的技术。第二级封装涉及机械地以及电性地将该中间载体附接于PCB。在其它实施例中，半导体器件可以仅具有第一级封装，其中小片被机械地以及电性地直接安装在PCB上。
为了示意的目的，若干类型的第一级封装，包括引线键合封装56和倒装芯片58在PCB52上被示出。另外，若干类型的第二级封装，包括球栅阵列(BGA)60、凸块芯片载体(BCC)62、双列直插式封装(DIP)64、栅格阵列封装(LGA)66、多芯片模块(MCM)68、四侧无引脚扁平封装(QFN)70以及四方扁平封装72被示出为安装在PCB52上。取决于系统要求，被配置为第一和第二级封装样式的任何组合的半导体封装的任何组合、以及其它电子部件可以被连接到PCB52。在一些实施例中，电子器件50包括单个附接的半导体封装，而其它实施例要求多个互连的封装。通过在单个衬底上结合一个或者多个半导体封装，制造商可以将预制的部件并入电子器件和系统。由于半导体封装包括复杂的功能，可以使用更便宜的部件以及精简的制造工艺来制造电子器件。由此得到的器件出故障的可能性更小并且制造起来更便宜，从而为消费者产生更低的成本。
图3a-3c示出示范性的半导体封装。图3a示意被安装在PCB52上的DIP64的另外的细节。半导体小片74包括有源区域，该有源区域包含被实现为形成在该小片内并且根据该小片的电设计电互连的有源器件、无源器件、导电层以及介电层的模拟或者数字电路。举例来说，电路可以包括一个或者多个晶体管、二极管、电感器、电容器、电阻器以及在半导体小片74的有源区域内形成的其它电路元件。接触垫76是诸如铝(Al)、铜(Cu)、锡(Sn)、镍(Ni)、金(Au)或者银(Ag)的导电材料的一个或者多个层，并且被电连接到形成在半导体小片74内的电路元件。在DIP64的组装期间，使用金硅共晶层或者诸如热环氧树脂的粘合剂材料将半导体小片74安装在中间载体78上。封装主体包括绝缘封装材料，诸如聚合物或者陶瓷。导线80和引线键合82提供在半导体小片74和PCB52之间的电互连。密封剂84被沉积在所述封装上以通过防止水分和微粒进入所述封装并且污染小片74或者引线键合82来进行环境保护。
图3b示意了被安装在PCB52上的BCC62的另外的细节。使用底部填充(underfill)或者环氧树脂粘合剂材料92将半导体小片88安装在载体90上。引线键合94在接触垫96和98之间提供第一级封装互连。成型化合物或者密封剂100被沉积在半导体小片88和引线键合94上以便为所述器件提供物理支持和电隔离。使用诸如电解电镀或者化学镀等合适的金属沉积工艺在PCB52的表面上形成接触垫102以防止氧化。接触垫102电连接到PCB52中的一个或者多个导电的信号轨迹54。凸块104形成在BCC62的接触垫98和PCB52的接触垫102之间。
在图3c中，通过倒置芯片型的第一级封装将半导体小片58面朝下安装在中间载体106。半导体小片58的有源区域108包含被实现为根据该小片的电设计所形成的有源器件、无源器件、导电层以及介电层的模拟或者数字电路。举例来说，所述电路可以包括一个或者多个晶体管、二极管、电感器、电容器、电阻器以及有源区域108内的其它电路元件。半导体小片58通过凸块110电性地以及机械地被连接到载体106。
使用凸块112通过BGA型的第二级封装将BGA60电性地以及机械地连接到PCB52。半导体小片58通过凸块110、信号线114以及凸块112电连接到PCB52中导电的信号轨迹54。成型化合物或者密封剂116被沉积在半导体小片58和载体106上以便为所述器件提供物理支持和电隔离。倒置芯片半导体器件提供从半导体小片58上的有源器件到PCB52上的传导轨迹的短的电传导路径以减小信号传播距离、降低电容以及改进整体的电路性能。在另一个实施例中，可以使用倒置芯片样式型的第一级封装将半导体小片58电性地以及机械地直接连接到PCB52而不用中间载体106。
图4a-4g相对于图2和3a-3c示意了形成IPD半导体器件的过程，其中电容器被嵌入在密封剂内并且远离半导体小片的占用面积形成大值电感器。半导体小片或者晶圆118在取向面朝上的有源表面120上具有接触垫119。有源表面120包含被实现为形成在诸如硅的基底材料上并且根据该小片的电设计和功能电互连的有源器件、无源器件、导电层以及介电层的模拟或者数字电路。举例来说，所述电路可以包括一个或者多个晶体管、二极管以及形成在有源表面120内的其它电路元件以实现模拟电路或者数字电路，诸如数字信号处理器(DSP)、ASIC、存储器或者其它信号处理单元。半导体小片118的基底材料具有相对低的电阻率，例如小于100欧姆-厘米，以得到更低的制造成本。半导体小片118还可以包含诸如电感器、电容器和电阻器的IPD用于RF信号处理。典型的RF系统需要在一个或者多个半导体封装中有多个IPD以执行必要的电功能。可替换地，诸如SiO2的绝缘层122是被均厚沉积(blanketdeposit)在表面120上而没有有源电路系统。
半导体小片118可以是没有凸块的倒置芯片型小片或者其它半导体小片。在倒置芯片的小片的情况下，绝缘层122形成在半导体小片118的有源表面120上。绝缘层122可以是二氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、五氧化二钽(Ta2O5)、氧化铝(Al2O3)或者具有相似的绝缘和结构特性的其它材料的一个或者多个层。使用印刷、旋涂、喷涂、烧结或者热氧化来形成绝缘层122。通过蚀刻显影工艺去除绝缘层122的一部分以暴露接触垫119。导电层123形成在半导体小片118的接触垫119上。
在图4b中，使用电解电镀、化学镀、层压或者其它合适的金属沉积工艺将电传导层124图形化并且沉积在绝缘层122上。导电层124可以是Al、TaSi、Cu、Sn、Ni、Au、Ag或者其它合适的电传导材料的一个或者多个层。导电层124通过导电层123电连接到半导体小片118的接触垫119。
绝缘层126形成在导电层124上。绝缘层126可以是SiO2、Si3N4、SiON、Ta2O5、Al2O3、聚酰亚胺、苯并环丁烯(BCB)、聚苯并恶唑(PBO)或者其它合适的介电材料的一个或者多个层。可以使用印刷、烧结或者热氧化将绝缘层126图形化。可替换地，绝缘层126可以是被均厚沉积而没有在小片区域内部进行图形化。
使用焊膏印刷、压模成型、真空层压、旋涂或者其它合适的涂敷器将可选的密封剂或者聚合物介电层128沉积在绝缘层22、导电层124以及绝缘层126上。密封剂128可以是光敏聚合物抗蚀剂(photosensitivepolymerresist)或者聚合物复合材料，其中该光敏聚合物抗蚀剂诸如为聚酰亚胺、BCB、WPR、PBO以及基于环氧树脂的抗蚀剂，该聚合物复合材料诸如为具有填料的环氧树脂、具有填料的环氧丙烯酸酯或者具有合适的填料的聚合物。密封剂128具有大于1E12欧姆-厘米的电阻率、低损耗正切(tangent)、低介电常数、3-80ppm/℃的热膨胀系数(CTE)以及高热导率。密封剂128是非导电的并且在环境上保护半导体器件免受外部元件影响。
在图4c中，使用电解电镀、化学镀、层压或者其它合适的金属沉积工艺将可选的电传导层130a和130b图形化并且沉积在绝缘层126上。导电层130a和130b可以是Al、Cu、Sn、Ni、Au、Ag或者其它合适的电传导材料的一个或者多个层。
如图4d所示，额外的密封剂128形成在导电层130a和130b上。通过蚀刻显影工艺将密封剂128的一部分去除以暴露导电层130a和130b。
在图4a-4d中所描述的组合件通过可释放热或者光的胶带(tape)被附接于临时载体117。载体117包含临时的或者合金牺牲的(sacrificial)基底材料，诸如硅、聚合物、聚合物复合材料、金属、陶瓷、玻璃、环氧树指玻璃、氧化铍或者其它合适的低成本的、刚性材料或者大块半导体材料用于结构支持。
使用焊胶印刷、压模成型、传递成型、液体密封剂成型、真空层压、旋涂或者其它合适的涂敷器将密封剂或者成型化合物132沉积在载体117上以及半导体小片118和密封剂128周围。密封剂132可以是聚合物复合材料，诸如具有填料的环氧树脂、具有填料的环氧丙烯酸酯或者具有合适的填料的聚合物。密封剂132具有大于1E12欧姆-厘米的电阻率、低损耗正切、低介电常数、3-80ppm/℃的CTE以及高热导率。密封剂132是非导电的并且在环境上保护半导体器件免受外部器件以及污染影响。在沉积密封剂132之后将临时载体117去除。
在图4f中，在将具有嵌入的半导体小片118的成型衬底从载体117上剥离(debond)之后在密封剂128和密封剂132上形成绝缘或者钝化层136。绝缘层136可以是SiO2、Si3N4、SiON、Ta2O5、Al2O3、诸如PBO的光敏聚合物介电抗蚀剂(photosensitivepolymerdielectricresist)、WPR或者其它低温固化的基于环氧树脂的介电抗蚀剂的一个或者多个层。使用印刷、旋涂、喷涂或者烧结来形成绝缘层136。通过蚀刻显影工艺将绝缘层136的一部分去除以暴露导电层130a和130b。
使用电解电镀、化学镀、层压或者其它合适的金属沉积工艺将电传导层138a和138b图形化并且沉积在绝缘层136和导电层130a-130b上。导电层138a-138b可以是Al、Ti、TiW、Cu、Sn、Ni、Au、Ag或者其它合适的电传导材料的一个或者多个层。导电层138a电连接到导电层130a，并且导电层138b电连接到导电层130b。
绝缘或者钝化层140形成在绝缘层136和导电层138a-138b上。绝缘层140可以是SiO2、Si3N4、SiON、Ta2O5、Al2O3、诸如PBO的光敏聚合物介电抗蚀剂、WPR或者其它低温固化的基于环氧树脂的介电抗蚀剂的一个或者多个层。使用印刷、旋涂、喷涂或者烧结来形成绝缘层140。通过蚀刻显影工艺将绝缘层140的一部分去除以暴露导电层138a和138b。
在图4g中，使用电解电镀、化学镀、层压或者其它合适的金属沉积工艺将电传导层142a-142f图形化并且沉积在绝缘层140和导电层138a-138b上。导电层142的单独的部分可以是电共有的或者电隔离的，这取决于单独的半导体小片的导电性。导电层142a-142f可以是Al、Ti、TiW、TiN、Cu、Sn、Ni、Au、Ag或者其它合适的电传导材料的一个或者多个层。导电层142a电连接到导电层138a，并且导电层142b电连接到导电层138b。导电层138a、138b、142a和142b用作再分布层(RDL)以延伸互相连接。
绝缘或者钝化层144形成在绝缘层140和导电层142a-142f上。绝缘层144可以是SiO2、Si3N4、SiON、Ta2O5、Al2O3、诸如PBO的光敏聚合物介电抗蚀剂、WPR、液体焊料掩膜或者其它低温固化的基于环氧树脂的介电抗蚀剂的一个或者多个层。使用印刷、旋涂、喷涂、烧结或者热氧化来形成绝缘层144。通过蚀刻显影工艺将绝缘层144的一部分去除以暴露导电层142a、142b和142f。
在图5a中，在图4a-4g中所描述的半导体器件145被倒置(inverted)并且使用蒸发、电解电镀、化学镀、球状滴落(balldrop)或者丝网印刷工艺将电传导凸块材料沉积在导电层142a、142b和142f上。凸块材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其组合，连同可选的助熔剂溶液(fluxsolution)。举例来说，凸块材料可以是共晶Sn/Pb、高铅焊料或者无铅焊料。使用合适的附接或者焊接(bonding)工艺将凸块材料焊接于导电层142。在一个实施例中，通过将凸块材料加热到其熔点之上使该材料重熔(reflow)以形成球形的团或者凸块146。在一些应用中，凸块146第二次被重熔以改进到导电层142的电接触。凸块还可以被压缩焊接于导电层142。凸块146的高度至少为100微米(μm)。凸块146代表可以形成在导电层142上的一种类型的互连结构。该互连结构还可以使用焊接线、钉头凸块、微凸块或者其它电互连。导电层138和142、绝缘层136、140和144以及凸块146的组合构成底部内建互连结构148。
半导体器件145包含一个或者多个无源电路元件或者IPD用于RF信号处理。在一个实施例中，导电层124、绝缘层126以及可选的导电层130b是MIM电容器。该MIM电容器被嵌入在高电阻率的密封剂128中，其结合高电阻率的密封剂132而形成用于内建互连结构148的衬底。在另一个实施例中，沟道式电容器可以被嵌入在密封剂128中。嵌入的电容器124-130因此在密封之前以及在内建互连结构148的形成之前预形成在半导体小片118上。导电层130a、138a以及142a为额外的RF或者基带信号处理提供电互连。
导电层142的单独的部分从平面图角度(inplan-view)可以被缠绕或者盘绕以产生或者表现电感特性。举例来说，导电层142c-142e构成绕线电感器，如在图5b中从平面图角度所显示的那样。导电层142c-142e离半导体小片118的占用面积或者向下投影149预先确定的水平距离形成在密封剂132上。电感器142c-142e位于远离嵌入的MIM电容器124-130和半导体小片118的占用面积149至少50微米远，并且通过由导电层138b所形成的RDL桥电连接到嵌入的MIM电容器124-130和半导体小片118。通过使电感器142c-142e位于远离低电阻率的半导体小片118，并且被高电阻率的密封剂128和密封剂132分开，由电感器引起的涡电流损失不会干扰或者不利地影响小片的操作。另外，由于没有互连凸块146形成在电感器142c-142e下面，对于较大值的电感器，导电层142c-142e的厚度可以至少为100μm。
IPD半导体器件145提供高频应用所需要的电气特征，诸如谐振器、高通滤波器、低通滤波器、带通滤波器、对称型高Q值调谐变压器、匹配网络以及调谐电容器。IPD可以被用作前端无线RF部件，其可以被放置在天线和收发机之间。IPD电感器可以是高Q值平衡-不平衡变压器、变压器或者线圈，以高达100千兆赫兹操作。在一些应用中，多个平衡-不平衡变压器形成在同一衬底上，允许多波段操作。举例来说，两个或者更多个平衡-不平衡变压器被用在移动电话或者其它全球移动通信系统(GSM)的四波段中，每个平衡-不平衡变压器专用于四波段器件的操作的频段。典型的RF系统需要在一个或者多个半导体封装中有多个IPD以及其它高频电路以执行必要的电功能。
图6示出了在图4a-4g和5a-5b中所描述的半导体结构的可替换的实施例。在图6中，导电层142还包含部分142g。导电层142g、绝缘层140以及导电层138b的组合形成用于额外的RF信号处理的另一个MIM电容器。
IPD半导体器件的另一个实施例在图7中被示出。半导体小片或者晶圆150在取向面朝上的有源表面154上具有接触垫152。有源表面154包含被实现为形成在诸如硅的基底材料上并且根据该小片的电设计和功能电互连的有源器件、无源器件、导电层以及介电层的模拟或者数字电路。举例来说，所述电路可以包括一个或者多个晶体管、二极管以及形成在有源表面154内的其它电路元件以实现模拟电路或者数字电路，诸如DSP、ASIC、存储器或者其它信号处理单元。半导体小片150的基底材料具有相对低的电阻率，例如小于100欧姆-厘米，以得到更低的制造成本。半导体小片150还可以包含诸如电感器、电容器和电阻器的IPD用于RF信号处理。典型的RF系统需要在一个或者多个半导体封装中有多个IPD以执行必要的电功能。
半导体小片150可以是没有凸块的倒置芯片型小片或者其它半导体小片。在倒置芯片的小片的情况下，绝缘层156形成在半导体小片150的有源表面154上。绝缘层156可以是SiO2、Si3N4、SiON、Ta2O5、Al2O3或者具有相似的绝缘和结构特性的其它材料的一个或者多个层。使用印刷、旋涂、喷涂、烧结或者热氧化来形成绝缘层156。通过蚀刻显影工艺去除绝缘层156的一部分以暴露接触垫152。导电层157形成在半导体小片150的接触垫152上。
使用电解电镀、化学镀、层压或者其它合适的金属沉积工艺将电传导层158图形化并且沉积在绝缘层156上。导电层158可以是Al、TaSi、Cu、Sn、Ni、Au、Ag或者其它合适的电传导材料的一个或者多个层。导电层158通过导电层157电连接到半导体小片150的接触垫152。
绝缘层160形成在导电层158上。绝缘层160可以是SiO2、Si3N4、SiON、Ta2O5、Al2O3、聚酰亚胺、BCB、PBO或者其它合适的介电材料的一个或者多个层。使用印刷、烧结或者热氧化来形成绝缘层160。可替换地，绝缘层160可以是被均厚沉积而没有在小片区域内部进行图形化。
使用焊膏印刷、压模成型、真空层压、旋涂或者其它合适的涂敷器将可选的密封剂或者聚合物介电层162沉积在绝缘层156、绝缘层160以及导电层158上。密封剂162可以是光敏聚合物抗蚀剂或者聚合物复合材料，其中该光敏聚合物抗蚀剂诸如为聚酰亚胺、BCB、WPR、PBO以及基于环氧树脂的抗蚀剂，该聚合物复合材料诸如为具有填料的环氧树脂、具有填料的环氧丙烯酸酯或者具有合适的填料的聚合物。密封剂162具有大于1E12欧姆-厘米的高电阻率、低损耗正切、低介电常数、3-80ppm/℃的CTE以及高热导率。密封剂162是非导电的并且在环境上保护半导体器件免受外部元件影响。
使用电解电镀、化学镀、层压或者其它合适的金属沉积工艺将可选的电传导层164a和164b图形化并且沉积在绝缘层160上。导电层164a和164b可以是Al、Cu、Sn、Ni、Au、Ag或者其它合适的电传导材料的一个或者多个层。
额外的密封剂162在导电层164a和164b上被形成。通过蚀刻显影工艺将密封剂162的一部分去除以暴露导电层164a和164b。
临时载体通过可释放热或者光的胶带被附接在密封剂162上。使用焊胶印刷、压模成型、传递成型、液体密封剂成型、真空层压、旋涂或者其它合适的涂敷器将密封剂或者成型化合物170沉积在临时载体和半导体小片150以及密封剂162上。密封剂170可以是聚合物复合材料，诸如具有填料的环氧树脂、具有填料的环氧丙烯酸酯或者具有合适的填料的聚合物。密封剂170具有大于1E12欧姆-厘米的高电阻率、低损耗正切、低介电常数、3-80ppm/℃的CTE以及高热导率。密封剂170是非导电的并且在环境上保护半导体器件免受外部器件以及污染影响。在沉积密封剂170之后将临时载体去除。
多个通孔在密封剂170中被形成并且被填充有导电材料来形成导电柱166a、166b和166c。导电柱166c被绝缘层168包围。在将具有嵌入的半导体小片150的成型衬底从临时载体上剥离之后在密封剂162和密封剂170的第一侧上形成绝缘或者钝化层172。绝缘层172可以是SiO2、Si3N4、SiON、Ta2O5、Al2O3、诸如PBO的光敏聚合物介电抗蚀剂、WPR、液体焊料掩膜或者其它低温固化的基于环氧树脂的介电抗蚀剂的一个或者多个层。使用印刷、旋涂、喷涂或者烧结来形成绝缘层172。通过蚀刻显影工艺将绝缘层172的一部分去除以暴露导电层164a和164b。
使用电解电镀、化学镀、层压或者其它合适的金属沉积工艺将电传导层174a和174b图形化并且沉积在绝缘层172和导电层164a-164b上。导电层174a-174b可以是Al、Ti、TiW、Cu、Sn、Ni、Au、Ag或者其它合适的电传导材料的一个或者多个层。导电层174a电连接到导电层164a，并且导电层174b电连接到导电层164b。
绝缘或者钝化层176在绝缘层172和导电层174a-174b上被形成。绝缘层176可以是SiO2、Si3N4、SiON、Ta2O5、Al2O3、诸如PBO的光敏聚合物介电抗蚀剂、WPR、液体焊料掩膜或者其它低温固化的基于环氧树脂的介电抗蚀剂的一个或者多个层。使用印刷、旋涂、喷涂或者烧结来形成绝缘层176。通过蚀刻显影工艺将绝缘层176的一部分去除以暴露导电层174a和174b。
使用电解电镀、化学镀、层压或者其它合适的金属沉积工艺将电传导层180a-180g图形化并且沉积在绝缘层176和导电层174a-174b上。导电层180的单独的部分可以是电共有的或者电隔离的，这取决于单独的半导体小片的导电性。导电层180a-180g可以是Al、Ti、TiW、TiN、Cu、Sn、Ni、Au、Ag或者其它合适的电传导材料的一个或者多个层。导电层180a电连接到导电层174a，并且导电层180b电连接到导电层174b。导电层174a、174b、180a和180b用作RDL以延伸互相连接。
绝缘或者钝化层182在绝缘层176和导电层180a-180g上被形成。绝缘层182可以是SiO2、Si3N4、SiON、Ta2O5、Al2O3、诸如PBO的光敏聚合物介电抗蚀剂、WPR、液体焊料掩膜或者其它低温固化的基于环氧树脂的介电抗蚀剂的一个或者多个层。使用印刷、旋涂、喷涂、烧结或者热氧化来形成绝缘层182。通过蚀刻显影工艺将绝缘层182的一部分去除以暴露导电层180a、180b和180f。
使用蒸发、电解电镀、化学镀、球状滴落或者丝网印刷工艺将电传导的凸块材料沉积在导电层180a、180b和180f上。凸块材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其组合，连同可选的助熔剂溶液。举例来说，凸块材料可以是共晶Sn/Pb、高铅焊料或者无铅焊料。使用合适的附接或者焊接工艺将凸块材料焊接于导电层180。在一个实施例中，通过将凸块材料加热到其熔点之上使该材料重熔以形成球形的团或者凸块184。在一些应用中，凸块184第二次被重熔以改进到导电层180的电接触。凸块还可以被压缩焊接于导电层180。凸块184的高度至少为100μm。凸块184代表可以形成在导电层180上的一种类型的互连结构。互连结构还可以使用焊接线、钉头凸块、微凸块或者其它电互连。导电层174和180、绝缘层172、176和182以及凸块184的组合构成底部内建互连结构186。
在相对内建互连结构186的密封剂170的第二侧上形成绝缘或者钝化层190。绝缘层190可以是SiO2、Si3N4、SiON、Ta2O5、Al2O3、诸如PBO的光敏聚合物介电抗蚀剂、WPR、液体焊料掩膜或者其它低温固化的基于环氧树脂的介电抗蚀剂的一个或者多个层。使用印刷、旋涂、喷涂、烧结或者热氧化来形成绝缘层190。通过蚀刻显影工艺将绝缘层190的一部分去除以暴露导电柱166a-166c。
使用电解电镀、化学镀、层压或者其它合适的金属沉积工艺将电传导层192a-192c图形化并且沉积在绝缘层190和导电柱166a-166c上。导电层192a-192c可以是Al、Cu、Sn、Ni、Au、Ag或者其它合适的电传导材料的一个或者多个层。导电层192a-192c分别通过导电柱166a-166c电连接，导电柱166a-166c又电连接到导电层174a-174b。
绝缘或者钝化层194在绝缘层190和导电层192上被形成。绝缘层194可以是SiO2、Si3N4、SiON、Ta2O5、Al2O3、诸如PBO的光敏聚合物介电抗蚀剂、WPR、液体焊料掩膜或者其它低温固化的基于环氧树脂的介电抗蚀剂的一个或者多个层。使用印刷、旋涂、喷涂或者烧结来形成绝缘层194。通过蚀刻显影工艺将绝缘层194的一部分去除以暴露导电层192。
使用电解电镀、化学镀、层压或者其它合适的金属沉积工艺将电传导层196a-196f图形化并且沉积在绝缘层194和导电层192a-192c上。导电层196的单独的部分可以是电共有的或者电隔离的，这取决于单独的半导体小片的导电性。导电层196a-196f可以是Al、Cu、Sn、Ni、Au、Ag或者其它合适的电传导材料的一个或者多个层。导电层196a电连接到导电层192a，导电层196c电连接到导电层192b，并且导电层196f电连接到导电层192c。导电层192b和192c用作RDL以延伸互相连接。
绝缘或者钝化层198在绝缘层194和导电层196上被形成。绝缘层198可以是SiO2、Si3N4、SiON、Ta2O5、Al2O3、诸如PBO的光敏聚合物介电抗蚀剂、WPR、液体焊料掩膜或者其它低温固化的基于环氧树脂的介电抗蚀剂的一个或者多个层。使用印刷、旋涂、喷涂、烧结或者热氧化来形成绝缘层198。通过蚀刻显影工艺将绝缘层198的一部分去除以暴露导电层196。导电层192和196、绝缘层190和198的组合构成顶部内建互连结构200。
半导体器件202包含一个或者多个无源电路元件或者IPD用于RF信号处理。在一个实施例中，导电层158、绝缘层160以及导电层164b是MIM电容器。该MIM电容器被嵌入在高电阻率的密封剂162中，其结合高电阻率的密封剂170而形成用于内建互连结构186的衬底。在另一个实施例中，沟道式电容器可以被嵌入在密封剂162中。嵌入的电容器158-164因此在密封之前以及在内建互连结构186的形成之前预形成在半导体小片150上。导电层180g、绝缘层176和导电层174b的组合以及导电层196e、绝缘层194和导电层192b的组合每个都形成另一个MIM电容器用于额外的RF信号处理。导电层164a、174a以及180a为额外的RF或者基带信号处理提供电互连。
导电层180的单独的部分从平面图角度可以被缠绕或者盘绕以产生或者表现电感器的理想特性。举例来说，导电层180c-180e构成绕线电感器，与图5b相似。同样地，导电层196b-196d构成另一个绕线电感器。导电层180c-180e离半导体小片150的占用面积或者向下投影204预先确定的水平距离形成在密封剂170上。电感器180c-180e位于离半导体小片150和嵌入的MIM电容器158-164的占用面积至少50微米，并且通过由导电层174b所形成的RDL桥电连接至到嵌入的MIM电容器158-164和半导体小片150的传导。通过使电感器180c-180e远离低电阻率的半导体小片150，并且被高电阻率的密封剂162和密封剂170分开，由电感器引起的涡电流损失不会干扰或者不利地影响小片的操作。另外，由于没有互连凸块184在电感器180c-180e下面被形成，对于较大值的电感器，导电层180c-180e的厚度可以至少为100μm。
IPD半导体器件202提供高频应用所需要的电气特征，诸如谐振器、高通滤波器、低通滤波器、带通滤波器、对称型高Q值调谐变压器、匹配网络以及调谐电容器。IPD可以被用作前端无线RF部件，其可以被放置在天线和收发机之间。IPD电感器可以是高Q值平衡-不平衡变压器、变压器或者线圈，以高达100千兆赫兹操作。在一些应用中，多个平衡-不平衡变压器在同一衬底上被形成，允许多波段操作。举例来说，两个或者更多个平衡-不平衡变压器被用在移动电话或者其它GSM通信的四波段中，每个平衡-不平衡变压器专用于四波段器件的操作的频段。典型的RF系统需要在一个或者多个半导体封装中有多个IPD以及其它高频电路以执行必要的电功能。
虽然已详细地示意了本发明的一个或者多个实施例，本领域的技术人员将理解对这些实施例的修改和适应性变化可以被进行而不背离在下面的权利要求中所阐明的本发明的范围。

Claims (15)

1.一种制造半导体器件的方法，其包括：
提供半导体小片；
在所述半导体小片上形成第一电容器；
在形成第一电容器之后，将第一密封剂沉积在所述第一电容器上；
将第二密封剂沉积在所述半导体小片周围；以及
在沉积第二密封剂之后，在所述第一密封剂以及所述第二密封剂上形成第一互连结构，所述第一互连结构包括第一导电层，所述第一导电层被缠绕以表现电感特性并且被布置在所述半导体小片的占用面积之外的所述第二密封剂的第一表面上。
2.如权利要求1所述的方法，其中远离所述半导体小片的所述占用面积至少50微米布置所述第一导电层。
3.如权利要求1所述的方法，还包括在所述第一互连结构内形成第二电容器。
4.如权利要求1所述的方法，还包括在相对所述第二密封剂的所述第一表面的所述第二密封剂的第二表面上形成第二互连结构。
5.如权利要求4所述的方法，还包括在所述第二互连结构内形成集成无源器件。
6.一种制造半导体器件的方法，其包括：
提供半导体小片；
将密封剂沉积在所述半导体小片周围；以及
在所述密封剂上形成第一互连结构，所述第一互连结构包括在所述密封剂的第一表面上形成并且在所述半导体小片的占用面积之外布置的第一集成无源器件。
7.如权利要求6所述的方法，其中远离所述半导体小片的所述占用面积至少50微米布置所述第一集成无源器件。
8.如权利要求6所述的方法，还包括在所述半导体小片上形成电容器。
9.如权利要求6所述的方法，还包括：
在相对所述密封剂的所述第一表面的所述密封剂的第二表面上形成第二互连结构；以及
穿过所述密封剂在所述第一和第二互连结构之间形成导电柱。
10.如权利要求6所述的方法，还包括在相对所述密封剂的所述第一表面的所述密封剂的第二表面上形成第二互连结构；以及
在第二互连结构内形成第二集成无源器件。
11.一种半导体器件，包括：
半导体小片；
在所述半导体小片上形成的第一电容器；
沉积在所述第一电容器上的第一密封剂；
沉积在所述半导体小片周围的第二密封剂；以及
形成在所述第一密封剂和第二密封剂上的第一互连结构，所述第一互连结构包括形成在所述第二密封剂的第一表面上并且在所述半导体小片的占用面积之外布置的集成无源器件。
12.如权利要求11所述的半导体器件，其中所述集成无源器件包括电感器。
13.如权利要求11所述的半导体器件，其中远离所述半导体小片的所述占用面积至少50微米布置所述集成无源器件。
14.如权利要求11所述的半导体器件，还包括形成在所述第一互连结构内的第二电容器。
15.如权利要求11所述的半导体器件，还包括：
在相对所述第一密封剂的所述第一表面的所述第二密封剂的第二表面上形成的第二互连结构；以及
穿过所述第二密封剂在所述第一和第二互连结构之间形成的导电柱。
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Families Citing this family (101)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5688289B2 (ja) 2008-05-09 2015-03-25 インヴェンサス・コーポレイション チップサイズ両面接続パッケージの製造方法
US8164158B2 (en) * 2009-09-11 2012-04-24 Stats Chippac, Ltd. Semiconductor device and method of forming integrated passive device
CN201629397U (zh) * 2009-11-30 2010-11-10 鸿富锦精密工业（深圳）有限公司 集成电路组合
US8241952B2 (en) 2010-02-25 2012-08-14 Stats Chippac, Ltd. Semiconductor device and method of forming IPD in fan-out level chip scale package
JP5460388B2 (ja) * 2010-03-10 2014-04-02 新光電気工業株式会社 半導体装置及びその製造方法
JP5826532B2 (ja) * 2010-07-15 2015-12-02 新光電気工業株式会社 半導体装置及びその製造方法
DE102010039156A1 (de) * 2010-08-10 2012-02-16 Robert Bosch Gmbh Verfahren zum Herstellen einer elektrischen Schaltung und elektrische Schaltung
US8624353B2 (en) 2010-12-22 2014-01-07 Stats Chippac, Ltd. Semiconductor device and method of forming integrated passive device over semiconductor die with conductive bridge and fan-out redistribution layer
US8709933B2 (en) 2011-04-21 2014-04-29 Tessera, Inc. Interposer having molded low CTE dielectric
US8710658B2 (en) 2011-11-18 2014-04-29 Cambridge Silicon Radio Limited Under bump passive components in wafer level packaging
US9484319B2 (en) * 2011-12-23 2016-11-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming extended semiconductor device with fan-out interconnect structure to reduce complexity of substrate
US8957518B2 (en) 2012-01-04 2015-02-17 Mediatek Inc. Molded interposer package and method for fabricating the same
CN102711386A (zh) * 2012-05-11 2012-10-03 倪新军 一种高频电路板的制作方法
US9960106B2 (en) * 2012-05-18 2018-05-01 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
DE102012212968A1 (de) * 2012-07-24 2014-01-30 Osram Opto Semiconductors Gmbh Optoelektronisches halbleiterbauteil mit elektrisch isolierendem element
US8669655B2 (en) * 2012-08-02 2014-03-11 Infineon Technologies Ag Chip package and a method for manufacturing a chip package
US9443797B2 (en) * 2012-09-14 2016-09-13 STATS ChipPAC Pte. Ltd. Semiconductor device having wire studs as vertical interconnect in FO-WLP
EP2738827B1 (en) * 2012-11-29 2022-04-06 IMEC vzw MIMCAP structure in a semiconductor device package
KR101978975B1 (ko) * 2012-12-21 2019-05-16 에스케이하이닉스 주식회사 임베디드 캐패시터를 갖는 반도체 장치
US9812350B2 (en) 2013-03-06 2017-11-07 Qorvo Us, Inc. Method of manufacture for a silicon-on-plastic semiconductor device with interfacial adhesion layer
US9583414B2 (en) 2013-10-31 2017-02-28 Qorvo Us, Inc. Silicon-on-plastic semiconductor device and method of making the same
US9685350B2 (en) * 2013-03-08 2017-06-20 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming embedded conductive layer for power/ground planes in Fo-eWLB
US8884427B2 (en) 2013-03-14 2014-11-11 Invensas Corporation Low CTE interposer without TSV structure
US9911715B2 (en) * 2013-12-20 2018-03-06 Cyntec Co., Ltd. Three-dimensional package structure and the method to fabricate thereof
US9209131B2 (en) * 2014-01-21 2015-12-08 Qualcomm Incorporated Toroid inductor in redistribution layers (RDL) of an integrated device
US9577025B2 (en) * 2014-01-31 2017-02-21 Qualcomm Incorporated Metal-insulator-metal (MIM) capacitor in redistribution layer (RDL) of an integrated device
US9196586B2 (en) * 2014-02-13 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package including an embedded surface mount device and method of forming the same
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US10085352B2 (en) 2014-10-01 2018-09-25 Qorvo Us, Inc. Method for manufacturing an integrated circuit package
US10121718B2 (en) 2014-11-03 2018-11-06 Qorvo Us, Inc. Printed circuit module having a semiconductor device with a protective layer in place of a low-resistivity handle layer
US9793106B2 (en) * 2014-11-06 2017-10-17 Texas Instruments Incorporated Reliability improvement of polymer-based capacitors by moisture barrier
US9425143B2 (en) * 2014-11-17 2016-08-23 Qualcomm Incorporated Integrated device package comprising an electromagnetic (EM) passive device in an encapsulation layer, and an EM shield
CN107658288B (zh) * 2014-11-21 2020-02-07 威锋电子股份有限公司 集成电路装置
US9583433B2 (en) * 2015-02-25 2017-02-28 Qualcomm Incorporated Integrated device package comprising conductive sheet configured as an inductor in an encapsulation layer
US9704836B2 (en) 2015-03-16 2017-07-11 Mediatek Inc. Semiconductor package assembly
US9613831B2 (en) 2015-03-25 2017-04-04 Qorvo Us, Inc. Encapsulated dies with enhanced thermal performance
US9960145B2 (en) 2015-03-25 2018-05-01 Qorvo Us, Inc. Flip chip module with enhanced properties
US20160343604A1 (en) 2015-05-22 2016-11-24 Rf Micro Devices, Inc. Substrate structure with embedded layer for post-processing silicon handle elimination
US9741620B2 (en) 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages
US9728498B2 (en) * 2015-06-30 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure
US9711459B2 (en) * 2015-07-20 2017-07-18 Qorvo Us, Inc. Multi-layer substrate with an embedded die
US10276495B2 (en) 2015-09-11 2019-04-30 Qorvo Us, Inc. Backside semiconductor die trimming
WO2017111975A1 (en) * 2015-12-22 2017-06-29 Intel Corporation Microelectronic devices with high frequency communication modules having compound semiconductor devices integrated on a package fabric
WO2017111865A1 (en) * 2015-12-22 2017-06-29 Intel Corporation Microelectronic devices designed with high frequency communication devices including compound semiconductor devices integrated on an inter die fabric on package
US9589969B1 (en) * 2016-01-15 2017-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method of the same
US10020405B2 (en) 2016-01-19 2018-07-10 Qorvo Us, Inc. Microelectronics package with integrated sensors
CN109075151B (zh) 2016-04-26 2023-06-27 亚德诺半导体国际无限责任公司 用于组件封装电路的机械配合、和电及热传导的引线框架
US10062583B2 (en) 2016-05-09 2018-08-28 Qorvo Us, Inc. Microelectronics package with inductive element and magnetically enhanced mold compound component
US10773952B2 (en) 2016-05-20 2020-09-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10784149B2 (en) 2016-05-20 2020-09-22 Qorvo Us, Inc. Air-cavity module with enhanced device isolation
US10468329B2 (en) 2016-07-18 2019-11-05 Qorvo Us, Inc. Thermally enhanced semiconductor package having field effect transistors with back-gate feature
US10103080B2 (en) 2016-06-10 2018-10-16 Qorvo Us, Inc. Thermally enhanced semiconductor package with thermal additive and process for making the same
US10044390B2 (en) * 2016-07-21 2018-08-07 Qualcomm Incorporated Glass substrate including passive-on-glass device and semiconductor die
SG11201901194SA (en) 2016-08-12 2019-03-28 Qorvo Us Inc Wafer-level package with enhanced performance
JP7035014B2 (ja) 2016-08-12 2022-03-14 コーボ ユーエス，インコーポレイティド 性能が強化されたウェハレベルパッケージ
US10486965B2 (en) * 2016-08-12 2019-11-26 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10109502B2 (en) 2016-09-12 2018-10-23 Qorvo Us, Inc. Semiconductor package with reduced parasitic coupling effects and process for making the same
KR101973431B1 (ko) * 2016-09-29 2019-04-29 삼성전기주식회사 팬-아웃 반도체 패키지
KR102016491B1 (ko) * 2016-10-10 2019-09-02 삼성전기주식회사 팬-아웃 반도체 패키지
US10872852B2 (en) * 2016-10-12 2020-12-22 Micron Technology, Inc. Wafer level package utilizing molded interposer
US10090339B2 (en) 2016-10-21 2018-10-02 Qorvo Us, Inc. Radio frequency (RF) switch
US10749518B2 (en) 2016-11-18 2020-08-18 Qorvo Us, Inc. Stacked field-effect transistor switch
US9984984B1 (en) * 2016-11-29 2018-05-29 Kyocera Corporation Semiconductor element mounting board
US10068831B2 (en) 2016-12-09 2018-09-04 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
TWI708361B (zh) 2017-03-15 2020-10-21 聯華電子股份有限公司 半導體封裝結構及其形成方法
US10181447B2 (en) 2017-04-21 2019-01-15 Invensas Corporation 3D-interconnect
US10622318B2 (en) * 2017-04-26 2020-04-14 Advanced Semiconductor Engineering Korea, Inc. Semiconductor package device and method of manufacturing the same
US10468345B2 (en) * 2017-05-19 2019-11-05 Taiwan Semiconductor Manufacturing Company Ltd. 3D IC decoupling capacitor structure and method for manufacturing the same
US9997447B1 (en) * 2017-06-08 2018-06-12 Advanced Ssemiconductor Engineering, Inc. Semiconductor devices
US10490471B2 (en) 2017-07-06 2019-11-26 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
US10685934B2 (en) * 2017-07-10 2020-06-16 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
US10784233B2 (en) 2017-09-05 2020-09-22 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US10366972B2 (en) 2017-09-05 2019-07-30 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
KR102019354B1 (ko) * 2017-11-03 2019-09-09 삼성전자주식회사 안테나 모듈
TWI658547B (zh) 2018-02-01 2019-05-01 財團法人工業技術研究院 晶片封裝模組及包含其之電路板結構
US11315891B2 (en) * 2018-03-23 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming semiconductor packages having a die with an encapsulant
US10497635B2 (en) 2018-03-27 2019-12-03 Linear Technology Holding Llc Stacked circuit package with molded base having laser drilled openings for upper package
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
US10804246B2 (en) 2018-06-11 2020-10-13 Qorvo Us, Inc. Microelectronics package with vertically stacked dies
KR102081089B1 (ko) 2018-08-10 2020-02-25 삼성전자주식회사 반도체 패키지
TWI663633B (zh) * 2018-08-29 2019-06-21 欣興電子股份有限公司 基板結構及其製作方法
US20200075510A1 (en) * 2018-08-30 2020-03-05 Powertech Technology Inc. Semiconductor package and manufacturing method thereof
US11069590B2 (en) 2018-10-10 2021-07-20 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US10964554B2 (en) 2018-10-10 2021-03-30 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11410977B2 (en) 2018-11-13 2022-08-09 Analog Devices International Unlimited Company Electronic module for high power applications
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US11721677B2 (en) * 2018-12-27 2023-08-08 Intel Corporation Microelectronic assemblies having an integrated capacitor
US20200235066A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
WO2020153983A1 (en) 2019-01-23 2020-07-30 Qorvo Us, Inc. Rf semiconductor device and manufacturing method thereof
US11387157B2 (en) 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US20200235040A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
TWI778333B (zh) * 2019-01-30 2022-09-21 台達電子工業股份有限公司 封裝結構以及製造方法
US11094620B2 (en) * 2019-09-30 2021-08-17 Texas Instruments Incorporated Integrated capacitor with extended head bump bond pillar
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive
US20210202375A1 (en) * 2019-12-27 2021-07-01 Silicon Laboratories Inc. Top Hat Structure for Isolation Capacitors
US11349438B2 (en) 2019-12-30 2022-05-31 Nxp Usa, Inc. Power amplifier packages containing multi-path integrated passive devices
CN111600573B (zh) * 2020-05-31 2021-04-16 诺思(天津)微系统有限责任公司 滤波器、多工器、通信设备及滤波器制造方法
US11844178B2 (en) 2020-06-02 2023-12-12 Analog Devices International Unlimited Company Electronic component
TWI734545B (zh) * 2020-07-03 2021-07-21 財團法人工業技術研究院 半導體封裝結構
TWI787805B (zh) * 2021-05-04 2022-12-21 矽品精密工業股份有限公司 電子模組及其製法與電子封裝件

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1905361A (zh) * 2005-07-27 2007-01-31 精工爱普生株式会社 半导体装置及振荡器

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5250843A (en) * 1991-03-27 1993-10-05 Integrated System Assemblies Corp. Multichip integrated circuit modules
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US5841193A (en) * 1996-05-20 1998-11-24 Epic Technologies, Inc. Single chip modules, repairable multichip modules, and methods of fabrication thereof
US7227240B2 (en) * 2002-09-10 2007-06-05 Semiconductor Components Industries, L.L.C. Semiconductor device with wire bond inductor and method
WO2004025695A2 (en) * 2002-09-10 2004-03-25 Semiconductor Components Industries L.L.C. Semiconductor device with wire bond inductor and method
JP2004158595A (ja) * 2002-11-06 2004-06-03 Sanyo Electric Co Ltd 回路装置、回路モジュールおよび回路装置の製造方法
KR100517841B1 (ko) * 2003-02-22 2005-09-30 주식회사 엠에스솔루션 체적탄성파 공진기 밴드 패스 필터, 이를 포함하는듀플렉서 및 그 제조 방법
US20040195650A1 (en) * 2003-04-04 2004-10-07 Tsung-Ju Yang High-Q inductor device with a shielding pattern embedded in a substrate
TWI361479B (en) * 2003-08-28 2012-04-01 Gct Semiconductor Inc Integrated circuit package having inductance loop formed from a bridge interconnect
US7364945B2 (en) * 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
CN101283449B (zh) * 2005-07-01 2014-08-20 维税-希力康克斯公司 以单个贴装封装实现的完整功率管理系统
US8409970B2 (en) * 2005-10-29 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of making integrated passive devices
US7851257B2 (en) * 2005-10-29 2010-12-14 Stats Chippac Ltd. Integrated circuit stacking system with integrated passive components
US8124490B2 (en) * 2006-12-21 2012-02-28 Stats Chippac, Ltd. Semiconductor device and method of forming passive devices
SG148054A1 (en) * 2007-05-17 2008-12-31 Micron Technology Inc Semiconductor packages and method for fabricating semiconductor packages with discrete components
US7619901B2 (en) * 2007-06-25 2009-11-17 Epic Technologies, Inc. Integrated structures and fabrication methods thereof implementing a cell phone or other electronic system
US7816792B2 (en) * 2007-09-14 2010-10-19 Infineon Technologies Ag Semiconductor device with conductive interconnect
US7986023B2 (en) * 2007-09-17 2011-07-26 Infineon Technologies Ag Semiconductor device with inductor
US7772081B2 (en) * 2008-09-17 2010-08-10 Stats Chippac, Ltd. Semiconductor device and method of forming high-frequency circuit structure and method thereof
US7951663B2 (en) * 2009-05-26 2011-05-31 Stats Chippac, Ltd. Semiconductor device and method of forming IPD structure using smooth conductive layer and bottom-side conductive layer
US8164158B2 (en) * 2009-09-11 2012-04-24 Stats Chippac, Ltd. Semiconductor device and method of forming integrated passive device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1905361A (zh) * 2005-07-27 2007-01-31 精工爱普生株式会社 半导体装置及振荡器

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Publication number Publication date
TWI571186B (zh) 2017-02-11
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