CN101996896A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及半导体器件及其制造方法。在半导体器件中，在临时载体上形成多个导电柱。在所述导电柱之间的载体上安装双有源侧半导体管芯。所述半导体管芯具有第一和第二相对有源表面，多个第一接触焊盘在第一有源表面上并且多个第二接触焊盘在第二有源表面上。在所述半导体管芯和临时载体上沉积密封剂。在密封剂的第一表面上形成第一互连结构。第一互连结构被电连接到所述导电柱和所述双有源侧半导体管芯的第一接触焊盘。除去所述临时载体。在与密封剂的第一表面相对的密封剂的第二表面上形成第二互连结构。第二互连结构被电连接到所述导电柱和所述双有源侧半导体管芯的第二接触焊盘。

Description

半导体器件及其制造方法
技术领域
本发明总体上涉及半导体器件，并且更具体地说涉及半导体器件和在扇出型晶片级芯片规模封装中形成一个或多个双有源侧(dual-active sided)半导体管芯的方法。
背景技术
在现代电子产品中通常会发现有半导体器件。半导体器件在电部件的数量和密度上有变化。分立的半导体器件一般包括一种电部件，例如发光二极管(LED)、小信号晶体管、电阻器、电容器、电感器、以及功率金属氧化物半导体场效应晶体管(MOSFET)。集成半导体器件通常包括数百到数百万的电部件。集成半导体器件的实例包括微控制器、微处理器、电荷耦合器件(CCD)、太阳能电池、以及数字微镜器件(DMD)。
半导体器件执行多种功能，例如高速计算、发射和接收电磁信号、控制电子器件、将日光转换成电、以及为电视显示器生成可视投影。在娱乐、通信、功率转换、网络、计算机、以及消费品领域中有半导体器件的存在。在军事应用、航空、汽车、工业控制器、以及办公设备中也有半导体器件的存在。
半导体器件利用半导体材料的电特性。半导体材料的原子结构允许通过施加电场或基极电流(base current)或者通过掺杂工艺来操纵(manipulated)它的导电性。掺杂把杂质引入半导体材料中以操纵和控制半导体器件的导电性。
半导体器件包括有源和无源电结构。有源结构(包括双极和场效应晶体管)控制电流的流动。通过改变掺杂水平并且施加电场或基极电流，晶体管促进或限制电流的流动。无源结构(包括电阻器、电容器、和电感器)产生执行多种电功能所必需的电压和电流之间的关系。无源和有源结构被电连接以形成电路，所述电路能够使半导体器件执行高速计算和其它有用的功能。
通常利用两个复杂的制造工艺来制造半导体器件，即前端制造和后端制造，每个可能包括数百个步骤。前端制造包括在半导体晶片的表面上形成多个管芯。每个管芯通常相同并且包括通过电连接有源和无源部件形成的电路。后端制造包括从已完成的晶片单体化(singulating)单个管芯并且封装管芯以提供结构支撑和环境隔离。
半导体制造的一个目标是制造更小的半导体器件。更小的半导体器件通常消耗更少功率、具有更高的性能、并且能够被更有效地制造。另外，更小的半导体器件具有更小的占地面积(footprint)，其对于更小的最终产品而言是期望的。通过改善导致产生具有更小、更高密度的有源和无源部件的管芯的前端工艺可以实现更小的管芯尺寸。通过改善电互连和封装材料，后端工艺可以产生具有更小占地面积的半导体器件封装。
可以利用导电直通硅通路(TSV)、直通孔通路(THV)、或镀铜导电柱实现包含堆叠于多级之上的半导体器件的扇出型晶片级芯片规模封装(FO-WLCSP)中的电互连。利用激光钻孔或深反应离子刻蚀(DRIE)在管芯周围的硅或有机材料中形成通路。例如使用电镀工艺通过铜沉积，利用导电材料来填充所述通路，以形成导电TSV和THV。所述TSV和THV进一步通过跨越每个半导体管芯形成的装配互连结构(build-up interconnect structure)连接。所述TSV和THV与所述装配互连结构具有有限的输入/输出(I/O)引脚数和互连能力，尤其是对于FO-WLCSP来说。
发明内容
在FO-WLCSP中存在对更多I/O引脚数的需要。因此，在一个实施例中，本发明是包括以下步骤的制造半导体器件的方法：提供临时载体，在所述临时载体上形成多个导电柱，以及在导电柱之间的临时载体上安装第一半导体管芯。第一半导体管芯具有第一和第二相对有源表面，多个第一接触焊盘在第一有源表面上并且多个第二接触焊盘在第二有源表面上。所述方法进一步包括以下步骤：在第一半导体管芯和临时载体上沉积密封剂，以及在密封剂的第一表面上形成第一互连结构。第一互连结构被电连接到所述导电柱和第一半导体管芯的第一接触焊盘。所述方法进一步包括以下步骤：除去所述临时载体，以及在与密封剂的第一表面相对的密封剂的第二表面上形成第二互连结构。第二互连结构被电连接到所述导电柱和第一半导体管芯的第二接触焊盘。
在另一个实施例中，本发明是包括以下步骤的制造半导体器件的方法：形成多个导电柱，以及在导电柱之间安装第一半导体部件。第一半导体部件具有第一和第二相对有源表面，多个第一接触焊盘在第一有源表面上并且多个第二接触焊盘在第二有源表面上。所述方法进一步包括以下步骤：在第一半导体部件上沉积密封剂，以及在密封剂的第一表面上形成第一互连结构。第一互连结构被电连接到所述导电柱和第一半导体部件的第一接触焊盘。
在另一个实施例中，本发明是包括以下步骤的制造半导体器件的方法：在导电柱之间安装第一半导体部件。第一半导体部件具有第一和第二相对有源表面，多个第一接触焊盘在第一有源表面上并且多个第二接触焊盘在第二有源表面上。所述方法进一步包括以下步骤：在第一半导体部件上沉积密封剂，以及在密封剂的第一表面上形成第一互连结构。第一互连结构被电连接到第一半导体部件的第一接触焊盘。
在另一个实施例中，本发明是包括多个导电柱以及被安装在所述导电柱之间的第一半导体部件的半导体器件。第一半导体部件具有第一和第二相对有源表面，多个第一接触焊盘在第一有源表面上并且多个第二接触焊盘在第二有源表面上。在第一半导体部件上沉积密封剂。在密封剂的第一表面上形成第一互连结构。第一互连结构被电连接到所述导电柱和第一半导体部件的第一接触焊盘。
附图说明
图1示出具有安装到其表面的不同类型封装的PCB；
图2a-2c示出安装到所述PCB的典型半导体封装的更多细节；
图3a-3h示出在FO-WLCSP中形成双有源侧管芯的工艺；
图4示出在FO-WLCSP中的双有源侧半导体管芯；
图5示出一侧凸起的双有源侧半导体管芯；
图6示出两侧凸起的双有源侧半导体管芯；
图7示出具有热沉的双有源侧半导体管芯；
图8示出在FO-WLCSP中的两个垂直堆叠的双有源侧半导体管芯；
图9示出具有结合线(bond wire)的FO-WLCSP中的双有源侧半导体管芯；
图10示出在FO-WLCSP中的两个并排的双有源侧半导体管芯；以及
图11示出在FO-WLCSP中的具有EMI屏蔽的双有源侧半导体管芯。
具体实施方式
一般利用两个复杂的制造工艺制造半导体器件：前端制造和后端制造。前端制造包括在半导体晶片的表面上形成多个管芯。晶片上的每个管芯包括有源和无源电部件，所述有源和无源电部件被电连接以形成功能电路。有源电部件，例如晶体管和二极管，具有控制电流的流动的能力。无源电部件，例如电容器、电感器、电阻器、和变压器，产生执行电路功能所必需的电压和电流之间的关系。
通过包括掺杂、沉积、光刻、刻蚀、和平面化的一系列工艺步骤在半导体晶片的表面上形成无源和有源部件。掺杂通过例如离子注入或热扩散的技术将杂质引入到半导体材料中。所述掺杂工艺改变有源器件中的半导体材料的导电性，将半导体材料转变成绝缘体、导体，或响应于电场或基极电流动态改变半导体材料导电性。晶体管包括有变化的掺杂类型和程度的区域，所述区域根据需要被设置为使晶体管能够在施加电场或基极电流时促进或限制电流的流动。
通过具有不同电特性的材料的层形成有源和无源部件。所述层可以通过部分地由被沉积的材料的类型决定的多种沉积技术形成。例如，薄膜沉积可以包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、电解电镀、以及无电电镀(electroless plating)工艺。每个层通常被图案化以形成有源部件、无源部件、或部件之间的电连接的各部分。
可以利用光刻图案化所述层，所述光刻包括在将被图案化的层上沉积光敏材料，例如光致抗蚀剂。利用光将图案从光掩模转移到光致抗蚀剂。利用溶剂将经受光的光致抗蚀剂图案部分除去，暴露将被图案化的下层的各部分。光致抗蚀剂的剩余物被除去，留下被图案化的层。可替换地，利用例如无电电镀或电解电镀的技术通过直接将材料沉积到通过先前的沉积/刻蚀工艺形成的区域或空隙中来图案化一些类型的材料。
在现有图案上沉积材料的薄膜可能会放大下面的图案并且引起不均匀的平面。需要均匀的平面来制造更小和更密集包装的有源和无源部件。可以利用平面化从晶片的表面除去材料和制造均匀平面。平面化包括利用抛光垫抛光晶片的表面。在抛光期间，磨料和腐蚀性化学品被添加到晶片的表面。组合的磨料机械作用和化学品腐蚀作用除去了任何不规则的表面形貌(topography)，产生均匀的平面。
后端制造指的是将已完成的晶片切割或单体化成单个管芯，并且然后封装管芯用于结构支撑和环境隔离。为单体化管芯，沿被叫做划片街区(saw street)或划线的晶片非功能区域刻划和断开所述晶片。利用激光切割工具或锯条来单体化晶片。在单体化之后，单个管芯被安装到封装衬底，所述封装衬底包括用来与其它系统部件互连的引脚或接触焊盘。形成在半导体管芯上的接触焊盘然后被连接到封装内的接触焊盘。可以利用焊料凸块、柱形凸块(stud bump)、导电胶、或线结合(wirebond)来制作电连接。密封剂或其它成型材料被沉积到封装上以提供物理支撑和电隔离。已完成的封装然后被插入电系统中并且半导体器件的功能可以用到其它系统部件。
图1示出具有芯片载体衬底或印刷电路板(PCB)52的电子器件50，所述芯片载体衬底或印刷电路板(PCB)52具有多个安装在它的表面上的半导体封装。电子器件50可以具有一种半导体封装、或多种半导体封装，这取决于应用。为了说明的目的，在图1中示出不同类型的半导体封装。
电子器件50可以是利用半导体封装来执行一个或多个电功能的独立系统。可替换地，电子器件50可以是更大系统的子部件。例如，电子器件50可以是能被插入计算机中的图形卡、网络接口卡、或其它信号处理卡。半导体封装可以包括微处理器、存储器、专用集成电路(ASIC)、逻辑电路、模拟电路、RF电路、分立器件、或其它半导体管芯或电部件。
在图1中，PCB 52提供普通的衬底用于安装在PCB上的半导体封装的结构支撑和电互连。利用蒸发、电解电镀、无电电镀、丝网印刷、或其它合适的金属沉积工艺将导电信号迹线(trace)54形成在PCB 52的表面上或各层内。信号迹线54提供半导体封装、安装的部件、以及其它外部系统部件中的每一个之间的电通信。迹线54也将电源和地连接提供给半导体封装中的每一个。
在一些实施例中，半导体器件可以具有两个封装级。第一级封装是用来将半导体管芯以机械和电的方式附着到中间载体的技术。第二级封装包括将所述中间载体以机械和电的方式附着到PCB。在其它实施例中，半导体器件可以仅具有第一级封装，其中管芯被以机械和电的方式直接安装到PCB。
为了说明的目的，几种第一级封装，包括线结合封装56和倒装芯片58，被示出在PCB 52上。另外，几种第二级封装，包括球栅阵列(BGA)60、凸块芯片载体(BCC)62、双列直插式封装(DIP)64、岸面栅格阵列(land grid array，LGA)66、多芯片模块(MCM)68、四侧无引脚扁平封装(quad flat non-leaded package，QFN)70、以及四侧扁平封装72被示出安装在PCB 52上。根据系统要求，利用第一和第二级封装形式的任何组合配置的半导体封装的任何组合、以及其它电子部件，可以被连接到PCB 52。在一些实施例中，电子器件50包括单个附着的半导体封装，虽然其它实施例要求多互连封装。通过在单个衬底上组合一个或多个半导体封装，制造商可以将预先制作的部件并入电子器件和系统中。因为所述半导体封装包括复杂功能，所以可以利用更便宜的部件和流水线制造工艺来制造电子器件。所得到的器件较少可能失效并且制造起来花费较少，对用户而言导致更低的成本。
图2a-2c示出示范性半导体封装。图2a示出安装在PCB 52上的DIP 64的更多细节。半导体管芯74包括包含模拟或数字电路的有源区，所述模拟或数字电路被实现为根据管芯的电设计形成在管芯内并且被电互连的有源器件、无源器件、导电层、和介电层。例如，电路可以包括一个或多个晶体管、二极管、电感器、电容器、电阻器、以及形成在半导体管芯74的有源区内的其它电路元件。接触焊盘76是导电材料(例如铝(AL)、铜(Cu)、锡(Sn)、镍(Ni)、金(Au)、或银(Ag))的一个或多个层，并且电连接到形成在半导体管芯74内的电路元件。在DIP 64的组装期间，利用金硅共晶层或粘附材料(例如热的环氧树脂)将半导体管芯74安装到中间载体78。封装体包括绝缘封装材料，例如聚合物或陶瓷。导体引线80和线结合82在半导体管芯74和PCB 52之间提供电互连。密封剂84被沉积在封装上用于通过防止湿气与粒子进入所述封装以及污染管芯74或线结合82来进行环境保护。
图2b示出安装在PCB 52上的BCC 62的更多细节。半导体管芯88利用底层填料(underfill)或环氧树脂粘附材料92被安装到载体90上。线结合94在接触焊盘96和98之间提供第一级包装(packing)互连。模塑料或密封剂100被沉积在半导体管芯88和线结合94上以为所述器件提供物理支撑和电隔离。接触焊盘102利用电解电镀或无电电镀这样合适的金属沉积形成在PCB 52的表面上以防止氧化。接触焊盘102电连接到PCB 52中的一个或多个导电信号迹线54。凸块104被形成在BCC 62的接触焊盘98与PCB 52的接触焊盘102之间。
在图2c中，利用倒装芯片型第一级封装将半导体管芯58面朝下地安装到中间载体106。半导体管芯58的有源区108包含模拟或数字电路，所述模拟或数字电路被实现为根据管芯的电设计形成的有源器件、无源器件、导电层、和介电层。例如，该电路可以包括一个或多个晶体管、二极管、电感器、电容器、电阻器、以及在有源区108内的其它电路元件。半导体管芯58通过凸块110被电连接和机械连接到载体106。
BGA 60利用凸块112电连接和机械连接到具有BGA型第二级封装的PCB 52。半导体管芯58通过凸块110、信号线114、以及凸块112电连接到导电信号迹线54。模塑料或密封剂116被沉积在半导体管芯58和载体106上以为所述器件提供物理支撑和电隔离。倒装芯片半导体器件提供从半导体管芯58上的有源器件到PCB 52上的导电轨迹的短导电路径以便减小信号传播距离、降低电容、并且改善总的电路性能。在另一个实施例中，半导体管芯58可以在没有中间载体106的情况下利用倒装芯片型第一级封装被以机械和电的方式直接连接到PCB 52。
相对于图1和2a-2c，图3a-3h示出在FO-WLCSP中形成双有源侧半导体管芯的工艺。在图3a中，晶片形式的衬底或载体120包括临时或牺牲基底材料，例如硅、聚合物、聚合物复合材料、金属、陶瓷、玻璃、玻璃纤维环氧树脂、氧化铍、或用于结构支撑的其它合适的低成本、刚性材料或体半导体材料。在一个实施例中，载体120的直径是20.3厘米(cm)。可以在载体120上形成可选界面层122作为临时结合膜或腐蚀停层。
在图3b中，在界面层122上沉积一层或多层光致抗蚀剂。光致抗蚀剂在半导体管芯130之上延伸，如图3c中所述。通过刻蚀显影工艺曝光并且除去光致抗蚀剂的一部分以形成通路。利用选择性电镀工艺在所述通路中沉积导电材料，例如Al、Cu、Sn、Ni、Au、Ag、钛(Ti)、钨(W)、焊料、多晶硅、或其组合。光致抗蚀剂被剥离掉，留下各个导电柱124。在另一个实施例中，导电柱124可以被形成为柱形凸块或堆叠凸块。
在图3c中，双有源侧半导体管芯或部件130被安装到导电柱124之间的界面层122。双侧半导体管芯130具有第一和第二相对有源表面，有源表面133上的接触焊盘132面向载体120并且有源表面135上的接触焊盘134面向上远离载体120。导电柱124具有大于半导体管芯130的厚度的高度。半导体管芯130的每个有源表面都包括模拟或数字电路，所述模拟或数字电路被实现为根据管芯的电设计和功能形成在管芯内并且电互连的有源器件、无源器件、导电层、和介电层。例如，该电路可以包括一个或多个晶体管、二极管、和形成在有源表面133和135内的其它电路元件以实现模拟电路或数字电路，例如数字信号处理器(DSP)、ASIC、存储器、或其它信号处理电路。半导体管芯130也可以包括IPD，例如电感器、电容器、和电阻器，用于RF信号处理。典型的RF系统需要在一个或多个半导体封装中的多个IPD以执行必要的电功能。
在图3d中，利用浆料印刷(paste printing)、压缩模塑、传递模塑、液体密封剂模塑、真空层压、旋涂、或其它合适的施加器(applicator)将密封剂或模塑料136沉积在半导体管芯130上。密封剂136可以是聚合物复合材料，例如具有填充物的环氧树脂、具有填充物的环氧丙烯酸酯、或具有合适填充物的聚合物。密封剂136不导电并且在环境上保护半导体器件免受外部元件和污染物的影响。密封剂136被平面化以暴露导电柱124。
在图3e中，利用激光钻孔或刻蚀工艺(例如DRIE)在接触焊盘134上的密封剂136中形成多个通路。使用PVD、CVD、电解电镀、无电电镀工艺、或其它合适的金属沉积工艺，利用Al、Cu、Sn、Ni、Au、Ag、钛(Ti)、W、多晶硅、或其它合适的导电材料来填充所述通路以形成导电THV 138。导电THV 138被电连接到接触焊盘134。
在图3f中，顶侧装配互连结构(topside build-up interconnect structure)140被形成在导电柱124、半导体管芯130、和密封剂136上。装配互连结构140包括绝缘或钝化层142，所述绝缘或钝化层142包括二氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、五氧化二钽(Ta2O5)、氧化铝(Al2O3)、或具有类似绝缘和结构特性的其它材料的一个或多个层。利用PVD、CVD、印刷、旋涂、喷涂、烧结、或热氧化来形成绝缘层142。
顶侧装配互连结构140进一步包括利用图案化和金属沉积工艺(例如PVD、CVD、溅射、电解电镀、和无电电镀)形成在绝缘层142中的导电层144。导电层144可以是Al、Cu、Sn、Ni、Au、Ag、或其它合适的导电材料的一个或多个层。导电层144的一部分被电连接到导电柱124和半导体管芯130的接触焊盘134。导电层144的其它部分可以根据半导体器件的设计和功能是电共有的(electrically common)或被电隔离。
在图3g中，通过化学腐蚀、机械剥离、CMP、机械研磨、热烘、激光扫描、或湿法脱模(wet stripping)来除去载体120和可选界面层122。底侧装配互连结构150被形成在与装配互连结构140相对的导电柱124、半导体管芯130、和密封剂136上。装配互连结构150包括绝缘或钝化层152，所述绝缘或钝化层152包括SiO2、Si3N4、SiON、Ta2O5、Al2O3、或具有类似绝缘和结构特性的其它材料的一个或多个层。利用PVD、CVD、印刷、旋涂、喷涂、烧结、或热氧化来形成绝缘层152。
底侧装配互连结构150进一步包括利用图案化和沉积工艺(例如PVD、CVD、溅射、电解电镀、无电电镀)形成在绝缘层152中的导电层154。导电层154可以是Al、Cu、Sn、Ni、Au、Ag、或其它合适的导电材料的一个或多个层。导电层154的一部分被电连接到导电柱124和半导体管芯130的接触焊盘132。导电层154的其它部分可以根据半导体器件的设计和功能是电共有的或被电隔离。
在图3h中，利用蒸发、电解电镀、无电电镀、球滴(ball drop)、或丝网印刷工艺将导电凸块材料沉积到装配互连结构150上并且电连接到导电柱154。所述凸块材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料、及其组合，连同可选的焊剂溶液一起。例如，所述凸块材料可以是共晶Sn/Pb、高铅焊料、或无铅焊料。利用合适的附着或结合工艺将所述凸块材料结合到导电层154。在一个实施例中，通过将所述凸块材料加热到它的熔点以上，所述凸块材料回流以形成球形球或凸块156。在一些应用中，凸块156二次回流以改善到导电层154的电接触。所述凸块也可以被压缩结合到导电层154。凸块156表示一种可以形成在导电层154上的互连结构。所述互连结构也可以使用结合线、柱形凸块、微凸块、或其它电互连。
利用锯条或激光切割装置158将半导体管芯130单体化成单个FO-WLCSP。图4示出单体化后的FO-WLCSP 160。双侧半导体管芯130具有在有源表面133上的下部接触焊盘132和在有源表面135上的上部接触焊盘134，所述下部接触焊盘132和上部接触焊盘134被嵌入密封剂136中。上部接触焊盘134通过导电通路138被电连接到装配互连结构140。下部接触焊盘132被电连接到装配互连结构150。装配互连结构140和150通过z向互连导电柱124电连接。具有双有源侧半导体管芯130的FO-WLCSP 160提供更多的I/O引脚数，对于到其它半导体器件的互连具有更大的灵活性。
图5示出采用一侧凸起配置的具有双有源侧管芯(如图3a-3h中所述)的FO-WLCSP。在接触焊盘132和底侧装配互连结构150中的导电层154之间形成凸块162。
图6示出采用两侧凸起配置的具有双有源侧管芯(如图3a-3h中所述)的FO-WLCSP。在接触焊盘132和底侧装配互连结构150中的导电层154之间形成凸块162。在接触焊盘134和顶侧装配互连结构140中的导电层144之间形成凸块164。
图7示出具有双有源侧管芯(如图3a-3h中所述)和安装在顶侧装配互连结构140上的热沉166的FO-WLCSP。热沉166可以是Al、Cu、或具有高热导率的其它材料，以为半导体管芯130提供热耗散。
在图8的实施例中，具有双有源侧管芯的FO-WLCSP遵循如图3a-3b中所述的类似工艺。导电柱124被做得足够高以延伸超出两个堆叠的半导体管芯。双有源侧半导体管芯170被安装到半导体管芯130。半导体管芯170的接触焊盘172利用凸块174被电连接到半导体管芯130的接触焊盘134。图8中所示的实施例的其余部分遵循如图3c-3h中所述的类似工艺。
在图9中，双有源侧半导体管芯或部件180被安装到临时载体。双侧半导体管芯180具有第一和第二相对有源表面，有源表面183上的接触焊盘182面向载体并且有源表面185上的接触焊盘184面向上远离载体。半导体管芯180的每个有源表面都包括模拟或数字电路，所述模拟或数字电路被实现为根据管芯的电设计和功能形成在管芯内并且电互连的有源器件、无源器件、导电层、和介电层。例如，该电路可以包括一个或多个晶体管、二极管、和形成在有源表面184和185内的其它电路元件以实现模拟电路或数字电路，例如DSP、ASIC、存储器、或其它信号处理电路。半导体管芯180也可以包括IPD，例如电感器、电容器、和电阻器，用于RF信号处理。典型的RF系统需要在一个或多个半导体封装中的多个IPD以执行必要的电功能。
在接触焊盘184和临时载体上的接触焊盘188之间形成结合线186。利用浆料印刷、压缩模塑、传递模塑、液体密封剂模塑、真空层压、旋涂、或其它合适的施加器将密封剂或模塑料190沉积在半导体管芯180上。密封剂190可以是聚合物复合材料，例如具有填充物的环氧树脂、具有填充物的环氧丙烯酸酯、或具有合适填充物的聚合物。密封剂190不导电并且在环境上保护半导体器件免受外部元件和污染物的影响。
通过化学腐蚀、机械剥离、CMP、机械研磨、热烘、激光扫描、或湿法脱模来除去临时载体。底侧装配互连结构192被形成在半导体管芯180和密封剂190上。装配互连结构192包括绝缘或钝化层194，所述绝缘或钝化层194包括SiO2、Si3N4、SiON、Ta2O5、Al2O3、或具有类似绝缘和结构特性的其它材料的一个或多个层。利用PVD、CVD、印刷、旋涂、喷涂、烧结、或热氧化来形成绝缘层194。
底侧装配互连结构192进一步包括利用图案化和沉积工艺(例如PVD、CVD、溅射、电解电镀、无电电镀工艺)形成在绝缘层194中的导电层196。导电层196可以是Al、Cu、Sn、Ni、Au、Ag、或其它合适的导电材料的一个或多个层。导电层196的一部分被电连接到半导体管芯180的接触焊盘182。导电层196的其它部分可以根据半导体器件的设计和功能是电共有的或被电隔离。
利用蒸发、电解电镀、无电电镀、球滴、或丝网印刷工艺将导电凸块材料沉积到装配互连结构192上并且电连接到导电层196。所述凸块材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料、及其组合，连同可选的焊剂溶液一起。例如，所述凸块材料可以是共晶Sn/Pb、高铅焊料、或无铅焊料。利用合适的附着或结合工艺将所述凸块材料结合到导电层196。在一个实施例中，通过将所述凸块材料加热到它的熔点以上，所述凸块材料回流以形成球形球或凸块198。在一些应用中，凸块198二次回流以改善到导电层196的电接触。所述凸块也可以被压缩结合到导电层196。凸块198表示一种可以形成在导电层196上的互连结构。所述互连结构也可以使用结合线、柱形凸块、微凸块、或其它电互连。
在图10中，在临时载体上沉积一层或多层光致抗蚀剂。通过刻蚀显影工艺曝光并且除去光致抗蚀剂的一部分以形成通路。利用选择性电镀工艺在所述通路中沉积导电材料，例如Al、Cu、Sn、Ni、Au、Ag、Ti、W、焊料、多晶硅、或其组合。光致抗蚀剂被剥离掉，留下各个导电柱200。在另一个实施例中，导电柱200可以被形成为柱形凸块或堆叠凸块。
两个并排的双有源侧半导体管芯或部件202被安装到临时载体。每个双侧半导体管芯202都具有第一和第二相对有源表面，有源表面205上的接触焊盘204面向载体并且有源表面207上的接触焊盘206面向上远离载体。每个半导体管芯202的每个有源表面都包括模拟或数字电路，所述模拟或数字电路被实现为根据管芯的电设计和功能形成在管芯内并且电互连的有源器件、无源器件、导电层、和介电层。例如，该电路可以包括一个或多个晶体管、二极管、和形成在有源表面205和207内的其它电路元件以实现模拟电路或数字电路，例如DSP、ASIC、存储器、或其它信号处理电路。半导体管芯202也可以包括IPD，例如电感器、电容器、和电阻器，用于RF信号处理。典型的RF系统需要在一个或多个半导体封装中的多个IPD以执行必要的电功能。
利用浆料印刷、压缩模塑、传递模塑、液体密封剂模塑、真空层压、旋涂、或其它合适的施加器将密封剂或模塑料208沉积在半导体管芯202上。密封剂208可以是聚合物复合材料，例如具有填充物的环氧树脂、具有填充物的环氧丙烯酸酯、或具有合适填充物的聚合物。密封剂208不导电并且在环境上保护半导体器件免受外部元件和污染物的影响。密封剂208被平面化以暴露导电柱200。
利用激光钻孔或刻蚀工艺(例如DRIE)在接触焊盘206上的密封剂208中形成多个通路。使用PVD、CVD、电解电镀、无电电镀工艺、或其它合适的金属沉积工艺，利用Al、Cu、Sn、Ni、Au、Ag、Ti、W、多晶硅、或其它合适的导电材料来填充所述通路以形成导电THV 210。导电THV 210被电连接到接触焊盘206。
顶侧装配互连结构212被形成在导电柱200、半导体管芯202、和密封剂208上。装配互连结构212包括绝缘或钝化层214，所述绝缘或钝化层214包括SiO2、Si3N4、SiON、Ta2O5、Al2O3、或具有类似绝缘和结构特性的其它材料的一个或多个层。利用PVD、CVD、印刷、旋涂、喷涂、烧结、或热氧化来形成绝缘层214。
顶侧装配互连结构212进一步包括利用图案化和沉积工艺(例如PVD、CVD、溅射、电解电镀、无电电镀工艺)形成在绝缘层214中的导电层216。导电层216可以是Al、Cu、Sn、Ni、Au、Ag、或其它合适的导电材料的一个或多个层。导电层216的一部分被电连接到导电柱200和半导体管芯202的接触焊盘206。导电层216的其它部分可以根据半导体器件的设计和功能是电共有的或被电隔离。
通过化学腐蚀、机械剥离、CMP、机械研磨、热烘、激光扫描、或湿法脱模来除去临时载体。底侧装配互连结构220被形成在与装配互连结构212相对的导电柱200、半导体管芯202、和密封剂208上。装配互连结构220包括绝缘或钝化层222，所述绝缘或钝化层222包括SiO2、Si3N4、SiON、Ta2O5、Al2O3、或具有类似绝缘和结构特性的其它材料的一个或多个层。利用PVD、CVD、印刷、旋涂、喷涂、烧结、或热氧化来形成绝缘层222。
底侧装配互连结构220进一步包括利用图案化和沉积工艺(例如PVD、CVD、溅射、电解电镀、无电电镀工艺)形成在绝缘层222中的导电层224。导电层224可以是Al、Cu、Sn、Ni、Au、Ag、或其它合适的导电材料的一个或多个层。导电层224的一部分被电连接到导电柱200和半导体管芯202的接触焊盘204。导电层224的其它部分可以根据半导体器件的设计和功能是电共有的或被电隔离。
利用蒸发、电解电镀、无电电镀、球滴、或丝网印刷工艺将导电凸块材料沉积到装配互连结构220上并且电连接到导电柱224。所述凸块材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料、及其组合，连同可选的焊剂溶液一起。例如，所述凸块材料可以是共晶Sn/Pb、高铅焊料、或无铅焊料。利用合适的附着或结合工艺将所述凸块材料结合到导电层224。在一个实施例中，通过将所述凸块材料加热到它的熔点以上，所述凸块材料回流以形成球形球或凸块226。在一些应用中，凸块226二次回流以改善到导电层224的电接触。所述凸块也可以被压缩结合到导电层224。凸块226表示一种可以形成在导电层224上的互连结构。所述互连结构也可以使用结合线、柱形凸块、微凸块、或其它电互连。
在图11中，在临时载体上沉积一层或多层光致抗蚀剂。通过刻蚀显影工艺曝光并且除去光致抗蚀剂的一部分以形成通路。利用选择性电镀工艺在所述通路中沉积导电材料，例如Al、Cu、Sn、Ni、Au、Ag、Ti、W、焊料、多晶硅、或其组合。光致抗蚀剂被剥离掉，留下各个导电柱230。在另一个实施例中，导电柱230可以被形成为柱形凸块或堆叠凸块。
双有源侧半导体管芯或部件232被安装到临时载体。双侧半导体管芯232具有第一和第二相对有源表面，有源表面235上的接触焊盘234面向载体并且有源表面237上的接触焊盘236面向上远离载体。半导体管芯232的每个有源表面都包括模拟或数字电路，所述模拟或数字电路被实现为根据管芯的电设计和功能形成在管芯内并且电互连的有源器件、无源器件、导电层、和介电层。例如，该电路可以包括一个或多个晶体管、二极管、和形成在有源表面235和237内的其它电路元件以实现模拟电路或数字电路，例如DSP、ASIC、存储器、或其它信号处理电路。半导体管芯232也可以包括IPD，例如电感器、电容器、和电阻器，用于RF信号处理。典型的RF系统需要在一个或多个半导体封装中的多个IPD以执行必要的电功能。
利用浆料印刷、压缩模塑、传递模塑、液体密封剂模塑、真空层压、旋涂、或其它合适的施加器将密封剂或模塑料238沉积在半导体管芯232上。密封剂238可以是聚合物复合材料，例如具有填充物的环氧树脂、具有填充物的环氧丙烯酸酯、或具有合适填充物的聚合物。密封剂238不导电并且在环境上保护半导体器件免受外部元件和污染物的影响。密封剂238被平面化以暴露导电柱230。
利用激光钻孔或刻蚀工艺(例如DRIE)在接触焊盘236上的密封剂238中形成多个通路。使用PVD、CVD、电解电镀、无电电镀工艺、或其它合适的金属沉积工艺，利用Al、Cu、Sn、Ni、Au、Ag、Ti、W、多晶硅、或其它合适的导电材料来填充所述通路以形成导电THV 240。导电THV 240被电连接到接触焊盘236。
在密封剂238和半导体管芯232上形成屏蔽层242。屏蔽层242可以是Cu、Al、铁氧体或羰基铁(carbonyl iron)、不锈钢、镍银、低碳钢、硅铁钢、箔、环氧树脂、导电树脂、以及能够阻挡或吸收电磁干扰(EMI)、射频干扰(RFI)、和其它器件之间的干扰的其它金属和复合物。屏蔽层242也可以是非金属材料(例如碳黑)或铝片(aluminum flake)，以减小EMI和RFI的影响。屏蔽层242通过导电柱230、屏蔽层244、或接触焊盘234和236到装配互连结构246和凸块252而接地。
通过化学腐蚀、机械剥离、CMP、机械研磨、热烘、激光扫描、或湿法脱模来除去临时载体。底侧装配互连结构246被形成在导电柱230、半导体管芯232、和密封剂238上。装配互连结构246包括绝缘或钝化层248，所述绝缘或钝化层248包括SiO2、Si3N4、SiON、Ta2O5、Al2O3、或具有类似绝缘和结构特性的其它材料的一个或多个层。利用PVD、CVD、印刷、旋涂、喷涂、烧结、或热氧化来形成绝缘层248。
底侧装配互连结构246进一步包括利用图案化和沉积工艺(例如PVD、CVD、溅射、电解电镀、无电电镀工艺)形成在绝缘层248中的导电层250。导电层250可以是Al、Cu、Sn、Ni、Au、Ag、或其它合适的导电材料的一个或多个层。导电层250的一部分被电连接到导电柱230和半导体管芯232的接触焊盘234。导电层250的其它部分可以根据半导体器件的设计和功能是电共有的或被电隔离。
利用蒸发、电解电镀、无电电镀、球滴、或丝网印刷工艺将导电凸块材料沉积到装配互连结构246上并且电连接到导电层250。所述凸块材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料、及其组合，连同可选的焊剂溶液一起。例如，所述凸块材料可以是共晶Sn/Pb、高铅焊料、或无铅焊料。利用合适的附着或结合工艺将所述凸块材料结合到导电层250。在一个实施例中，通过将所述凸块材料加热到它的熔点以上，所述凸块材料回流以形成球形球或凸块252。在一些应用中，凸块252二次回流以改善到导电层250的电接触。所述凸块也可以被压缩结合到导电层250。凸块252表示一种可以形成在导电层250上的互连结构。所述互连结构也可以使用结合线、柱形凸块、微凸块、或其它电互连。
虽然已经详细说明本发明的一个或多个实施例，但是本领域技术人员将理解的是，在不脱离由下列权利要求所阐述的本发明的范围的情况下可以对那些实施例进行变型和修改。

Claims (25)

1.一种制造半导体器件的方法，包括：
提供临时载体；
在所述临时载体上形成多个导电柱；
在所述导电柱之间的临时载体上安装第一半导体管芯，第一半导体管芯具有第一和第二相对有源表面，多个第一接触焊盘在第一有源表面上并且多个第二接触焊盘在第二有源表面上；
在第一半导体管芯和临时载体上沉积密封剂；
在密封剂的第一表面上形成第一互连结构，第一互连结构被电连接到所述导电柱和第一半导体管芯的第一接触焊盘；
除去所述临时载体；以及
在与密封剂的第一表面相对的密封剂的第二表面上形成第二互连结构，第二互连结构被电连接到所述导电柱和第一半导体管芯的第二接触焊盘。
2.如权利要求1所述的方法，进一步包括在第一互连结构和第一半导体管芯的第一接触焊盘之间形成导电通路。
3.如权利要求1所述的方法，进一步包括在第一互连结构和第一半导体管芯的第一接触焊盘之间形成凸块。
4.如权利要求1所述的方法，进一步包括在第二互连结构和第一半导体管芯的第二接触焊盘之间形成凸块。
5.如权利要求1所述的方法，进一步包括在第一互连结构上形成热沉。
6.如权利要求1所述的方法，进一步包括在所述导电柱之间的第一半导体管芯上堆叠第二半导体管芯，第二半导体管芯具有第一和第二相对有源表面，多个第一接触焊盘在第二半导体管芯的第一有源表面上并且多个第二接触焊盘在第二半导体管芯的第二有源表面上。
7.如权利要求1所述的方法，进一步包括在邻近所述导电柱之间的第一半导体管芯的临时载体上安装第二半导体管芯，第二半导体管芯具有第一和第二相对有源表面，多个第一接触焊盘在第二半导体管芯的第一有源表面上并且多个第二接触焊盘在第二半导体管芯的第二有源表面上。
8.一种制造半导体器件的方法，包括：
形成多个导电柱；
在所述导电柱之间安装第一半导体部件，第一半导体部件具有第一和第二相对有源表面，多个第一接触焊盘在第一有源表面上并且多个第二接触焊盘在第二有源表面上；
在第一半导体部件上沉积密封剂；以及
在密封剂的第一表面上形成第一互连结构，第一互连结构被电连接到所述导电柱和第一半导体部件的第一接触焊盘。
9.如权利要求8所述的方法，进一步包括在与密封剂的第一表面相对的密封剂的第二表面上形成第二互连结构，第二互连结构被电连接到所述导电柱和第一半导体部件的第二接触焊盘。
10.如权利要求8所述的方法，进一步包括在第一互连结构上形成热沉。
11.如权利要求8所述的方法，进一步包括在第一半导体部件上形成屏蔽层。
12.如权利要求8所述的方法，进一步包括在所述导电柱之间的第一半导体部件上堆叠第二半导体部件。
13.如权利要求8所述的方法，进一步包括邻近所述导电柱之间的第一半导体部件安装第二半导体部件。
14.一种制造半导体器件的方法，包括：
提供第一半导体部件，所述第一半导体部件具有第一和第二相对有源表面，多个第一接触焊盘在第一有源表面上并且多个第二接触焊盘在第二有源表面上；
在第一半导体部件上沉积密封剂；以及
在密封剂的第一表面上形成第一互连结构，第一互连结构被电连接到第一半导体部件的第一接触焊盘。
15.如权利要求14所述的方法，进一步包括在与密封剂的第一表面相对的密封剂的第二表面上形成第二互连结构，第二互连结构被电连接到所述导电柱和第一半导体部件的第二接触焊盘。
16.如权利要求15所述的方法，进一步包括：
在第一和第二互连结构之间形成多个导电柱；以及
将所述导电柱电连接到第一和第二互连结构。
17.如权利要求14所述的方法，进一步包括在第一半导体部件的第二接触焊盘和第一互连结构之间形成结合线。
18.如权利要求14所述的方法，进一步包括在第一半导体部件上形成屏蔽层。
19.如权利要求14所述的方法，进一步包括在第一半导体部件上堆叠第二半导体部件。
20.如权利要求14所述的方法，进一步包括邻近第一半导体部件安装第二半导体部件。
21.一种半导体器件，包括：
多个导电柱；
被安装在所述导电柱之间的第一半导体部件，第一半导体部件具有第一和第二相对有源表面，多个第一接触焊盘在第一有源表面上并且多个第二接触焊盘在第二有源表面上；
沉积在第一半导体部件上的密封剂；以及
形成在密封剂的第一表面上的第一互连结构，第一互连结构被电连接到所述导电柱和第一半导体部件的第一接触焊盘。
22.如权利要求21所述的半导体器件，进一步包括形成在与密封剂的第一表面相对的密封剂的第二表面上的第二互连结构，第二互连结构被电连接到所述导电柱和第一半导体部件的第二接触焊盘。
23.如权利要求21所述的半导体器件，进一步包括形成在第一半导体部件上的屏蔽层。
24.如权利要求21所述的半导体器件，进一步包括堆叠在所述导电柱之间的第一半导体部件上的第二半导体部件。
25.如权利要求21所述的半导体器件，进一步包括邻近所述导电柱之间的第一半导体部件安装的第二半导体部件。
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Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104282580A (zh) * 2013-07-03 2015-01-14 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN104538318A (zh) * 2014-12-24 2015-04-22 南通富士通微电子股份有限公司 一种扇出型圆片级芯片封装方法
CN104900634A (zh) * 2014-03-05 2015-09-09 台达电子国际（新加坡）私人有限公司 封装结构及其所适用的堆栈式封装模块
CN105405827A (zh) * 2015-12-22 2016-03-16 华进半导体封装先导技术研发中心有限公司 一种低成本多层堆叠扇出型封装结构及其制备方法
CN105529276A (zh) * 2015-12-22 2016-04-27 华进半导体封装先导技术研发中心有限公司 低成本多层堆叠扇出型封装结构及其制备方法
CN105575832A (zh) * 2015-12-22 2016-05-11 华进半导体封装先导技术研发中心有限公司 一种多层堆叠扇出型封装结构及制备方法
CN105575821A (zh) * 2015-12-22 2016-05-11 华进半导体封装先导技术研发中心有限公司 多层堆叠扇出型封装及其制备方法
CN105679681A (zh) * 2014-12-03 2016-06-15 台湾积体电路制造股份有限公司 集成电路封装焊盘以及形成方法
CN106057773A (zh) * 2015-04-17 2016-10-26 台湾积体电路制造股份有限公司 扇出互连结构及其形成方法
CN106206530A (zh) * 2014-11-26 2016-12-07 台湾积体电路制造股份有限公司 半导体器件及其制造方法
WO2017049928A1 (zh) * 2015-09-24 2017-03-30 中芯长电半导体（江阴）有限公司 一种芯片封装结构及封装方法
CN107301954A (zh) * 2016-04-15 2017-10-27 恒劲科技股份有限公司 封装基板的制作方法
CN107912069A (zh) * 2015-05-04 2018-04-13 由普莱克斯有限公司 不具有裸片附接垫的引线载体结构和由此形成的封装
CN108022889A (zh) * 2014-08-26 2018-05-11 日月光半导体制造股份有限公司 元件嵌入式封装结构、其半导体装置及其制造方法
CN108604571A (zh) * 2015-11-20 2018-09-28 德卡科技公司 全模制周边堆叠封装设备
CN110892515A (zh) * 2017-07-26 2020-03-17 美光科技公司 以增加的良率制造半导体装置模块的方法
CN111128982A (zh) * 2018-10-30 2020-05-08 联嘉光电股份有限公司 扇出型晶圆级发光二极管封装方法及其结构
CN111883521A (zh) * 2020-07-13 2020-11-03 矽磐微电子(重庆)有限公司 多芯片3d封装结构及其制作方法
WO2020228704A1 (zh) * 2019-05-13 2020-11-19 华为技术有限公司 一种埋入式封装结构及其制备方法、终端
CN113571435A (zh) * 2021-07-02 2021-10-29 矽磐微电子(重庆)有限公司 芯片封装结构的形成方法

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8866301B2 (en) * 2010-05-18 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers with interconnection structures
US8076184B1 (en) * 2010-08-16 2011-12-13 Stats Chippac, Ltd. Semiconductor device and method of forming wafer-level multi-row etched leadframe with base leads and embedded semiconductor die
US8966747B2 (en) 2011-05-11 2015-03-03 Vlt, Inc. Method of forming an electrical contact
US8514576B1 (en) 2011-06-14 2013-08-20 Juniper Networks, Inc. Dual sided system in a package
US20130249076A1 (en) * 2012-03-20 2013-09-26 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Duplex Plated Bump-On-Lead Pad Over Substrate for Finer Pitch Between Adjacent Traces
US10622310B2 (en) 2012-09-26 2020-04-14 Ping-Jung Yang Method for fabricating glass substrate package
US8987876B2 (en) * 2013-03-14 2015-03-24 General Electric Company Power overlay structure and method of making same
US10269688B2 (en) * 2013-03-14 2019-04-23 General Electric Company Power overlay structure and method of making same
AT514074B1 (de) * 2013-04-02 2014-10-15 Austria Tech & System Tech Verfahren zum Herstellen eines Leiterplattenelements
WO2014188632A1 (ja) * 2013-05-23 2014-11-27 パナソニック株式会社 放熱構造を有する半導体装置および半導体装置の積層体
US9711428B2 (en) * 2013-09-27 2017-07-18 Intel Corporation Dual-sided die packages
US9691726B2 (en) * 2014-07-08 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming fan-out package structure
US9972557B2 (en) 2014-12-11 2018-05-15 Stmicroelectronics Pte Ltd Integrated circuit (IC) package with a solder receiving area and associated methods
JP6430883B2 (ja) * 2015-04-10 2018-11-28 株式会社ジェイデバイス 半導体パッケージ及びその製造方法
US10264664B1 (en) 2015-06-04 2019-04-16 Vlt, Inc. Method of electrically interconnecting circuit assemblies
US9443830B1 (en) 2015-06-09 2016-09-13 Apple Inc. Printed circuits with embedded semiconductor dies
US9455539B1 (en) * 2015-06-26 2016-09-27 Apple Inc. Connector having printed circuit with embedded die
CN106971993B (zh) 2016-01-14 2021-10-15 三星电子株式会社 半导体封装件
KR102595276B1 (ko) 2016-01-14 2023-10-31 삼성전자주식회사 반도체 패키지
US10269702B2 (en) * 2016-01-29 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Info coil structure and methods of manufacturing same
US11336167B1 (en) 2016-04-05 2022-05-17 Vicor Corporation Delivering power to semiconductor loads
US10785871B1 (en) 2018-12-12 2020-09-22 Vlt, Inc. Panel molded electronic assemblies with integral terminals
US10290609B2 (en) * 2016-10-13 2019-05-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method of the same
US10489544B2 (en) 2016-12-14 2019-11-26 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips
US11625523B2 (en) 2016-12-14 2023-04-11 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips
TWI712147B (zh) * 2017-06-13 2020-12-01 矽品精密工業股份有限公司 電子封裝件及其製法
US10447274B2 (en) 2017-07-11 2019-10-15 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips using non-volatile memory cells
KR102442623B1 (ko) 2017-08-08 2022-09-13 삼성전자주식회사 반도체 패키지
US10957679B2 (en) 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
US10630296B2 (en) 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
US11508587B2 (en) 2017-12-29 2022-11-22 Intel Corporation Microelectronic assemblies
US10608642B2 (en) 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
US10623000B2 (en) 2018-02-14 2020-04-14 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US10818635B2 (en) * 2018-04-23 2020-10-27 Deca Technologies Inc. Fully molded semiconductor package for power devices and method of making the same
US10608638B2 (en) 2018-05-24 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US11309334B2 (en) 2018-09-11 2022-04-19 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US10832985B2 (en) * 2018-09-27 2020-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Sensor package and method
US11211334B2 (en) 2018-11-18 2021-12-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11222854B2 (en) * 2019-05-15 2022-01-11 Micron Technology, Inc. Multitier arrangements of integrated devices, and methods of protecting memory cells during polishing
TWI720489B (zh) * 2019-05-21 2021-03-01 台灣積體電路製造股份有限公司 半導體裝置
US11227838B2 (en) 2019-07-02 2022-01-18 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cooperating or supporting circuits
US10985154B2 (en) 2019-07-02 2021-04-20 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cryptography circuits
US11239168B2 (en) * 2019-07-30 2022-02-01 Industrial Technology Research Institute Chip package structure
US11887930B2 (en) 2019-08-05 2024-01-30 iCometrue Company Ltd. Vertical interconnect elevator based on through silicon vias
US11637056B2 (en) 2019-09-20 2023-04-25 iCometrue Company Ltd. 3D chip package based on through-silicon-via interconnection elevator
US11600526B2 (en) 2020-01-22 2023-03-07 iCometrue Company Ltd. Chip package based on through-silicon-via connector and silicon interconnection bridge
US11342282B2 (en) * 2020-02-21 2022-05-24 Advanced Semiconductor Engineering, Inc. Semiconductor device package including a reinforcement structure on an electronic component and method of manufacturing the same
US20230154862A1 (en) * 2021-11-12 2023-05-18 Invensas Corporation 3D-Interconnect with Electromagnetic Interference ("EMI") Shield and/or Antenna

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5841193A (en) * 1996-05-20 1998-11-24 Epic Technologies, Inc. Single chip modules, repairable multichip modules, and methods of fabrication thereof
CN101083242A (zh) * 2006-05-16 2007-12-05 国际商业机器公司 电子器件及封装电子器件的方法
US20080246126A1 (en) * 2007-04-04 2008-10-09 Freescale Semiconductor, Inc. Stacked and shielded die packages with interconnects
US20090152740A1 (en) * 2007-12-17 2009-06-18 Soo-San Park Integrated circuit package system with flip chip

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5250843A (en) 1991-03-27 1993-10-05 Integrated System Assemblies Corp. Multichip integrated circuit modules
US5353498A (en) 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US20020074637A1 (en) 2000-12-19 2002-06-20 Intel Corporation Stacked flip chip assemblies
US7247517B2 (en) 2003-09-30 2007-07-24 Intel Corporation Method and apparatus for a dual substrate package
US7122906B2 (en) * 2004-01-29 2006-10-17 Micron Technology, Inc. Die-wafer package and method of fabricating same
US7084494B2 (en) * 2004-06-18 2006-08-01 Texas Instruments Incorporated Semiconductor package having integrated metal parts for thermal enhancement
US7619901B2 (en) 2007-06-25 2009-11-17 Epic Technologies, Inc. Integrated structures and fabrication methods thereof implementing a cell phone or other electronic system
US7863099B2 (en) 2007-06-27 2011-01-04 Stats Chippac Ltd. Integrated circuit package system with overhanging connection stack
TW200910541A (en) * 2007-08-21 2009-03-01 Advanced Semiconductor Eng Package structure and manufacturing method thereof
US8039303B2 (en) * 2008-06-11 2011-10-18 Stats Chippac, Ltd. Method of forming stress relief layer between die and interconnect structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5841193A (en) * 1996-05-20 1998-11-24 Epic Technologies, Inc. Single chip modules, repairable multichip modules, and methods of fabrication thereof
CN101083242A (zh) * 2006-05-16 2007-12-05 国际商业机器公司 电子器件及封装电子器件的方法
US20080246126A1 (en) * 2007-04-04 2008-10-09 Freescale Semiconductor, Inc. Stacked and shielded die packages with interconnects
US20090152740A1 (en) * 2007-12-17 2009-06-18 Soo-San Park Integrated circuit package system with flip chip

Cited By (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104282580B (zh) * 2013-07-03 2017-05-24 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN104282580A (zh) * 2013-07-03 2015-01-14 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN104900634A (zh) * 2014-03-05 2015-09-09 台达电子国际（新加坡）私人有限公司 封装结构及其所适用的堆栈式封装模块
CN104900634B (zh) * 2014-03-05 2018-03-02 台达电子国际（新加坡）私人有限公司 封装结构及其所适用的堆栈式封装模块
CN108022889A (zh) * 2014-08-26 2018-05-11 日月光半导体制造股份有限公司 元件嵌入式封装结构、其半导体装置及其制造方法
US11056471B2 (en) 2014-11-26 2021-07-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
CN106206530B (zh) * 2014-11-26 2019-01-11 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US10008485B2 (en) 2014-11-26 2018-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10515937B2 (en) 2014-11-26 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
CN106206530A (zh) * 2014-11-26 2016-12-07 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US10796927B2 (en) 2014-12-03 2020-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package pad and methods of forming
US11342196B2 (en) 2014-12-03 2022-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package pad and methods of forming
US10510556B2 (en) 2014-12-03 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package pad and methods of forming
US10283375B2 (en) 2014-12-03 2019-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package pad and methods of forming
CN105679681B (zh) * 2014-12-03 2019-01-18 台湾积体电路制造股份有限公司 集成电路封装焊盘以及形成方法
US11721559B2 (en) 2014-12-03 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package pad and methods of forming
CN105679681A (zh) * 2014-12-03 2016-06-15 台湾积体电路制造股份有限公司 集成电路封装焊盘以及形成方法
CN104538318B (zh) * 2014-12-24 2017-12-19 通富微电子股份有限公司 一种扇出型圆片级芯片封装方法
CN104538318A (zh) * 2014-12-24 2015-04-22 南通富士通微电子股份有限公司 一种扇出型圆片级芯片封装方法
US11355378B2 (en) 2015-04-17 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and methods forming the same
CN106057773B (zh) * 2015-04-17 2018-11-06 台湾积体电路制造股份有限公司 封装件及其形成方法
US10586724B2 (en) 2015-04-17 2020-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and methods forming the same
CN106057773A (zh) * 2015-04-17 2016-10-26 台湾积体电路制造股份有限公司 扇出互连结构及其形成方法
CN107912069A (zh) * 2015-05-04 2018-04-13 由普莱克斯有限公司 不具有裸片附接垫的引线载体结构和由此形成的封装
WO2017049928A1 (zh) * 2015-09-24 2017-03-30 中芯长电半导体（江阴）有限公司 一种芯片封装结构及封装方法
CN108604571A (zh) * 2015-11-20 2018-09-28 德卡科技公司 全模制周边堆叠封装设备
CN108604571B (zh) * 2015-11-20 2023-02-17 美国德卡科技公司 全模制周边堆叠封装设备
CN105575832A (zh) * 2015-12-22 2016-05-11 华进半导体封装先导技术研发中心有限公司 一种多层堆叠扇出型封装结构及制备方法
CN105405827A (zh) * 2015-12-22 2016-03-16 华进半导体封装先导技术研发中心有限公司 一种低成本多层堆叠扇出型封装结构及其制备方法
CN105529276A (zh) * 2015-12-22 2016-04-27 华进半导体封装先导技术研发中心有限公司 低成本多层堆叠扇出型封装结构及其制备方法
CN105575821A (zh) * 2015-12-22 2016-05-11 华进半导体封装先导技术研发中心有限公司 多层堆叠扇出型封装及其制备方法
CN107301954A (zh) * 2016-04-15 2017-10-27 恒劲科技股份有限公司 封装基板的制作方法
CN110892515A (zh) * 2017-07-26 2020-03-17 美光科技公司 以增加的良率制造半导体装置模块的方法
CN111128982B (zh) * 2018-10-30 2021-08-24 联嘉光电股份有限公司 扇出型晶圆级发光二极管封装方法及其结构
CN111128982A (zh) * 2018-10-30 2020-05-08 联嘉光电股份有限公司 扇出型晶圆级发光二极管封装方法及其结构
WO2020228704A1 (zh) * 2019-05-13 2020-11-19 华为技术有限公司 一种埋入式封装结构及其制备方法、终端
CN111883521A (zh) * 2020-07-13 2020-11-03 矽磐微电子(重庆)有限公司 多芯片3d封装结构及其制作方法
CN113571435A (zh) * 2021-07-02 2021-10-29 矽磐微电子(重庆)有限公司 芯片封装结构的形成方法
CN113571435B (zh) * 2021-07-02 2024-02-27 矽磐微电子(重庆)有限公司 芯片封装结构的形成方法

Also Published As

Publication number Publication date
TWI499000B (zh) 2015-09-01
US9324672B2 (en) 2016-04-26
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