CN1016828B - 通讯系统的中央控制单元和使其工作的方法 - Google Patents

通讯系统的中央控制单元和使其工作的方法

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Abstract

交换系统具有故障保护的中央控制单元及其存储器配置操作方法。多处理机有一主存储器该存储器有在正常的操作时间内微同步并行驱动的存储块对。主存储器与处理机一起接到总线系统。每存储块对的存储块中并行存储的信息是EDC保护信息。根据第二存储块中出现的多重故障，第二存储块借助一自动存储配置从总线系统上断开。这样第一存储块单独进行读写操作，而第二存储块的信息通过由第一存储块的读出操作和向第二存储块写入操作而被校正。

Description

本发明涉及对专用多处理机中央控制单元的一种改进以及为此所需对最佳存储器配置方法所做的完善工作。在这一用于通讯系统-例如电话交换系统-的具有故障保护的高性能多处理机中央控制单元包括：双重设置的中央主存储器，即一对或几对在正常运行时（忽略一定的允许偏差不计）作微同步并行工作的存储块，亦即至少含有一第一和一与此第一个作（忽略一定的允许偏差不计）微同步并行工作的第二存储块;并行连接此中央主存储器（即一对存储块或多对存储块）以及处理各种瞬时中继任务的多个中央处理机的中央总线系统;多个存储块各自分别设置有存储器EDC电路，由此来保证各对存储块的各存储块中并行存储的信息，根据差错检验校正码（EDC）无误地存储在每个存储块中;至少大多数中央处理机对至少一个存储块对的两个存储块（正常情况下存储有相同的信息）的每一个存储块中的一个存储区段具有读出和/或写入操作的存取功能;以及，在一存储块对的特殊运行期间，即根据存储器EDC线路之一确定，在这个存储块对的第二个存储块中存在有不再能由其进行校正的多重故障，此第二个存储块即借助于存储器自动配置装置从总线系统上断开，然后存储块对的另一个第一存储块即由相应的中央处理机单独进行读出和写入操作，而在断开期间，通过一个在第二个存储块断开后立即完全自动地（至少在第二个存储块修复后）利用地址发生器根据触发自动进行的重新装载试验，亦即通过由这个存储块对的第一个存储块的读出操作和把由第一个存储块读出的信息写入到 第二个存储块中的写入操作直到第二个存储块又可正常工作来逐步纠正第二个存储块中存储的信息，这时，如果在此第二个存储块的逐步重新装载期间，同时进行第一个存储块的写入操作，就将写入第一个存储块中的信息立即以相同的地址写到第二个存储块中。
本发明出自德国专利申请P33    34    773.5（即VPA83    P1727），在该专利中所述及的存储块的差错检测和校正编码，（EDC码）所作的差错纠正按照例如德国专利申请P33    19    710.5（即VPA83    P1382）所述即能可靠地实施，此时，存储单元的地址也同时由EDC码确定。
对这样一种中央控制单元来说应该具有高度的差错承受能力，也就是说所产生的差错应当能尽快地识别，而且在由这一差错产生其他可能损害该通讯系统运转的故障前，转尽快地把中央存储器中那些有缺陷的或者说那些明显具有故障可能的元件清除掉。因此在这种中央控制单元中，存储块的控制单元，在通常情况下连同总线系统和所有的中央处理机，它们全是两套并且有故障保护功能的，而且是在某种可能容许的差错条件下作微同步并行工作的。
此外，这种中央控制单元应当有非常高的实用性，也就是说每年至多在几秒或几分钟内（连续运行除外）出现某种严重的障碍。中央控制单元的中央主存储器也应当尽可能不致造成整个通讯工作的全部破坏。因此在中央存储器的一个（通常也可以是几个部件）失效并被隔离的情况下，也要尽可能在故障允许的情况下继续维持通讯工作。
本发明所要介决的任务是：
进一步提高中央控制单元的中央主存储器存储工作的可靠性;亦即首先进一步提高其故障允许程度及其实用性能;进一步提高通讯工作的可靠性。
按照本发明，通讯系统的中央存储器由双重设置的存储器组态处理机进行控制，运转迅速，故障允许程度（即可靠性）高。这些组态处理 机可以用例如市售的8位或32位处理机芯片构成，并且通过特殊的线路和特殊的驱动迅速可靠地工作。这样一般不再需用中央控制单元的一个或多个中央处理机来作存储器组态工作，相应地不再由于为中央存储器的组态“而访问”这些中央存储器加重中央总线系统的负担。这样这些中央处理机可以完全用于解决其自身的任务，并且相应地用于解决比其自身任务还要多的任务。这也就扩大了总线系统以及整个中央控制单元的实用性。
为此至少设置有一对作微同步（忽略一定允许误差）并行工作的上述存储器组态处理器对，直接地不通过总线系统连接到中央主存储器。此组态处理器对的运行亦借助自己处理机EDC码或处理机奇偶检验位电路进行校验，除此外还利用一处理机比较电路对各个机器指令和/或所属存储器组态处理机的操作结果经常进行比较检验。
存储器组态处理机对尤其本身的检查认定为正常状态下工作时进行存储块的刷新处理操作;在此刷新周期内所存储的在刷新周期被读出的信息由EDC码进行验正;在一存储块的存储器EDC电路确定该存储块存在有不能再被其进一步校正的复杂故障时，把该存储块从总线系统上断开，并且启动和/或完成被断开的存储块重新装载所需的重新装载尝试的特定操作;在重新装载结束后，相应的存储块重新接到总线系统上，并使有关的存储块对的存储块启动和/或进行微同步并行工作，也就是说向正常操作时间的过渡。从而使得即使在一存储块工作发生故障时亦能完全自动地进行存储器组态及刷新操作。
至少存储器组态处理机中的一台在一个特定的存储区中记录一个信息，以指明：导致从总线系统上断开的故障，以及所断开的存储块，或者一定精确程度地确定有关故障的地址。从而便于以后对所发生的故障原因进行诊断，有目的地定期进行维修。
在正常驱动时间内，至少在读出或刷新操作中，存储块对的两个 存储块中所存储的信息尽管在读出和/或刷新操作时进行了EDC检验，另外还要在一个存储器比较线路上进行相互比较;在被比较信息有差异的情况下，即重新进行相应的存储（例如读出）过程。如果差异重复出现，相应的存储器组态处理机即产生警告信号，例如，将有关的存储块对从总线系统上断开，并且用一个备用的存储块对来代替。这样即使在一个存储块对失效的情况下，尽管某些存储信息丢失，中央存储器还有可能继续可靠地运转。
在由一处理机EDC线路或处理机奇偶检验位线路确定存在有不再能被它校正的故障时，断开所属存储器组态处理机，而由该存储器组态处理机对的另一存储器组态处理机单独承担存储器组态操作，或者断开相应的存储器组态处理机对并且用接入一个备用的存储器组态处理机对来代替。这样即使在存储器组态处理机对之一失效的情况下，仍然能维持可靠的存储器控制。
在经过一存储器组态处理机对所属的处理机EDC线路进行校正后，而由处理机比较线路认定具有故障时，断开该存储器组态处理机对并且用接入一个备用的存储器组态处理机对来代替。这样即使在一个存储器组态处理机对失效的情况下，仍能继续保持可靠的存储器管理。
有关的存储器组态处理机对在一定的时间间隔中为检查故障检验线路可以启动和/或进行对一特别存储区中存储的专用检查程序的调用与处理，例如，对存储器EDC线路和/或对处理机EDC线路和/或对存储器比较线路和/或对处理机比较线路进行检查。进一步提高中央存储器的可靠性。
本发明，其构成与优点可依据图1给出的实例进一步予以说明。
图中所示中央控制单元实例与上面提到的德国专利申请P3334773.5（即VPA83    P1727）的附图与说明在相当程度上是一致的。并且也与下列重心在于另一任务-这一中央控制单元方面的德国专利所描述的 中央控制单元的实施例相符合。这些专利为：
P33    34    792.1（即VPA    83    P    1722），
P33    34    765.4（即VPA    83    P    1723），
P33    34    766.2（即VPA    83    P    1724），
P33    34    797.2（即VPA    83    P    1725），
P33    34    796.4（即VPA    83    P    1726），和
P33    19    710.5（即VPA    83    P    1382）。
因此这里无需再对本申请文件附图所示的中央控制单元实施例的结构和工作方式作详细说明，仅对根据本发明给出的配置以及为此所采取的最佳存储器组态方法的特点做进一步的讨论。
本文图中所示的中央控制单元的特点首先在于，在主存储器CMY中有一对具有高度故障保护能力运转的存储器组态处理机SpP0/SpP1。在给出的实例中，这些处理机本身各自设有处理机EDC线路EDC0/EDC1以及附加的处理机比较线路Vp，用于对机器指令和/或两台存储器组态处理机的数据进行比较。
此外，这个图例在中央主存储器CMY中还有四个存储块对MB0a/MB0b……MB3a/MB3b，其存储器控制单元作（某种可容许的差错略而不计）微同步并行驱动。这些存储块在所给实例中，可借助存储块本身的存储器EDC线路M：EDCOa/M：EDC0b……M：EDC3a/M：EDC3b的故障保护可靠运转，这里另外还可以-尽管可以有EDC校正-利用存储块对本身的存储器比较线路V……V对地址和/或欲写入信息和/或读出信息进行互相比较。
图中作出了一种具有很强的故障保护和高实用性的通讯系统（例如电话交换系统）的多处理机中央控制单元，它设置有四个在正常运转时间内本身作（某种可能容许的差错略而不计）微同步并行驱动的存储块对MB0a/MB0b……MB3a/MB3b，这些存储块对各自由第一存储块（a）和 第二存储块（b）构成。这些存储块对MB连接到同样是双重的（对某种可容许的差错略而不计）作故障保护微同步驱动的中央总线系统B：CMY0/B：CMY1，并且构成中央主存储器CMY的主要组成部分。此外许多在不同瞬时处理交换任务的中央处理机BP0，BP1，CP0……VP9，IOC0，IOC1……也并接到总线系统B：CMY上。另外这些中央处理机BP，CP，IOC本身也是双重的并且在故障保护情况下作（对某种可能容许的差错略而不计）微同步并行工作。
由于有意识地限制了有关处理机可发出的存储地址，在正常情况下，至少很多中央处理机BP，CP，IOC仅能对中央存储器CMY的一部分存储单元，也就是说，仅能对一个存储块对（如MB3a/MB3b）的每个存储块的一部分存储段进行访问，以实现读出和/或写入的操作。这样在正常情况下，在一个存储块对的两个存储块的对应的可寻址的存储器程序段中存有相同的信息。
在一个存储块对，例如存储块对MB3a/MB3b的特定运行时间内，即在由它们的存储器EDC线路（例如M：EDC3b）之一确定在一标之为第二存储块MB3b中存在有不能再校正的复杂故障时，根据前面提到的德国专利申请P3334773.5（即VPA83    P1727）通过存储器自动组态，将极可能存在故障的第二存储块MB3b从总线系统B：CMY0/B：CMY1上断开，这样从这时起仅有存储块对的另外一个，即第一存储块MB3a由有关的中央处理机BP，CP，IOC单独进行读出和/或写入操作。
在这个特殊操作时间内，或者在第二存储块MB3b断开后立即全自动地（或者在它们修复后通过触发自动地）通过借助一个地址发生器进行重新装载尝试而逐步地校正第二个存储器中存储的信息。这一地址发生器可以包含在存储器组态处理机对SpP0/SpP1中或在总线系统B：CMY0/B：CMY1中。重新装载通过由这个存储块对MB3a/MB3b的第一个存储块MB3a的读出操作以及把由第一个存储块MB3a读出的信息送到第二个存储 块MB3b的写作而实现，直到第二个存储块MB3b重新又在无故障状态下工作。此时如果在第二个存储块重新装载期间第一个存储块MB3a正好同时进行写入操作的话，则第一个存储块MB3a中写入的信息同样立即在第二个存储块MB3b中也写入到相同的地址。通过在重新装载尝试期间或重新装载尝试以后相应存储块对MB3a/MB3b的试运行，借助存储器EDC电路M：EDC3a/M：EDC3b以及其存储器比较线路V3来检查重新装载是否成功，或者是否需要再一次的修复以及再一次重新装载尝试。
存储器本身的微同步并行驱动的用于自动存储器组态的存储器组态处理机对SpO0/SpP1直接接到中央主存储器CMY上，也可能就直接放在一起以减少信号传输时间，从而不经过中央总线系统B：CMY0/B：CMY1，而直接作用于中央主存储器CMY特别是对存储块MB0a……MB3b实施控制。相应地使中央总线系统B：CMY0/B：CMY1和中央处理机BP，CP，IOC减轻了存储器组态任务的负担。存储器组态处理机对SpP0/SpP1的操作可借助本身的处理机EDC电路EDC0，EDC1或处理机奇偶校验电路进行检验。此外除自己的EDC码或奇偶校验位检验，还经常借助处理机自己的处理机比较线路Vp进行附加检验。这种存储器本身的具有故障保护的存储器组态处理机对SpP0/SpP1，或者多个这样的存储器本身的处理机对由于其高性能的故障保护操作，相应地大大提高了中央主存储器的运行的可靠性。只要有关的处理机对根据其本身的检验在无故障的状态下工作，这个存储器组态处理机对SpP0/SpP1（或几个存储器组态外理机对），即优先适时地执行中央存储块MB所有刷新操作。此外在刷新周期内，这些处理机对直接或间接地主要借助存储器本身的存储器EDC电路M：EDC0a……M：EDC3b对在刷新操作期间读出的存储信息进行检验与校正。在当一存储块的存储器EDC电路（例如M：EDC3b）一经确定存在有不再能进行校正的故障后，它首先促使这个存储块MB3b从总线系统B：CMY0/B：CMY1上断开并接着为对此被断开的存储块MB3b重新装载而进行特别 装载尝试操作过程。在此重新装载过程顺利结束以后，进一步控制相应的存储块MB3b重新联到总线系统B：CMY0/B：CMY1并促成相应的存储块对MB3a/MB3b的两个存储块进入微同步并行工作状态的过渡过程，也就是向正常操作状态过渡的过程。
中央存储器CMY，例如单个存储块MB和/或它的某些EDC电路M：EDC或比较电路V/VP的故障诊断以及有目的的也可能是定期的修复过程被简化，这是因为至少一台存储器组态处理机SpP0/SpP1在一特别的寄存器或在一个用作寄存器的特别的存储区（例如存储区段MB0a/MB0b中）记录了表明导致从总线系统B：CMY0/B：CMY1上断开的故障原因和（或）相应断开的部件，也就是说例如某一存储块（例如MB3b）有时也或多或少精确地指明引起故障时的指令的信息。
如果在运行中，例如在读出操作、刷新过程中，故障表明：中央存储器CMY的部件，例如存储块对诸如MB3a/MB3b出现不可挽回的损坏，即如果在这个存储块对的两个存储块中存储的信息尽管经EDC检验和可能的EDC校正，而进一步借助其存储器比较线路（例如V3）相互比较，表明在进行比较的信息间存在差异，那么首先产生这种情况的相应的指令（例如读出指令）将再优先借助存储器组态处理机对SpP0/SpP1而再决执行。经常出现的是故障突然又消失了，那么那可继续正常运转。但在该差异反复出现以后，可产生警告信号，例如采取措施把有关的部件，例如有关的存储块对MBx最终从中央总线系统B：CMY0/CMY1或在中央存储器内从其存储器外围断开，并在可能时立即优先借助于存储器组态处理机对，用一个备件，即用一个备用存储块对来代替，并备用存储块对的条件下如可能和需要即重新予以装载处理。
即使在存储器组态处理机中的一台损坏的情况下，根据本发明工作的中央存储器CMY仍可经常无太大影响地继续使用。此时在经EDC电路（例如EDC1）确定的存储器组态处理机SpP中存在不再可能被它校正的 复杂故障时，即将所需的存储器组态处理机，例如SpP1断开，而由另一个存储器组态处理机SpP0单独承担存储器配置操作。
此外在一个或两个处理机EDC电路EDC0/EDC1确定存在有不再可能继续校正的复杂故障时，也可以断开有关的存储器组态处理机对SpP0/SpP1，并且立即有效地接入一个备用的处理机对来代替。在尽管用所属的处理机EDC线路进行校正而由处理机比较线路，例如EDC1确定的存在有故障以后也可以把全部有关的存储器组态处理机对SpP0/SpP1断开并完全地立即通过一个备用的存储器组态处理机对的接入来代替。这里这种替换亦可以用被断开的存储器组态处理机对来进行控制。
不时地对中央存储器用于检测故障的线路，即各种EDC电路和比较线路进行检查，使其正常运转，这是有利的。为此存储器组态处理机对SpP0/SpP1可调用并执行为此予先设置的专用检验程序，并且在需要时可用备用电路来更换有问题的EDC/V线路。

Claims (9)

1、一具有故障保护的高效率的通讯系统(例如电话交换系统)的多处理机中央控制单元，其中包括：
双重设置的中央主存储器(CMY)，即一对或几对在正常驱动时间内(对某种可能容许的差错略而不计)微同步并行工作的存储块(MB3a/MB3b)，亦即至少含有一个第一存储块(MB3a)和一个与第一(MB3a)相对地作(对某种可能容许的差错略而不计)微同步并行工作的第二个存储块(MB3b)；
一中央总线系统(B∶CMY0，B∶CMY1)并行联接的中央存储器(CMY)，即存储块对(MB0a/MB0b)或存储块对组(MB0a/MB0b……MB3a/MB3b)以及处理各种瞬时交换任务的中央处理机(BP0，BP1，CP0，CP9，IOC0，IOC1……)；
每个存储块对(例如MB3a/MB3b)借助于单个存储块各别设置的存储器EDC线路(M∶EDC0a……M∶EDC3b)修正存储块中并行储存的信息，根据EDC码，可靠地存储在每个存储块中；
大多数中央处理机(BP0……IOC1)对至少一个存储块对(例如MB3a/MB3b)的两个存储块正常情况下存储有相同的信息的每一个存储块的一个存储器区段具有读出和/或写入操作的存取功能；以及
在存储块对(例如MB3a/MB3b)的特别运行时间内，即在根据存储器EDC线路之一(例如M∶EDC3b)确定，在这个存储块对(MB3a/MB3b)的第二个存储块(例如MB3b)中出现不再可能由该线路进行校正的复杂故障时，第二个存储块(MB3b)借助于自动存储器配置装置从总线系统(B∶CMY0/B∶CMY1)上断开，然后存储块对(MB3a/MB3b)的第一个存储块(MB3a)由相应的中央处理机(BP0……IOC1……)单独进行读出和写入操作；而在断开期间，通过一个在第二个存储块(MB3b)断开后立即完全自动地(至少在第二个存储块(MB3b)修复后)利用地址发生器根据触发自动进行的重新装载尝试，亦即通过由这个存储块对(MB3a/MB3b)的第一个存储块(MB3a)的读出操作和把由第一个存储块(MB3a)读出的信息写入到第二个存储块(MB3b)中的写入操作直到第二个存储块(MB3b)又可正常工作，来逐步纠正第二个存储块(MB3b)中存储的信息；
这时，如果在第二个存储块(MB3b)逐步进行重新装载期间，同时进行第一个存储块的写入操作，就将写入第一个存储块中的信息立即也以相同的地址写到第二个存储块(MB3b)中，
其特征是：
为实现自动存储器配置，至少有一个独特的存储器本身的、同样作为(某种可容许的差错略而不计的)微同步并行工作的存储器组态处理机对(SpP0/SpP1)，直接不经总线系统(B∶CMY0/B∶CMY1)连接到中央主存储器(CMY)上，所述组态处理机其操作本身亦借助于一个自己的处理机EDC码或处理机奇偶校验位线路进行检查，并且其操作除有自身的EDC码或奇偶校验位检查外，还可借助一个对个别的机器指令和/或对所属的存储器组态处理机(SpP0/SpP1)的处理结果进行比较的处理机比较线路(Vp)来经常进行检验。
2、根据权利要求1所述的中央控制单元的存储器配置操作的方法，其特征是：
一存储器组态处理机对（SpP0/SpP1）或几个存储器组态处理机对根据其本身的检查（Vp，EDC0/EDC1），只要相应的存储器组态处理机对（SpP0/SpP1）如上所述在无故障状态下工作时，即进行存储块（MBO2……MB3b）的刷新周期操作;而在此刷新期间所存储的在刷新时期所读出的信息可借助EDC数码（M：EDC0a……M：EDC3b）来启动和/或完成检查和校正;
在存储块（MB3b）的存储器EDC电路（例如M：EDC3b）确定该存储块存在有不能再被其继续校正的复杂故障时，把该存储块（MB3b）从总线系线（B：CMY0/B：CMY1）上断开，并启动和或进行被断开的存储块（MB3b）重新装载所需的重新装载尝试这一特别操作;
在重新装载结束后，相应的存储块（MB3b）重新接到总线系统（B：CMY0/B：CMY1）上，并使相应的存储块对（MB3a/MB3b）的存储块启动和/或进行微同步并行工作，也就是说启动和/或进行向正常操作过程的过渡。
3、根据权利要求2所述的方法，其特征是：
至少存储器组态处理机（SpP0/SpP1）中的一台在一个特别的存储段（例如在MB0a/MB0b）中记录一个信息，以在指明：导致从总线系统（B：CMY0/B：CMY1）上断开的故障;以及所断开的存储块（MB3b）;有时还或多或少精确地确定有关故障的地址。
4、根据权利要求2或3所述的方法，其特征是：在正常驱动时间内，至少在读出或刷新操作过程中，在存储块对（例如MB3a/MB3b）的两个存储块中所存储的信息尽管在读出和/或刷新操作过程进行了EDC检验，另外还要在一个存储器比较线路（V0……V3）上进行相互比较，并且在比较信息有差异的情况下，即重新进行相应的存储过程，例如读出过程。
5、根据权利要求4所述的方法，其特征是：在此差异重复出现后，有关的存储器组态处理机对（SpP0/SpP1）即产生警告信号，例如，将有关的存储块对从总线系统（B：CMY0/B：CMY1）上断开，并且用一个备用的存储块对来代替。
6、根据权利要求2至5中任一权利要求所述的方法，其特征是：在由一处理机EDC电路（例如EDC1）或处理机奇偶检验位电路确定存在有不再能被它校正的故障时，断开所属存储器组织处理机（例如SpP1）并且由相应的存储器组态处理机对（SpP0/SpP1）的另一存储器组态处理机（SpP0）单独承担存储器组态。
7、根据权利要求2至5中任一权利要求所述的方法，其特征是：在由处理机EDC电路（例如EDC1）或处理机奇偶检验位电路确定存在有不再能被它进行校正的故障时，断开有关的存储器组态处理机对（SpP0/SpP1）并且用接入一个备用的存储器组态处理机对来代替。
8、根据权利要求2至7中任一权利要求所述的方法，其特征是：在尽管经过一属于该存储器组态处理机对（SpO0/SpP1）的处理机EDC电路进行过校正而由一处理机比较线路（Vp）仍确定存在故障时，断开所属存储器组态处理机对（SpP0/SpP1，例如借助Sc）并且用接入一个备用的存储器组态处理机对来代替。
9、根据前述权利要求之一所述的方法，其特征是：
有关的存储器组态处理机对（SpP0/SpP1）在一定时间间隔中为检查故障检验线路可以启动和/或进行在一特别存储区段（例如在MB0a/MB0b）中存储的专用检查程序的调用与处理，以对例如存储器EDC电路（M：EDC）和/或对处理机EDC电路（EDC0/EDC1）和/或对存储器比较电路（V0/V3）和/或地处理机比较电路（Vp）进行检查。
CN87101839A 1986-03-12 1987-03-12 通讯系统的中央控制单元和使其工作的方法 Expired CN1016828B (zh)

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