CN1015861B

CN1015861B - 通信交换部件

Info

Publication number: CN1015861B
Application number: CN89107540A
Authority: CN
Inventors: 皮特·艾玛·奥尤斯特·巴里; 简·利文·伯特·迪·格罗特
Original assignee: Alcatel NV
Current assignee: Alcatel Lucent NV
Priority date: 1988-10-03
Filing date: 1989-09-30
Publication date: 1992-03-11
Also published as: US5271002A; AU2542288A; NO176260B; AU621315B2; HK70996A; MW5289A1; EP0409832B1; ES2015817A6; DE3888699T2; NO902269L; ZA897192B; CN1043052A; WO1990004316A1; NO902269D0; IL91782A0; MX173381B; EP0409832A1; DE3888699D1; CA1335610C; NO176260C

Abstract

通信交换部件具有多个输入接收器电路，多个输出传送器电路，及多个控制电路，每个控制电路具有一个数据写入总线和具有多个数据缓冲器将输入电路与数据总线相耦合，并具有多个RAM，每个RAM具有单独与数据写入总线相连的输入，和一个单独与各自的输出电路之一相连接的输出。

Description

本发明涉及通信交换部件。该部件带有多个输入电路，多个输出电路。至少一组存储器电路分配在上述各自的输出电路之一，和至少一个控制电路，它有数据写入总线，上述输入电路的数据输出及上述一组存储器电路的数据输入与其相耦合，上述一组存储器电路具有的数据输出与上述输出电路相耦合。

这样的通信交换部件已在国际专利申请号PCT/EP88/00212（P.Debuysscher 5）中描述。这个已知的交换部件包括多个存储器电路组，每组存储器电路的数据输入和输出是分别通过数据读出总线与数据写入总线上的共同输出以及与输出或传送器电路相连接。输入或接收器电路进一步与读出和写入控制电路相连它是提供为所有存储电路共用的并通过地址总线与这些存储器电路相连接。按顺序每次只有一组的一个存储器电路可被选择以从接收器电路输入数据，或输出数据到分配的输出或传送器电路。这意味着同样的数据不能写入两个或更多的传送器电路，比如当必需建立一个点对多点的连接就可能需要。也由于对这些电路来说各种存储器电路的读出必需依次进行，该操作比较耗费时间。

本发明的目的是提供一种上述类型的通信交换部件，但没有这些缺点。

根据本发明这个目的是可以达到的，因为上述存储器电路组的上述数据输入和输出是分别与上述数据写入总线和上述各自的输出电路单独相连的。

这样，数据可由同一的写入操作同时写到两个或更多存储器电路，同时数据能由同一的读出操作传送到相关的输出电路。

在“Subscribe loops and services Boston”国际会议上（9月11-16，1988）题为“A flexible Customer Premises network concept based on ATM Principles”的报告中，B.Pauwels已设想了一个同步传送模式的双坐标转换部件，其中多个M存储器电路的N个组的每一个数据输入是与多个N数据写入总线的各自的一个相连接。然而，N输入或接收电路只与这些总线的各自之一相连接，还有，N存储器电路的M个组是分配到多个M输出电路的各自一个输出上。在那里通过M数据读出总线相连接，这样在每个N的M组的存储电路上的读出必需依次进行。

本通信交换部件的另一特点是上述的存储电路组具有一个共用写入信号输入以及一个共用读出信号输入。

本通信交换部件的另一特点是上述输入电路通过数据缓冲器装置分别与上述数据总线耦合，并能以交错的方式在上述的数据缓冲器装置中存储数据组，每一数据组是在第一时间间隔中被存储的，上述数据缓冲器装置是在第二时间间隔中把各自的数据组连续地放入到上述数据总线，该第二时间间隔是由第三时间间隔与第一时间间隔区分出来的。该交换部件进一步包括一个时钟电路提供写入和读出信号，使上述存储器电路的上述写入和读出信号的输入操作分别在上述第二和第三时间间隔期间进行。

本通信交换部件的另一个特点是上述存储器电路是单口型的随机存取存储器（RAM）。

RAM比FIFO要好，因为后者引入相对大的延迟。另一方面单口型的RAM有很多优点，当其集成在一芯片上时，占用的表面积比双口型的要小，同时因而也比较便宜。

通过附图与下述的实施例的描述，本发明上述的和其他的目的和特征将更加明显，本发明将会得到很好的理解，其中附图有：

图1表示根据本发明的通信交换部件SE;

图2示出图1中数据缓冲器DB0101的第一个实施例;

图3是说明图2中的数据缓冲器DB0101的运转的脉冲波型;

图4示出图1中的数据缓冲器DB0101的第二个实施例;

图5是说明图4中的数据缓冲器运转的脉冲波型;

图6更加详细地示出了图1中的RAM0101;

图7表示图示说明图1中的存储器RAM0101的运转的脉冲波型;

图8更加详细地示出了图7中的写入指示器WP。

图1中所示的通信交换部件SE形成一个通信交换网络的一部分，其中多个这样的元件以模块方式连接起来。根据异步传送模式（ATM）技术，交换部件SE能把传输的数字信号的固定长度的包或单元交换，也称之为异步时间分配（ATD）技术，从多个16信号输入R01到R16转换到多个信号输出T01到T17。每一个单元包括例如36字节，其中使用4字节作为标题，其余的32作为数据。

交换部件SE包括16个接收器电路RC01/16，17个传输电路TC01/17，8个控制或中央存储器电路CM01/08，1个交换部件控制电路SEC和1个时钟电路CLC。其中的这些电路只有CLC，SEC，RC01，RC16，TC01，TC16，TC17，CMC01和CMC08如图所示出的进行了互连。从下文将会更加清楚。

在国际专利申请号PCT/EP88/00273（B.Pauwels 1）中描述的类型中，接收器电路RC01/16是重要的，但不完全，它涉及上述的两坐标交换部件，每一个具有各自的单线数据输入R01/16，各自的单线地址输出A01/16和各自的8线数据输出D01/16，其构成的线分别由D0101到D0108/D1601到D1608示出。每一个接收器电路进一步包括一连接到选择总线SB的附加数据输入，和两个时钟输入CL1和CL2，它们对所有的接收器电路是公用的。假设数据以600 Megabits/sec提供到RC01/16，则时钟信号CL1具有600/8或75MHz的字节频率，而由于每一单元包含36字节或288位，时钟信号CL2具有相等于600/288MHz的单元频率。

每一个中央存储器电路CMC01到CMC08包括16个地址缓冲器AB0101/1601到AB0108/1608，它们被分配到接收器电路RC01到RC16，16个数据缓冲器DB0101 /1601到DB0108/1608也被分布到这些接收器电路，17个单通道的随机存取存储器（或RAMs）RAM0101/1701到RAM0108/1708分别分布到传送器电路TC01到TC17，17个复用器MUX0101/1701到MUX0108/1708与这些RAMs相联系。一个17线地址总线AB01到AB08和一个36线数据总线DB01到DB08。

相应接收器电路RC01到RC16的16个地址输出A01到A16分别与8个地址缓冲器AB0101/0108到AB1601/1608组的并行连接的输入组连接，这些接收器电路的数据输出D0101/0108到D1601/1608单独分别地与数据缓冲器DB0101/0108的输出相连接。

每一个地址缓冲器具有一个17线地址输出，同一个中央存储器电路的地址缓冲器输出与分配到该存储器电路的17线地址总线相连接。同样，每一个数据缓冲器具有一个分配到此存储器电路的36线数据总线。例如，CM01和CM08的地址和数据缓冲器的输出分别连接到地址总线AB01和AB08和数据总线DB01和DB08。

中央存储器电路CMC01到CMC08的17个RAMsRAM0101/1701到RAM0108/1708的每个都有单线地址输出，该单线地址输出是单独地与地址总线的17条线之一对应的线相连接，并具有与相关地址总线相连接的一个36线的数据输入。例如，包括在CMC01中的RAMs RAM0101到RAM1701的地址输入是与17线地址总线AB01的对应的线相连。这些RAMs的数据输入与36线数据总线DB01并行连接。每一个RAMs也具有一个36线输出，它与具有单线输出的相关复用器的36线输入相连接。交换部件SE的所有RAMs还有一个共用写入信号输入W和一个共用读出信号输入R。8个复用器DMUX0101/0108到DMUX1701/1708组的输出是分别连接到传送器电路TC01到TC17的8个输入。

这些传送器电路TC01到TC17分别具有信号输出T01到T17。T01到T16是与其它的交换部件（未示出）相连接，而T17是与交换部件控制电路SEC相连，从那里通过选择总线SB连到每一个接收器电路RC01到RC16的数据输入，这是以国际PCT专利申请号PCT/EP88/00482（P.Barri4）所描述的方式进行的。

最后，时钟电路CLC响应施加的时钟信号CL1和CL2，提供了图3，5和7中示出的下述输出信号：

-时钟信号CL3（图3，5）具有37.5MHz的频率，即CL1的半频率，及一个周期T3;

-交错的时钟信号CS01到CS18（图3，5），它具有每个相等于CL3的18倍的周期，并包括每个负向的脉冲，也称为CS01/18并具有相等于T3的持续时间;

-写入和读出信号W和P（图7）。W包括一个发生在CS01/16持续期的多个负向脉冲。而R包括产生在CS17持续期的一个负向脉冲。写入和读出信号W和R施加到RAMs的相似命名的输入上。

因为所有的数据缓冲器是相同的，因此只有其中之一即DB0101在图2中详细示出。这个数据缓冲器电路DB0101包括4个D触发器DF1到DF4，38个闭锁电路L01到L38。和36个三态缓冲器TB37/38/03/04/……/35/36。缓冲器DB0101的数据输入D0101与DF1的D输入相连接。其数据输出Q₁分别连接到DF2和DF3的D输入。DF2的数据输出Q2与DF4的D输入相连接。DF3的数据输出Q₃分别与闭锁电路L02/04/……/36和L01/03……/35的数据输入相连接，而数据输出L01和L02分别与L37和L38的数据输入相连接。闭锁电路的数据输出L37，L38，L03，L04，……，L35，L36与各自的三态缓冲器TB37，TB38，TB03，TB04，……，TB35，TB36的输入相连接，其输出M37/38/03/……/35/36构成缓冲器DB0101的36线输出。DF1/2，DF3/4，L01/02，C037/38/03/04的时钟输入是分别由时钟信号CL1，CL3，CS01，CS02…，CS18控制的，而所有的三态缓冲器是由CS01控制的。

应该注意到中央存储器电路CMC01的其他数据缓冲器DB0201到DB1601的三态缓冲器也相似地分别由时钟信号CS02到CS16控制。通常，缓冲器DB0101/0108到DB1601/1608分别由时钟信号CS01到CS16控制。

数据缓冲器DB0101的另一实施例已在图3中示出。它包括两个触发器DF1和DF2和35个闭锁电路L01到L35。缓冲器DB0101的数据输入D0101连接到DF1的输入，其数据输出Q1是与DF2和L35的数据输入相连接。DF2和L35的数据输出Q3和R4是分别与闭锁电路L01/03/…/33和L02/04/…/34的数据输入相连接。这些电路L01/35和DF2的数据输出L01，L02，…L33，L34，Q3，Q4以图2中相似的方式与各自的三态缓冲器（未示出）的输入相连接，而这些三态缓冲器的输出构成了缓冲器DB0101的36线输出M0101。DF1，DF2/L35;L01/02;和L33/34的时钟输入是分别由时钟信号CL1，CL3，CS01，…CS17控制的。

由于所有的RAMs是相似的，因此只将其中之一即RAM0101详细地示于图6中。该单口道的RAM具有一个地址输入地AB01，一个写入信号输入W，一个读出信号输入R和一个数据输出MUX0101并包括一个存储器MEM，一个写入指示器WP，一个读出指示器RP，一个比较器COMP，一个复用器MUX，一个寄存器REG，一个三态缓冲器TB和门电路GC1和GC2。36线数据输入DB01与存储器MEM的36线数据输入/输出DI0以及与寄存器REG的36线输入相连接，其36线输出构成缓冲器的输出MUX0101。写入和读出指示器WP和RP具有6线地址输出，该输出与复用器MUX的相应输入相连接，MUX的6线输出是与存储器MEM的地址输入AI相连接。WP和RP的地址输出也与具有“满”和“空”输出F和E的比较器COMP相连接，它是当存储器分别为填满和空闲时起作用，并分别控制门电路GC1和 GC2。GC1的其他输入是W和AB01，GC1的输出控制三态缓冲器TB以及写入指示器WP和比较器COMP。GC2的另一个输入和GC2的输出控制寄存器REG，复用器MUX，读出指示器RP和比较器COMP，由这些门电路提供的输出信号GC1和GC2可由本说明书最后给出的布尔函数（1）和（2）表示，其中AB′01是AB01的补数。

图6的写入和读出指示器是图8中示出的闭环移位寄存器类型。后图中特别详细地示出了写入指示器WP。该写入指示器包括一个带有6级DA1到DA6（每级由一个D触发器构成）的一个闭环移位寄存器。这些触发器DA1/5的数据输出A1/5是通过与门GA2/6的第一个输入与DA2/6的数据输入相连接，A1/6的输出也与一个门电路GC相连，其输出直接连接到一个或门OR的第一个输入，并通过一个倒相器1NV连到与门GA2/6的第二个输入上。数据输出A5和A6通过一个专有的异或门连接到或门OR的第二个输入。门电路GC在其输出提供一个控制信号GC，它可用本说明书最后所给出的布尔函数（3）表示，而其中A′1/6是A1/6的补数。DA1/6各级的时钟输入连接到共同写入信号输入W。

当A1/6的输出是在0时，门电路GC的输出被启动，其结果是级DA1通过或门OR被置于1条件状态。每一次写入信号W被激励后，闭环移位寄存器通过1至52个连续位置步进一次。当达到最后一位时，其中信号A′1，A2，A′3，A4，A′5和A6全部激励，GC的输出也被启动，其结果是寄存器回到其原来的条件状态。

上面描述的交换部件SE的运转如下，例如假设当其288位或36字节的数据单元以600MHz的位时钟率提供到接收器电路RC01/16的信号输入R01/16。在这些接收器电路中以交错的方式用相等于周期的T3交替延迟进行单元的处理。

用上述国际专利申请号PCT/EP88/00273（B.Pauwels 1）所描述的相似的方式，每个接收器电路RC01/16在其8线数据输出D01/16上在字节时钟频率CL1＝75MHz下连续提供应用数据单元的36字节。这说明加到RC01/16数据单元的36数据字节的第一，第二，…，第八位是连续出现在D01/16输出的各自D0101，…，D0108/D1601线上。由于接收器电路RC01116的交替操作，施加到其上的数据单元的相应各位是连续出现在带有交替延迟等于T3的相应输出线上。例如，施加到其上的接收器电路RC01中第一位组，称为每一单元的36字节的B01，B02，…B36是连续产生在D0101输出线上。而施加到RC16上的每单元的36字节的第一位组，如图3所示的在由RC01产生B01，B02，…，B36之后在输出线D1601上连续产生等于15交替延迟T3的一个时间间隔。

限定一个或更多个发送器电路TC01/17的17地址位，在接收器电路RC01/16中接收的数据单元必须发送到发送器电路连续出现在以时钟频率CL3即周期T3的该接收器电路RC01/16的单地址输出A01/16上。这与上述提到的PCT专利申请所描述的有些区别，在PCT专利中地址位是并行提供的。也由于接收器电路的交替操作，相应的地址位是连续产生在具有相等于周期T3交替延迟的输出A01/16上。

在上提到的国际专利申请号PCT/EP88/00212（PDebugsscher 5）中描述的以相同的方式由RC01 16处理的每单元字节是以8位分开，它们被施加到相应的8控制或中央存储器电路中去。

只有当考虑中央存储器电路CMC01时，从遵照上述和图1可见，即提供到RC01/16上的单元的36字节的第一数据位组是以字节时钟频率CL1＝75MHz和以具有交替延迟等于周期T3的交替方式，连续施加到数据缓冲电路DB0101/1601上。以相似的方式将由RC01/16产生的地址位组以时钟频率为CL3＝37.5MHz和以同样交替方式连续施加到地址缓冲电路AB0101/1601。这样，每一个施加到存储器电路的数据比特流伴随有相应地址比特流。例如，施加到DB0101上的数据比特流伴随有加到AB0101上的地址比特流，而对DB1601和AB1601也完全相同。

施加到DB0101/1601上的交替的数据比特流和施加到AB0101/1601上的交替地址比特流由此进入，然后以交替的方式分别施加到的数据总线DB01和地址总线AB01。此后将对地址缓冲器AB0101和图2中的数据缓冲器DB0101进行描述。

在地址缓冲器AB0101中进行串行到并行的转换，这样与单元的数据位相关联的17地址位组出在现在该缓冲器的17线输出上，因此也出现在地址总线AB01上。结果将总线AB01与RAMsRAM0101/1701相连接的地址线的一个或多个激励。

图2中的数据缓冲器DB0101中的数据比特流D0101包括提供到缓冲器中每一单元的数据位B01到B36，是以图2和3中示出的方式进行处理，并以此作参考。

在字节时钟CL1的控制下，数据比特流进入到触发器DF1和DF2中并分别出现在具有相等于T1和T3的延迟的输出Q1和Q2上。T1是CL1的周期。这两个相互延迟的数据比特流然后被取样进入到触发器DF3和DE5中，它们构成取样装置，在较慢时钟CL3的控制下两取样数据比特流包括数据位B02，B04，…和B01，B03，…，每一个以时间间隔T3分别出现在DF3和DF4的输出Q3和Q4上。最后在时钟脉冲CS01到CS18控制下，对位B01，B02;…;B35，B36分别连续闭锁在成对的闭锁电路L01，L02;…;L35，L36中，而在CS02的控制下位B01和B02闭锁在闭锁电路L37和L38中。也就是说36个取样位B01/02/03/04 B05/B06…，B35/B36分别由各自的时钟信号;CS02;CS03;…;CS18闭锁在各自的闭锁寄存器L37/38/03/04;L05/06;…;L35/L36中。这意味着所有这些36位在时钟信号CS01进行到CS18期间内可在闭锁输出上取得。这就是为什么这些输出通过由CS01控制的三态缓冲器TB37/38/03/04/…/35/36连接到缓冲器DB0101的输出M37/38/03/04/…/35/36上的原因。确实，用这种方法在CS01期间的把在DB0101上取得的，称为M0101的输出数据置于总线DB01上。

提供使用附加闭锁电路L37和L38的必要性出现在图3中，其中标为NS的部分代表时间间隔，在此期间信息不很稳定。设有L37和L38时在CS01到CS18期间信息永不会完全稳定，但由于备有L37和L38在CS01期间内备有的称为M010101的数据变得稳定，而因此可由CS01输出到的数据总线DB01上。

同样在中央存储器电路BMC01的数据缓冲器DB0201到DB1601中备有的，称为M0201（图7）到M1601的数据分别由时钟信号CS02到CS16（没有示出）置于数据总线DB01上。

通常，将在数据缓冲存储器DB0101/1601到DB0108/1608中备有的数据分别由时钟信号CS01到CS16置于各自的数据总线DB01到DB08上。

应该注意到关于图2示出的缓冲器，当与上述提到的国际专利申请号PCT/EP88/00212（P.Debuysscher 5）中示出的用相似的解决方案相比，它包括了通过CL1定时的一个36位移位寄存器与并行的36位闭锁寄存器相连。本发明具有较低的功耗。确实，代替在频率CL1下工作，图2中只有电路DF1/2工作在此频率下，而DF3/4在较低频率CL3下工作，而闭锁电路是由较低频率脉冲CS01/18控制。还有，采用相同的控制脉冲CL1，CL3和CS01/18来控制所有的缓冲器电路。

在图4中示出的数据缓冲存储器DB0101的运转略有不同，但与刚刚描述的图2中的很相似。的确，从图5可看到输入数据比特流D0101是在字节时钟CL1的控制下进入到触发器DF1中的，因此在此触发器的输出Q1上产生的比特流是在时钟CL3的控制下在DF2和L35中进行取样的。这样两个取样的数字比特流Q3和Q4包括数据位B01/03/05，…和B02/04/06，每位具有一个分别时间间隔T3出现在相似命名的输出DF2和L35的Q3和Q4上。最后在时钟脉冲CS01到CS17的控制下位对B01，B02;…，B35，B36分别相连闭锁在成对的闭锁电路L01，L02;…;L33，L34中。因为DF2和L35在CS17消失后分别存储位B35和B36，故它们的输出Q3和Q4是与L01/…/L34的输出一起与上述的三态缓冲存储器相连接的。

置于以上述的方式置于上面提到的数据总线DB01的数据可写入相应的一个或多个RAMs内，取决于门电路GC1的输出GC1的条件，即写入输入W和地址输入AB01以及比较器COMP的“满”输出F的条件。相反地，存储在最大16数据缓冲器中的数据可连续写入到每一个RAM中，也同样取决于GC1的输出条件。

例如，当W，AB01和F如在图7中所示时，输出信号GC1具有两个负向的写入脉冲01和16。由这些脉冲之一使得呈现在数据输入DB01的数据M0101和M1601经过TB施加到存储器MEM的数据输入/输出DIU上，并在那里写入到地址中，而后经由复用器施加到这个存储器的地址输入AI。由WP提供有的而不是由RP提供的地址施加到AI，因为此时激励了门电路GC2的输出。脉冲01和16的每个后缘使写入指示器WP步进同时比较器COMP被告知写入操作已经进行。当比较器COMP检测到WP和RP时是在相同位置时，该信息是必要的，并必需要确定这信息是否是相应于满的或空的存储器。确实，当在此情况最后操作是一个写入操作，那么存储器MEM填满，而如果最后一个操作是读出操作。那么存储器MEM相反是空的。

从图2的上述描述可见，在18个时钟信号CS01到CS19的控制下将数据存储在每一个数据缓冲存储器中，存储在与相同数据总线相关的16个缓冲存储器中的数据在16时钟信号CS01到CS16的控制下连续置于该数据总线上，而后连续写入到一个或多个RAMs中。这说明相等于2T3和相应于时钟信号CS17和CS18的第三个时间间隔借助一个读出信号R保持可从一个RAM读出数据。

更加确切地，如在图6中示出，可读出在由读出指示器RP提供的地址上存储在RAM的存储器MEM中的数据。这取决于门电路GC2的输出条件。亦即，比较器COMP的读出输入R和“空”输入E。例如，当R和E是如图7所示，那么输出信号GC2在CS17期间内具有负向的读出脉冲。通过此脉冲数据呈现在存储器MEMEM的地址中，然后由读出指示器RP经由复用器MUX施加到该存储器MEM的地址输入AI，该MUX是在MEM的数据输入/输出DIO上备有的，并应用于寄存器REG。借助此脉冲的后缘数据读出进入到寄存器REG中。从此寄存器并经由输出MUX0101 将这些数据施加到相关的复用器MUX0101。它在6位选择信号（标出）的控制下将这些数据进行并行到串行的转换。将得到的串行比特流施加到相关的发送器电路TC01，并在此处与从MUX0102到MUX0108施加到那里的7个其他的比特流合并，然后产生在输出T01上。

应该注意到当数据传输到发送器电路TC17上时，它们在控制电路SEC中处理，并施加到选择总线SB，以上述国际专利申请PCT/EP88/00482（P.Barri 4）中描述的方式到达接收器电路RC01/2C之一。

由于每一个RAM的写入和读出操作是依次进行。此RAM可以不是双口型而是单口型。双口型允许同时进行读出和写入，但在一芯片上它要占的表面是单口RAM的1.6倍，因此比较贵。

因为同样的写入信号W以及同样的读出信号R是由交换部件SE的所有RAMs来使用的，所以这些RAMs的读出和写入控制是简单的。还有，因为在这些RAMs的输出上同时提供读出数据，所以所有连接到这些输出的多路解调器可由相同的选择信号控制。

关于上面描述的交换部件SE，最后应注意RAMs的同步运行的任何损失。特别是处理同一单元的位时，例如，由于指示器的非永久失效，将会自动恢复。确实，当连接到交换部件SE输出T01/16的输出链例如只占时间的80%，其余的20%时间通常足够把上述RAMs的非同步写入和读出指示器带入到指出这些RAMs是完空的位置上。在此时刻之前RAMs有一个同步的操作。

GC1＝W+F+AB′01 （1）

GC2＝R+E （2）

GC＝A′1.A2.A′3.A4.A′5.A6+A′1.

A′2.A′3.A′4.A′5.A′6 （3）

虽然以上对本发明的原理连同特定的装置进行了描述，但必须理解本发明的描述只是提供一个例子，并不对本发明的范围进行限制。

Claims

1、一种通信交换部件，具有多个输入电路(RC01/16)，多个输出电路(TCO1/17)，分配到上述输出电路(TCO1/17)的相应一个的至少一组存储器电路(RAM0101/1701)，以及与该输入电路(RC01/16)的数据输出端及与上述一组存储电路(RAM0101/1701)的数据输入端相耦合的至少一个具有数据写入总线(DB01/08)的控制电路(CM01/08)，该组存储电路具有耦合到上述输出电路(TC01/17)的数据输出端，其特征在于上述一组存储电路(RAM0101/1701；RAM0108/0708)的上述数据输入端和输出端是分别与上述数据写入总线(DB0108)和上述相应的输出电路(TC01/17)相耦合的。

2、根据权利要求1的通信交换部件，其特征在于上述存储器电路是单通道型的随机存取存储器。

3、根据权利要求1的通信交换部件，其特征在于每一个上述输入电路（RC01/16）具有并行数据输出端（D01/16），其构成连线与上述的多个控制电路（CMC01/08）中相应的一个相连接。

4、根据权利要求1的通信交换部件，其特征在于上述一组的存储器电路（RAM0101/1701;RAM0108/1708）具有一个共用写入信号输入端（W）以及一个共用读出信号输入端（R）。

5、根据权利要求1的通信交换部件，其特征在于它包括具有共用写入信号输入端（W）以及共用读出信号输入端（R）的多个上述存储器电路组。

6、根据权利要求4或5的通信交换部件，其特征在于上述输入电路（RC01/16）是经由数据缓冲器装置（DB0101/1601;DB0108/1608）分别与上述的数据总线（DB01/08）相耦合，并能以交错的方式在上述数据缓冲器装置中存储数据组（B01/36），每一组是在第一时间间隔期间存储的，上述数据缓冲器装置能将其各自的数据组连续地在第二时间间隔周期置于上述数据总线上，第二时间间隔是由第一时间间隔与第三时间间隔区别出来的，交换部件进一步包括时钟电路（CLC），它提供写入（W）和读出（R）信号，使得上述存储电路的上述写入（W）和读出（R）信号在第二和第三时间间隔期间分别运转。

7、根据权利要求6的通信交换部件，其特征在于上述输入电路的地址输出（A01/16）是通过一个地址缓冲器装置（AB0101/1601;AB0108/1608）分别与上述控制电路（CMC01/08）中的地址总线（AB01/08）相耦合，使得由上述输入电路（RC01/16）提供的存储器电路地址能与置于上述数据总线（DB01/08）的相应数据组相一致时间内连续地置于上述数据总线。

8、根据权利要求7的通信交换部件，其特征在于构成上述地址总线（DB01/08）的组成连线是分别与上述存储器电路（RAM0101/1601;RAM0108/1608）的各自的地址输入相连接，上述地址缓冲器装置（AB0101/1601AB0108/1608）分别能同时激励上述存储器电路的一个或更多个地址输入，该激励是在置于上述地址总线（DB01/08）上的地址控制下进行。

9、根据权利要求6的通信交换部件，其特征在于每一个上述数据缓冲器装置（DB0101;图2，3）含有延迟装置（DF1/2）以接收进入的数据比特流（B01，B02，……），数据比特流是在第一频率（CL1）由输入电路（RC01）产生大量延迟，以便提供有相互延迟m的数据比特流（Q1/2），取样装置DF3/4）用于对每个上述延迟的数据比特流（Q1/2）用等于上述第一频率的1/m的取样频率进行取样，以便提供包含不同于上述进入的数据比特流各位的m取样比特流，闭锁装置用于在各自相应的m闭锁寄存器（L01/03，……;L02/04，……）对上述m取样比特流的各位进行闭锁并工作在上述取样频率下，以及输出装置（TB03/04……）将上述闭锁寄存器的内容同时置于上述数据总线（DB01）。

10、根据权利要求9的通信交换部件，其特征在于上述延迟装置（DF1/2）是由第一（DF1）和第二（DF2）D-触发器构成，两者都是用第一频率控制的，上述第一触发器（DF1）的输出（Q1）连接到上述第二触发器（DF2）的数据输入端，上述第一和第二触发器的输出（Q3/4）构成了延迟装置的输出。

11、根据权利要求10的通信交换部件，其特征在于上述取样装置是由第三（DF3）和第四（DF4）D触发器构成的，两者都控制在上述第二频率（CL3）并具有数据输入端，上述第一（DF1）和第二（DF2）触发器的数据输出端分别与其相连接，以及数据输出端（Q3/4）与上述闭锁装置（LO1/36）耦合。

12、根据权利要求6的通信交换部件，其特征在于每一个上述数据缓冲器装置（DB0101，图4，5）包括取样装置（DF2/L35），用于对进入的数据比特流（Q1）进行取样并具有一个第一频率（CL1），在等于上述第一频率的1/m的取样频率下提供含有上述进入的数据比特流的不同位的大量比特流，闭锁装置（L01/34）用于闭锁上述比特流各位相应的多个闭锁寄存器（L01/03/……，L02/04，……）中的一个，并在上述取样频率操作，以及输出装置将上述闭锁寄存器的内容同时输出到上述数据总线（DB01）。

13、根据权利要求12的通信交换部件，其特征在于上述取样装置是由第一D触发器（DF2）和具有一共用数据输入端（Q1）的闭锁电路（L35）构成，上述进入的数据比特流施加到Q1，以及数据输出端（Q3/4）与上述闭锁装置（L01/34）相耦合，该闭锁装置（L01/34，Q3/4）的输出端和上述第一触发器（DF2）和上述闭锁电路（L35）的输出端是与缓冲器装置的输出端（M0101）相耦合。

14、根据权利要求1的通信交换部件，其特征在于每一个上述存储器电路（RAM0101，图6）具有一个单独的写入和读出控制电路。

15、根据权利要求14的通信交换部件，其特征在于上述单独的写入和读出控制电路，对于一个存储器（MEM）包括一个写入指示器（WP）和一个读出指示器（RP），至少上述指示器之一是由闭环移位寄存器（图8）构成的。

16、根据权利要求15的通信交换部件，其特征在于在上述闭环移位寄存器中，组成各级（DA1/6）的输出端由此与门电路（GC）相耦合以检测至少上述移位寄存器的一个第一预定位置，并将其带入相应的第二预定位置。

17、根据权利要求2的通信交换部件，其特征在于上述的单口的随机存取存储器（RAM0101，图6）具有一个数据输入端（DB01），一个数据输出端（MUX0101），一个地址输入端（AB01），一个写入信号输入端（W）和一个读出信号输入端（R），并包括一个存储器（MEM），它具有一个单数据输入/输出端（DIO），上述数据输入端经由一个开关（TB）与其相耦合，而（TB）通过一个寄存器（REG）与上述数据输出端（MUX0101）相耦合，一个第一门电路（GC1）至少由上述写入（W）和地址（AB01）输入控制并控制上述开关（TB），和一个第二门电路（GC2）至少由上述读出输入端（R）来控制并控制上述寄存器（REG）。

18、根据权利要求17的通信交换部件，其特征在于上述随机存取存储器（RAM0101）还包括一个写入指示器（WP）和一个读出指示器（RP），两者都与该存储器（MEM）的地址输入端（AI）及比较器（COMP）相耦合，当上述存储器（MEM1）填满时它提供第一输出信号（F），而当上述存储器空闲时提供第二输出信号（E），上述第一和第二信号分别控制上述第一（GC1）和第二（GC2）门电路。