CN101438415A - 包括具有超晶格沟道的浮栅存储单元的半导体器件及相关方法 - Google Patents

包括具有超晶格沟道的浮栅存储单元的半导体器件及相关方法 Download PDF

Info

Publication number
CN101438415A
CN101438415A CNA2007800162875A CN200780016287A CN101438415A CN 101438415 A CN101438415 A CN 101438415A CN A2007800162875 A CNA2007800162875 A CN A2007800162875A CN 200780016287 A CN200780016287 A CN 200780016287A CN 101438415 A CN101438415 A CN 101438415A
Authority
CN
China
Prior art keywords
semiconductor
superlattice
layer
semiconductor device
base semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007800162875A
Other languages
English (en)
Other versions
CN101438415B (zh
Inventor
斯考特·A·克瑞普斯
K·V·拉奥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mears Technologies Inc
RJ Mears LLC
Original Assignee
RJ Mears LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US11/381,794 external-priority patent/US20060263980A1/en
Application filed by RJ Mears LLC filed Critical RJ Mears LLC
Priority claimed from PCT/US2007/068155 external-priority patent/WO2007131117A1/en
Publication of CN101438415A publication Critical patent/CN101438415A/zh
Application granted granted Critical
Publication of CN101438415B publication Critical patent/CN101438415B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/151—Compositional structures
    • H01L29/152—Compositional structures with quantum effects only in vertical direction, i.e. layered structures with quantum effects solely resulting from vertical potential variation
    • H01L29/155—Comprising only semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

半导体器件，可以包括半导体衬底(21)和至少一个非易失性存储单元。所述至少一个存储单元可以包括以定距离间隔的源极和漏极区(26，27)，以及超晶格沟道(25)，该超晶格沟道(25)包括源极和漏极区之间的半导体衬底上的多个堆叠层组。超晶格沟道的每个层组可以包括限定基底半导体部分及其上的能带改性层的多个堆叠基底半导体单层，所述能带改性层可以包括限制在相邻基底半导体衬底部分的晶格内的至少一个非半导体单层。浮置栅极(37)可以与超晶格沟道相邻，控制栅极(39)可以与第二栅极(38)绝缘层相邻。

Description

包括具有超晶格沟道的浮栅存储单元的半导体器件及相关方法
技术领域
[0001]本发明涉及半导体领域，更具体地涉及基于能带工程而具有增强特性的半导体及相关方法。
背景技术
[0002]已经提出了诸如通过提高电荷载流子的迁移率来提高半导体器件的性能的结构和技术。例如，授予Currie等人的美国专利申请No.2003/0057416公开了由硅、硅锗、以及弛豫硅制成并包括无杂质区的应变材料层否则将导致性能降低。结果形成的上硅层中的双轴应变改变使得能够得到较高速和/或较低功率器件的载流子迁移率。授予Fitzgerald等人的已公开美国专利申请No.2003/0034529公开了一种同样基于类似应变硅技术的CMOS反相器。
[0003]授予Takagi的美国专利No.6,472,685 B2公开了一种半导体器件，其包括夹在硅层之间的硅和碳层使得第二硅层的导带和价带承受拉伸应变。具有较小有效质量并已被施加于栅极电极的电场所感生的电子被限制在第二硅层中，因此，声称n沟道MOSFET具有较高的迁移率。
[0004]授予lshibashi等人的美国专利No.4,937,204公开了其中交替地并外延地生长少于八个单层且包含分数(fraction)或二元化合物半导体层的多个层的超晶格。主电流的方向垂直于超晶格层。
[0005]授予Wang等人的美国专利No.5,357,119公开了一种具有通过减少分散在超晶格中的合金而实现的较高迁移率的Si-Ge短周期超晶格。在这一系列中，授予Candelaria的美国专利No.5,683,934公开了一种包括沟道层的迁移率提高的MOSFET，该沟道层包括硅和基本以一定百分比出现在硅晶格中的第二种材料的合金，这使得沟道层受到拉张应力。
[0006]授予Tsu的美国专利No.5,216,262公开了一种量子阱结构，其包括两个阻挡层区域和夹在阻挡层之间的薄的外延生长半导体层。每个阻挡层区域由厚度通常在两个至六个单层的范围内的SiO2/Si交替层组成。厚得多的硅区段夹在阻挡层之间。
[0007]同样授予Tsu并由Applied Physics and MaterialsScience & Processing第391-402页于2000年9月6日在线发表的题为“Phenomena in silicon nanostructure devices”的论文公开了硅和氧的半导体原子超晶格(SAS)。Si/O超晶格被公开为可用于硅量子和发光器件。特别是，构造并测试了绿色场致发光二极管结构。二极管结构中的电流是垂直的，即垂直于SAS层。公开的SAS可以包括被诸如氧原子和CO分子等被吸附物质隔开的半导体层。氧的吸附单层之外的硅生长被描述为具有相当低的缺陷密度的外延生长。一种SAS结构包括约八个硅原子层的1.1nm厚的硅部分，另一种结构具有两倍于此的硅厚度。Luo等人在Physical Review Letters，Vol.89，No.7(2002年8月12日)发表的题为“Chemical Design of Direct-GapLight-Emitting Silicon”的论文还讨论了Tsu的发光SAS结构。
[0008]授予Wang、Tsu和Lofgren的已公开国际申请WO 02/103,767A1公开了一种由薄硅和氧、碳、氮、磷、锑、砷或氢制成的阻挡层构建块(building block)使得从而将垂直地流过晶格的电流降低超过四个数量级。绝缘层/阻挡层允许低缺陷的外延硅紧挨着绝缘层沉积。
[0009]授予Mears等人的公开英国专利申请2,347,520公开非周期光子带隙(APBG)结构可以适用于电子带隙工程的原理。特别是，该申请公开例如能带最低点的位置、有效质量等材料参数可以调整而产生具有希望的能带结构特性的新的非周期材料。还公开了诸如导电性、导热性和介电常数或磁导率等其它参数也可以设计到材料中。
[0010]虽然在材料工程上对增大半导体器件中的电荷载流子的迁移率进行了大量努力，还需要有更大的改进。更大的迁移率可以提高器件速度和/或降低器件功率消耗。有了更大的迁移率，即使持续转变到更小的器件特征，也可以保持器件性能。
发明内容
[0011]鉴于前述背景，因此本发明的目的是提供包括具有相对高的电荷载流子迁移率的一个或多个非易失性存储单元的半导体器件。
[0012]依照本发明的这个及其它目的、特征、以及优点由包括至少一个非易失性存储单元的半导体器件来提供，所述至少一个非易失性存储单元包括超晶格沟道。更具体地，该器件可以包括半导体衬底，所述至少一个非易失性存储单元可以包括以定距离间隔的源极和漏极区，所述超晶格沟道可以在所述源极与漏极区之间。所述超晶格沟道可以包括源极与漏极区之间的半导体衬底上的多个堆叠层组。此外，超晶格沟道的每个层组可以包括限定基底半导体部分及其上的能带改性层的多个堆叠基底半导体单层。而且，所述能带改性层可以包括限制在相邻基底半导体衬底部分的晶格内的至少一个非半导体单层。
[0013]所述至少一个非易失性存储单元还可以包括与超晶格沟道相邻的浮置栅极，以及与浮置栅极相邻的控制栅极。在一个实施例中，所述至少一个非易失性存储单元还可以包括浮置栅极与控制栅极之间的第一绝缘层(例如氧化物层)。第二绝缘层也可以在超晶格沟道与浮置栅极之间。在替代实施例中，超晶格绝缘层可以在浮置栅极与控制栅极之间使得有利地提供浮置与控制栅极之间的垂直绝缘。
[0014]更具体地说，所述超晶格沟道可以在其中具有公共能带结构(common energy band structure)，并且其还可以具有比不存在能带改性层的情况下可能出现的更高的电荷载流子迁移率。举例来说，每个基底半导体衬底部分可以包括硅和锗中的至少一个，每个能带改性层可以包括氧。此外，每个能带改性层可以具有一个单层的厚度，每个基底半导体部分可以具有小于八个单层的厚度。
[0015]所述超晶格还可以具有基本直接的能带隙，并且其还可以包括最上层组上的基底半导体盖层。在一个实施例中，所有的基底半导体部分可以具有相同数目的单层的厚度。依照替代实施例，至少一些基底半导体部分可以具有不同数目的单层的厚度。另外，例如，每个能带改性层可以包括选自由氧、氮、氟、以及碳-氧组成的组中的非半导体。源极和漏极区中的至少一个上还可以包括接触层。
[0016]本发明的另一方面意在一种用于制造包括至少一个非易失性存储单元的半导体器件的方法，所述至少一个非易失性存储单元包括超晶格沟道。更具体地，该方法可以包括通过形成以定距离间隔的源极和漏极区并在源极和漏极区之间形成超晶格沟道来形成所述至少一个非易失性存储单元。所述超晶格沟道可以包括源极和漏极区之间的半导体衬底上的多个堆叠层组。此外，超晶格沟道的每个层组可以包括限定基底半导体部分及其上的能带改性层的多个堆叠基底半导体单层。而且，所述能带改性层可以包括限制在相邻基底半导体衬底部分的晶格内的至少一个非半导体单层。
[0017]形成所述至少一个非易失性存储单元还可以包括与超晶格沟道相邻的浮置栅极，以及与浮置栅极相邻的控制栅极。在一个实施例中，可以在浮置栅极与控制栅极之间形成第一绝缘层(例如氧化物层)。还可以在超晶格沟道与浮置栅极之间形成第二绝缘层。在替代实施例中，可以在浮置栅极与控制栅极之间形成超晶格绝缘层使得有利地提供浮置与控制栅极之间的垂直绝缘。
附图说明
[0018]图1是依照本发明的包括具有超晶格沟道的非易失性存储单元的半导体器件的示意横截面图。
[0019]图2是图1的半导体器件的替代实施例的示意横截面图。
[0020]图3是如图1中所示的超晶格的显著放大示意横截面图。
[0021]图4是图1中所示超晶格的一部分的透视示意原子图。
[0022]图5是可以在图1的器件中使用的超晶格的另一实施例的显著放大示意横截面图。
[0023]图6A是从如在现有技术中的块体硅和对于如图1-3中所示的4/1 Si/O超晶格两者的伽玛点(G)计算的能带结构的图示。
[0024]图6B是从如在现有技术中的块体硅和对于如图1-3中所示的4/1 Si/O超晶格两者的Z点计算的能带结构的图示。
[0025]图6C是从如在现有技术中的块体硅和对于如图4中所示的5/1/3/1 Si/O超晶格两者的伽玛和Z点计算的能带结构的图示。
[0026]图7A-7D是示出了用于制造图1的半导体器件的方法的一系列示意横截面图。
具体实施方式
[0027]现在将在下文中参照附图来更充分地描述本发明，在所述附图中示出了本发明的优选实施例。但是本发明可以以多种不同的形式来体现，并且不应理解为局限于此处所阐述的实施例。相反，提供了这些实施例，使得本公开将全面而完整，并将向本领域的技术人员充分地传达本发明的范围。相似的附图标记自始至终指示相似的元素，符号′用来指示替代实施例中的类似元素。
[0028]本发明涉及在原子或分子水平控制半导体材料的特性以实现半导体器件内改进的性能。此外，本发明涉及供在半导体器件的传导路径中使用的改进材料的识别、创造、以及使用。
[0029]申请人在不希望受此束缚的情况下建立这样的理论，即如此处所述的某些超晶格降低电荷载流子的有效质量并从而产生较高的电荷载流子迁移率。在文献中用各种定义来描述有效质量。作为有效质量上的改进的措施，申请人对于电子和空穴分别使用“电导率倒易有效质量张量”Me -1和Mh -1，定义为：对于电子：
M e , ij - 1 ( E F , T ) = Σ E > E F ∫ B . Z . ( ▿ k E ( k , n ) ) i ( ▿ k E ( k , n ) ) j ∂ f ( E ( k , n ) , E F , T ) ∂ E d 3 k Σ E > E F ∫ B . Z . f ( E ( k , n ) , E F , T ) d 3 k
对于空穴：
M h , ij - 1 ( E F , T ) = - &Sigma; E < E F &Integral; B . Z . ( &dtri; k E ( k , n ) ) i ( &dtri; k E ( k , n ) ) j &PartialD; f ( E ( k , n ) , E F , T ) &PartialD; E d 3 k &Sigma; E < E F &Integral; B . Z . ( 1 - f ( E ( k , n ) , E F , T ) ) d 3 k
其中，f是费米狄拉克分布，EF是费米能量，T是温度，E(k，n)是与波矢量k和第n能带相应的状态的电子的能量，指数i和j指的是笛卡儿坐标x、y和z，积分在布利渊区(B.Z)上取，并且总和在具有对于电子和空穴分别高于和低于费米能量的能量的能带上取。
[0030]申请人对电导率倒易有效质量张量的定义是这样的，即对于电导率倒易有效质量张量的相应分量的较大值，材料的电导率的张量分量较大。而且，申请人在不希望受限于此的情况下建立这样的理论，即此处所述的超晶格设置电导率倒易有效质量张量的值使得提高材料的传导特性，诸如通常对于电荷载流子运输的优选方向。适当张量元素的倒数称为电导有效质量。换言之，为了表征半导体材料特征，用在载流子运输的预定方向上计算的对于如上所述电子/空穴的电导有效质量来区别改进的材料。
[0031]使用上述措施，可以出于特定目的而选择具有改进的能带结构的材料。一个此类实施例将是用于半导体器件中的沟道区的超晶格25材料。现在将参照图1来首先描述依照本发明的包括超晶格25的非易失性存储器件20。但是，本领域的技术人员将认识到此处所识别的材料可以在诸如分立器件和/或集成电路等许多不同类型的半导体器件中使用。
[0032]所示的存储器件20包括在衬底21上形成的非易失性存储单元。所述存储单元说明性地包括轻掺杂的源极/漏极扩展区22、23，更重掺杂的源极/漏极区26、27，以及由超晶格25在其之间提供的沟道区。为图示的清晰起见，在形成轻掺杂源极/漏极扩展区22、23的同时所掺杂的超晶格25的部分用虚线来指示，而未掺杂部分用实线来指示。如本领域的技术人员将认识到的那样，源极/漏极硅化物层30、31和源极/漏极接触32、33在源极/漏极区26、27上。
[0033]栅极结构35说明性地包括与由超晶格25提供的沟道相邻的第一绝缘层36，和第一绝缘层上的浮置栅极37。栅极结构35还包括浮置栅极37上的第二绝缘层38，以及第二绝缘层上的控制栅极39。举例来说，浮置和控制栅极37、39可以是多晶硅，第一和第二绝缘层36、38可以是氧化物层(即硅氧化物层)。为了图示的清晰起见，第一和第二绝缘层36、38在图1中用点虚线来指示。如本领域的技术人员将认识到的那样，还可以在所示的存储器件20中提供侧壁隔离物40、41，以及控制栅极39上的硅化物层34。
[0034]依照现在参照图2所述的存储器件20＂的替代实施例，如上所述的第一和第二绝缘层36、38可以从栅极结构35＂中省略，并且可以利用超晶格25＂的垂直绝缘特性作为替代。也就是说，在所示的示例中，在不插入绝缘(即氧化物)层的情况下在超晶格25＂上直接形成浮置栅极37＂。如下文中将进一步讨论的，这种构造是可能的，因为此处所述的超晶格25＂材料不仅在横向上(即源极/漏极区26＂、27＂之间)提供提高的迁移率，而且其有利地在垂直方向上充当电流的绝缘体。
[0035]类似地，可以在浮置与控制栅极37＂、39＂之间形成第二超晶格绝缘层55＂使得在其之间提供垂直绝缘。超晶格绝缘层55＂可以具有与超晶格25＂相同的构造，或者它们可以具有不同的构造，其示例将在下文中进一步讨论。当然，如本领域的技术人员将认识到的那样，也可以使用氧化物或其它绝缘层来代替此构造中的超晶格绝缘层55＂。
[0036]申请人已经识别了用于存储器件20的沟道区的改进材料和结构。更具体地说，申请人已识别了具有其对于电子和/或空穴的适当电导有效质量基本上小于对于硅的相应值的能带结构的材料或结构。
[0037]现在另外参照图3和4，所述材料或结构可以是超晶格25的形式，其结构被控制在原子或分子水平，并且可以使用原子或分子层沉积的已知技术来形成。如对图3的示意横截面图的特定参照而可能最透彻地理解的那样，超晶格25包括以堆叠关系布置的多个层组45a-45n。
[0038]超晶格25的每个层组45a-45n说明性地包括限定各自基底半导体部分46a-46n和其上的能带改性层50的多个堆叠基底半导体单层46。为了图示的清晰起见，能带改性层50在图3中用点虚线来指示。
[0039]能带改性层50说明性地包括限制在相邻基底半导体部分的晶格内的一个非半导体单层。在其它实施例中，一个以上此类单层是可能的。应注意到此处提及的非半导体或半导体单层意指用于单层的材料如果成块地形成则将是非半导体或半导体。即，如本领域的技术人员所认识到的那样，诸如半导体等材料的一个单层可能不一定表现出与其成块地形成或在相对较厚层中相同的特性。
[0040]申请人在不希望受此束缚的情况下建立这样的理论，即能带改性层50和相邻基底半导体部分46a-46n引起超晶格25具有在平行层方向上比在其它情况下低的电荷载流子的适当电导有效质量。考虑到另一种方式，此平行方向与堆叠方向垂直。能带改性层50还可以引起超晶格25具有公共能带结构。
[0041]还建立这样的理论，即诸如所示存储器件20等半导体器件基于比在其它情况下低的电导有效质量而取得较高的电荷载流子迁移率。在一些实施例中，且由于由本发明实现的能带工程，如下文中将详细描述的，超晶格25还可以具有基本直接的能带隙，其可能对于光电子器件特别有利。
[0042]如本领域的技术人员将认识到的那样，存储器件20的源极/漏极区22、23、26、27和栅极结构35可以视为用于引起电荷载流子相对于堆叠组45a-45n的层在平行方向上穿过超晶格的运输的区域。本发明也考虑其它此类区域。
[0043]超晶格25还说明性地包括上层组45n上的盖层52。盖层52可以包括多个基底半导体单层46。盖层52可以在基底半导体的2～100单层之间，更优选地在10～50单层之间。在以上图2中所示的实施例中，浮置栅极37＂可以通过将盖层52形成至希望的厚度并将盖层掺杂至希望的掺杂剂浓度来形成。类似地，控制栅极层也可以通过适当地掺杂超晶格绝缘层55＂的盖层52＂和确定其尺寸来形成。
[0044]每个基底半导体部分46a-46n可以包括选自由第IV族半导体、第III-V族半导体、以及第II-VI族半导体组成的组中的基底半导体。当然，如本领域的技术人员将认识到的那样，术语第IV族半导体还包括第IV-IV族半导体。更具体地，例如，所述基底半导体可以包括硅和锗中的至少一个。
[0045]例如，每个能带改性层50可以包括选自由氧、氮、氟、以及碳-氧组成的组中的非半导体。该非半导体也通过下一层的沉积而具有希望的热稳定性使得从而有利于制造。在其它实施例中，如本领域的技术人员将认识到的那样，所述非半导体可以是与给定半导体工艺相容的另一种无机或有机元素或化合物。例如，更具体地，所述基底半导体可以包括硅和锗中的至少一个。
[0046]应注意的是术语单层意指包括单个原子层以及单个分子层。还应注意的是由一个单层提供的能带改性层50还意指包括其中不是所有可能的位置均被占据的单层。例如，特别地参照图4的原子图，对于作为基底半导体材料的硅、及作为能带改性材料的氧，示出了4/1重复结构。对于氧，仅有一半可能的位置被占据。
[0047]在其它实施例中和/或用不同的材料，这一半的占据不一定是如本领域的技术人员将认识到的情形。事实上，即使在此示意图中也可以看到给定单层中的氧的单个原子并不如原子沉积领域的技术人员将认识到的那样精确地沿着平面对准。举例来说，优选的占据范围是充满的可能氧位置的约八分之一至约一半，虽然某些实施例中可以使用其它数字。
[0048]目前在传统半导体工艺中广泛地使用硅和氧，因此，制造商将轻易地能够使用如此处所述的这些材料。现在还广泛地使用原子或单层沉积。因此，如本领域的技术人员将认识到的那样，可以轻易地采用并实现依照本发明而并入超晶格25的半导体器件。
[0049]申请人在不希望受此束缚的情况下建立这样的理论，即对于诸如Si/O超晶格等超晶格，例如，硅单层的数目应理想地为七个或更少，使得超晶格的能带是公共的或始终相对一致的，以实现希望的优点。对于Si/O，图3和4中所示的4/1重复结构已被模型化以指示X轴方向上对于电子和空穴的提高的迁移率。例如，对于电子，所计算的电导有效质量(对于块体硅为各向同性)是0.26，对于X轴方向上的4/1 SiO超晶格，其为0.12，结果得到比值0.46。类似地，对于空穴的计算得到对于块体硅为0.36的值，对于4/1 Si/O超晶格为0.16的值，结果得到比值0.44。
[0050]虽然在某些半导体器件中这样的方向优先特征可能是希望的，其它器件可以受益于与层组平行的任何方向上迁移率的更均匀的增大。如本领域的技术人员将认识到的那样，还可以有益于具有对于电子或空穴两者、或这些电荷载流子中的仅一种的增大迁移率。
[0051]对于超晶格25的4/1 Si/O实施例的较低电导有效质量可以小于其它情况下发生的电导有效质量的三分之二，并且这适用于电子和空穴两者。当然，如本领域的技术人员将认识到的那样，超晶格25还可以在其中包括至少一种类型的电导率掺杂剂。
[0052]事实上，现在另外参照图5，现在将描述具有依照本发明的具有不同特性的超晶格25′的另一实施例。在本实施例中，示出了重复图案3/1/5/1。更具体地，最低的基底半导体部分46a′具有单层，第二最低的基底半导体部分46b′具有五个单层。这种图案在整个超晶格25′中重复。每个能带改性层50′可以包括一个单层。对于包括Si/O的此类超晶格25′，载流子迁移率的提高与层的在平面中的取向无关。图5中未具体地提及的那些其它元素与以上参照图2所讨论的那些类似，并且此处不需要进一步讨论。
[0053]在一些器件实施例中，超晶格的所有基底半导体部分可以具有相同数目的单层的厚度。在其它实施例中，至少一些基底半导体部分可以具有不同数目的单层的厚度。在另外的其它实施例中，所有基底半导体部分可以具有不同数目的单层的厚度。
[0054]在图6A-6C中，示出了使用密度泛函理论(DFT)而计算的能带结构。本领域中众所周知的是DFT低估带隙的绝对值。因此，可以通过适当的“裁剪修正(scissors correction)”来使带隙上的所有能带移位。但是，能带的形状被公知为可靠得多。垂直能量轴应就此而解释。
[0055]图6A示出了从如在现有技术中的块体硅(由连续线表示)和对于如图1中所示的4/1Si/O超晶格25(由虚线表示)两者的从伽玛点(G)计算的能带结构。所述方向参考4/1 Si/O结构的单位晶胞并且不参考传统Si单位晶胞，虽然图1中的(001)方向对应于传统Si单位晶胞的(001)方向，并因此而显示了Si导带最低点的预期位置。图中的(100)和(010)方向对应于传统Si单位晶胞的(110)和(-110)方向。本领域的技术人员将认识到对于4/1Si/O结构，图上的Si能带被折叠使得在适当的倒易晶格方向上表示它们。
[0056]能够看出对于4/1 Si/O结构，导带最低点与块体硅(Si)相反而位于伽玛点，而价带最低点出现在(001)方向上的布利渊区的边缘，我们称其为Z点。由于由附加氧层引入的扰动而引起的能带分裂，还可以注意到与Si的导带最低点的曲率相比4/1 Si/O结构的导带最低点的较大曲率。
[0057]图6B示出了对于块体硅(连续线)和4/1 Si/O超晶格25(虚线)从Z点计算的能带结构。本图示出了(100)方向上价带的提高的曲率。
[0058]图6C示出了从块体硅(连续线)和对于如图5中所示的5/1/3/1 Si/O超晶格25′(虚线)两者的由伽玛和Z点计算的能带结构的图示。由于5/1/3/1 Si/O结构的对称，(100)和(010)方向上所计算的能带结构是等价的。因此，可以预期，在平行于各个层、即垂直于(001)堆叠方向的平面中，电导有效质量和迁移率是各向同性。请注意，在5/1/3/1S i/O示例中，导带最低点和价带最低点均在Z点处或接近于Z点。
[0059]虽然增大的曲率是减小的有效质量的指示，但可以经由电导率倒易有效质量张量计算来进行适当的比较和区别。这引导申请人进一步建立这样的理论，即5/1/3/1超晶格25′应是基本直接的带隙。如本领域的技术人员将理解的那样，用于光跃迁的适当矩阵元素是直接与间接带隙特性之间的区别的另一种指示。
[0060]现在另外参照图7A-7E，现在将描述制造存储器件20的方法。该方法从提供硅衬底21开始。举例来说，该衬底可以具有<100>取向的轻掺杂P型或N型单晶硅的八英寸晶片21，虽然也可以使用其它适当的衬底。依照本示例，随后跨越衬底21的上表面形成超晶格25材料层。
[0061]更具体地，使用原子层沉积来在衬底21的整个表面沉积超晶格25并形成外延硅盖层52，如上所述，并且将所述表面平面化以达到图7A的结构。应注意的是在一些实施例中，如本领域的技术人员将认识到的那样，超晶格25材料可以有选择地沉积在将形成沟道的那些区域中，而不是跨越整个衬底21上。此外，不是在所有实施例中都可能需要平面化。
[0062]外延硅盖层52可以具有优选厚度以防止栅极氧化物生长或任何随后的其它氧化期间的超晶格消耗，同时降低或最小化硅盖层的厚度以减少与超晶格平行的任何传导路径。根据用于给定氧化物生长消耗下层硅的约45％的众所周知的关系，硅盖层52可以大于生长的栅极氧化物厚度的45％加上小的增量使得解决为本领域的技术人员所知的制造容差。对于本示例，假设25埃栅极的生长，可以使用约13-15埃的盖层厚度。
[0063]图7B示出了形成第一绝缘层栅极氧化物37、浮置栅极37、第二绝缘层38、以及栅极电极36之后的存储器件20。更具体地，执行了两个栅极氧化物和多晶硅沉积步骤，继之以图案化和/或刻蚀以形成栅极堆层。多晶硅沉积指的是将硅低压化学汽相沉积(LPCVD)到氧化物上的(因此其形成多晶硅材料)。所述步骤包括用P+或As-进行掺杂以使其导电，并且例如所述层可以约250nm厚。如本领域的技术人员将认识到的那样，在LDD形成之后则可以在超晶格25之上形成侧壁隔离物40、41。
[0064]在替代实施例中，第一栅极绝缘层36可以省略，并在浮置栅极层37而不是第二栅极绝缘层38上以与如上所述相同的方式形成超晶格绝缘层55＂。如本领域的技术人员将认识到的那样，这提供了如图2中所示的替代栅极结构。
[0065]如本领域的技术人员将认识到的那样，部分超晶格25材料和衬底21可以在源极/漏极区中去除。如可以看到的那样，此步骤还形成位于超晶格25下面的衬底21的下层部分24。可以以与上文中对于栅极结构35所述的类似的方式来刻蚀超晶格25。但是，应注意的是在超晶格25中存在例如氧等非半导体，除非含氧量高到足以形成SiO2并且可以使用为氧化物而非硅配置的刻蚀剂来更容易地刻蚀，否则仍然用为硅或多晶硅配置的刻蚀剂来刻蚀超晶格。当然，如本领域的技术人员将认识到的那样，对于给定执行过程的适当刻蚀将根据用于超晶格25和衬底21的结构和材料而改变。
[0066]另外，所述图案化步骤可以包括执行旋涂光刻、烘焙、曝光(即平版印刷步骤)，并将抗蚀剂显影。通常，所述图案随后被转印到在刻蚀步骤期间充当刻蚀掩膜的另一个层(氧化物或氮化物)。所述刻蚀步骤通常是材料选择性(例如比氧化物快十倍地刻蚀硅)的等离子体刻蚀(各向异性、干法刻蚀)并将光刻图案转印到相关材料中。
[0067]参照图7C，使用n型或p型LDD注入、退火、以及清洁来形成轻掺杂的源极和漏极(“LDD”)扩展22、23。在LDD注入之前或之后可以使用退火步骤，但是根据具体的工艺，可以将其省略。所述清洁步骤是化学刻蚀使得在沉积氧化物层之前去除金属和有机物。
[0068]图7D中示出了源极和漏极区26、27的注入。SiO2层被沉积并被回蚀。用适当的N型或P型离子注入来形成源极和漏极区26、27。随后，将该结构退火并清洁。然后执行自对准硅化形成以形成硅化物层30、31、以及34，并形成源极/漏极接触32、33以提供图1中所示的最终半导体器件20。所述硅化物形成亦称硅化(salicidation)。所述硅化工艺包括金属沉积(例如Ti)、氮退火、金属刻蚀、以及二次退火。
[0069]当然，前面所述仅是其中可以使用本发明的工艺和器件的一个示例，本领域的技术人员将理解其在许多其它工艺和器件中的应用和使用。在其它工艺和器件中，本发明的结构可以在一部分晶片或基本上穿过整个晶片来形成。另外，一些实施例中对于形成超晶格25，也可能不需要原子层沉积工具的使用。例如，如本领域的技术人员将认识到的那样，可以用与单层的控制相容的工艺条件使用CVD工具来形成单层。
[0070]本领域的技术人员将想到本发明的许多变体及其它实施例，其具有前述说明及相关附图中出现的教导内容的益处。因此，应理解的是本发明不限于所公开的具体实施例，并且意欲将变体和实施例包括在随附权利要求的范围内。

Claims (34)

1.一种半导体器件，其包括：
半导体衬底；以及
至少一个非易失性存储单元，该至少一个非易失性存储单元包括：
间隔开的源极区和漏极区，
超晶格沟道，该超晶格沟道包括在所述源极区和漏极区之间的所述半导体衬底上的多个堆叠的层组，
所述超晶格沟道的每个层组包括多个堆叠的基底半导体单层，该多个堆叠的基底半导体单层限定基底半导体部分及其上的能带改性层，
所述能带改性层包括限制在相邻基底半导体部分的晶格内的至少一个非半导体单层，
与所述超晶格沟道相邻的浮置栅极，以及
与所述浮置栅极电极相邻的控制栅极。
2.权利要求1的半导体器件，其中，所述非易失性存储单元还包括在所述浮置栅极与所述控制栅极之间的第一绝缘层。
3.权利要求2的半导体器件，其中，所述至少一个非易失性存储单元还包括在所述超晶格沟道与所述浮置栅极之间的第二绝缘层。
4.权利要求1的半导体器件，其中，所述至少一个非易失性存储单元还包括在所述浮置栅极与所述控制栅极之间的超晶格绝缘层。
5.权利要求1的半导体器件，还包括所述源极区与漏极区中的至少一个上的接触层。
6.权利要求1的半导体器件，其中，所述超晶格沟道在其中具有公共能带结构。
7.权利要求1的半导体器件，其中，所述超晶格沟道具有比没有能带改性层的情况下更高的电荷载流子迁移率。
8.权利要求1的半导体器件，其中，每个基底半导体部分包括硅。
9.权利要求1的半导体器件，其中，每个基底半导体部分包括锗。
10.权利要求1的半导体器件，其中，每个能带改性层包括氧。
11.权利要求1的半导体器件，其中，每个能带改性层具有一个单层的厚度。
12.权利要求1的半导体器件，其中，每个基底半导体部分具有小于八个单层的厚度。
13.权利要求1的半导体器件，其中，所述超晶格沟道还具有基本直接的能带隙。
14.权利要求1的半导体器件，其中，所述超晶格沟道还包括最上层组上的基底半导体盖层。
15.权利要求1的半导体器件，其中，所有所述基底半导体部分具有相同数目的单层的厚度。
16.权利要求1的半导体器件，其中，至少一些所述基底半导体部分具有不同数目的单层的厚度。
17.权利要求1的半导体器件，其中，每个能带改性层包括选自由氧、氮、氟、以及碳-氧组成的组中的非半导体。
18.一种用于制造半导体器件的方法，其包括：
提供半导体衬底；以及
通过以下步骤形成至少一个非易失性存储单元：
形式间隔开的源极区和漏极区，
形成超晶格沟道，该超晶格沟道包括在所述源极和漏极区之间的所述半导体衬底上的多个堆叠的层组，
所述超晶格沟道的每个层组包括多个堆叠的基底半导体单层，该多个堆叠的基底半导体单层限定基底半导体部分及其上的能带改性层，
所述能带改性层包括限制在相邻基底半导体部分的晶格内的至少一个非半导体单层，
形成与所述超晶格沟道相邻的浮置栅极，以及
形成与所述浮置栅极相邻的控制栅极。
19.权利要求18的方法，其中，形成所述至少一个非易失性存储单元还包括在所述超晶格沟道与所述浮置栅极之间形成第一绝缘层。
20.权利要求19的方法，其中，形成所述至少一个非易失性存储单元还包括在所述浮置栅极与所述控制栅极之间形成第二绝缘层。
21.权利要求18的方法，其中，形成所述至少一个非易失性存储单元还包括在所述浮置栅极与所述控制栅极之间形成超晶格绝缘层。
22.权利要求18的方法，还包括在源极区和漏极区中的至少一个上形成接触层。
23.权利要求18的方法，其中，所述超晶格沟道在其中具有公共能带结构。
24.权利要求18的方法，其中，所述超晶格沟道具有比没有能带改性层的情况下更高的电荷载流子迁移率。
25.权利要求18的方法，其中，每个基底半导体部分包括硅。
26.权利要求18的方法，其中，每个基底半导体部分包括锗。
27.权利要求18的方法，其中，每个能带改性层包括氧。
28.权利要求18的方法，其中，每个能带改性层具有一个单层的厚度。
29.权利要求18的方法，其中，每个基底半导体部分具有小于八个单层的厚度。
30.权利要求18的方法，其中，所述超晶格沟道还具有基本直接的能带隙。
31.权利要求18的方法，其中，形成所述超晶格沟道还包括在最上层组上形成基底半导体盖层。
32.权利要求18的方法，其中，所有所述基底半导体部分具有相同数目的单层的厚度。
33.权利要求18的方法，其中，至少一些基底半导体部分具有不同数目的单层的厚度。
34.权利要求18的方法，其中，每个能带改性层包括选自由氧、氮、氟、以及碳-氧组成的组中的非半导体。
CN2007800162875A 2006-05-05 2007-05-03 包括具有超晶格沟道的浮栅存储单元的半导体器件及相关方法 Active CN101438415B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US11/381,787 US7659539B2 (en) 2003-06-26 2006-05-05 Semiconductor device including a floating gate memory cell with a superlattice channel
US11/381,787 2006-05-05
US11/381,794 US20060263980A1 (en) 2003-06-26 2006-05-05 Method for making a semiconductor device including a floating gate memory cell with a superlattice channel
US11/381,794 2006-05-05
PCT/US2007/068155 WO2007131117A1 (en) 2006-05-05 2007-05-03 Semiconductor device including a floating gate memory cell with a superlattice channel and associated methods

Publications (2)

Publication Number Publication Date
CN101438415A true CN101438415A (zh) 2009-05-20
CN101438415B CN101438415B (zh) 2011-04-13

Family

ID=40219916

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007800162875A Active CN101438415B (zh) 2006-05-05 2007-05-03 包括具有超晶格沟道的浮栅存储单元的半导体器件及相关方法

Country Status (2)

Country Link
US (1) US7659539B2 (zh)
CN (1) CN101438415B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102446951A (zh) * 2010-09-30 2012-05-09 中国科学院微电子研究所 一种半导体结构及其形成方法
CN107112354A (zh) * 2014-11-25 2017-08-29 阿托梅拉公司 包括超晶格和替换金属栅极结构的半导体装置和相关方法
CN110998843A (zh) * 2017-06-13 2020-04-10 阿托梅拉公司 具有含超晶格的凹陷的沟道阵列晶体管（rcat）的半导体器件及相关方法
CN111542925A (zh) * 2017-12-15 2020-08-14 阿托梅拉公司 包括堆叠的半导体芯片的cmos图像传感器和包括超晶格的读出电路系统及相关方法
CN113871459A (zh) * 2019-05-06 2021-12-31 林和 超晶格超大规模集成电路

Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8183595B2 (en) * 2005-07-29 2012-05-22 International Rectifier Corporation Normally off III-nitride semiconductor device having a programmable gate
US7696604B2 (en) * 2007-10-23 2010-04-13 International Business Machines Corporation Silicon germanium heterostructure barrier varactor
CN101819996B (zh) * 2010-04-16 2011-10-26 清华大学 半导体结构
US8563386B2 (en) 2010-11-16 2013-10-22 Globalfoundries Singapore Pte. Ltd. Integrated circuit system with bandgap material and method of manufacture thereof
KR101855023B1 (ko) 2013-11-22 2018-05-04 아토메라 인코포레이티드 정지층을 통한 초격자 펀치를 포함하는 수직 반도체 디바이스 및 관련된 방법
WO2015077580A1 (en) 2013-11-22 2015-05-28 Mears Technologies, Inc. Semiconductor devices including superlattice depletion layer stack and related methods
US9716147B2 (en) 2014-06-09 2017-07-25 Atomera Incorporated Semiconductor devices with enhanced deterministic doping and related methods
US9899479B2 (en) 2015-05-15 2018-02-20 Atomera Incorporated Semiconductor devices with superlattice layers providing halo implant peak confinement and related methods
WO2016196600A1 (en) 2015-06-02 2016-12-08 Atomera Incorporated Method for making enhanced semiconductor structures in single wafer processing chamber with desired uniformity control
US9558939B1 (en) 2016-01-15 2017-01-31 Atomera Incorporated Methods for making a semiconductor device including atomic layer structures using N2O as an oxygen source
TWI614748B (zh) * 2016-05-11 2018-02-11 安托梅拉公司 用於減少列啟動電路功率及周邊漏洩之動態隨機存取記憶體架構及其相關方法
US10109342B2 (en) * 2016-05-11 2018-10-23 Atomera Incorporated Dram architecture to reduce row activation circuitry power and peripheral leakage and related methods
US10170604B2 (en) 2016-08-08 2019-01-01 Atomera Incorporated Method for making a semiconductor device including a resonant tunneling diode with electron mean free path control layers
US10191105B2 (en) 2016-08-17 2019-01-29 Atomera Incorporated Method for making a semiconductor device including threshold voltage measurement circuitry
WO2018213385A1 (en) 2017-05-16 2018-11-22 Atomera Incorporated Semiconductor device and method including a superlattice as a gettering layer
US10109479B1 (en) 2017-07-31 2018-10-23 Atomera Incorporated Method of making a semiconductor device with a buried insulating layer formed by annealing a superlattice
CN111247640B (zh) 2017-08-18 2023-11-03 阿托梅拉公司 包括与超晶格sti界面相邻的非单晶纵梁的半导体器件和方法
US10608043B2 (en) 2017-12-15 2020-03-31 Atomera Incorporation Method for making CMOS image sensor including stacked semiconductor chips and readout circuitry including a superlattice
US10276625B1 (en) 2017-12-15 2019-04-30 Atomera Incorporated CMOS image sensor including superlattice to enhance infrared light absorption
US10396223B2 (en) 2017-12-15 2019-08-27 Atomera Incorporated Method for making CMOS image sensor with buried superlattice layer to reduce crosstalk
US10529757B2 (en) 2017-12-15 2020-01-07 Atomera Incorporated CMOS image sensor including pixels with read circuitry having a superlattice
US10461118B2 (en) 2017-12-15 2019-10-29 Atomera Incorporated Method for making CMOS image sensor including photodiodes with overlying superlattices to reduce crosstalk
US10304881B1 (en) 2017-12-15 2019-05-28 Atomera Incorporated CMOS image sensor with buried superlattice layer to reduce crosstalk
US10608027B2 (en) 2017-12-15 2020-03-31 Atomera Incorporated Method for making CMOS image sensor including stacked semiconductor chips and image processing circuitry including a superlattice
US10355151B2 (en) 2017-12-15 2019-07-16 Atomera Incorporated CMOS image sensor including photodiodes with overlying superlattices to reduce crosstalk
US10361243B2 (en) 2017-12-15 2019-07-23 Atomera Incorporated Method for making CMOS image sensor including superlattice to enhance infrared light absorption
US10367028B2 (en) 2017-12-15 2019-07-30 Atomera Incorporated CMOS image sensor including stacked semiconductor chips and image processing circuitry including a superlattice
US10615209B2 (en) 2017-12-15 2020-04-07 Atomera Incorporated CMOS image sensor including stacked semiconductor chips and readout circuitry including a superlattice
TWI722398B (zh) 2018-03-08 2021-03-21 美商安托梅拉公司 包含具有超晶格之改良接觸結構之半導體元件及相關方法
US10468245B2 (en) 2018-03-09 2019-11-05 Atomera Incorporated Semiconductor device including compound semiconductor materials and an impurity and point defect blocking superlattice
US10727049B2 (en) 2018-03-09 2020-07-28 Atomera Incorporated Method for making a semiconductor device including compound semiconductor materials and an impurity and point defect blocking superlattice
CN112074959A (zh) 2018-04-12 2020-12-11 阿托梅拉公司 用于制造包括超晶格的倒t形沟道场效应晶体管(itfet)的器件和方法
WO2019199923A1 (en) 2018-04-12 2019-10-17 Atomera Incorporated Semiconductor device and method including vertically integrated optical and electronic devices and comprising a superlattice
US10566191B1 (en) 2018-08-30 2020-02-18 Atomera Incorporated Semiconductor device including superlattice structures with reduced defect densities
US10811498B2 (en) 2018-08-30 2020-10-20 Atomera Incorporated Method for making superlattice structures with reduced defect densities
US10840335B2 (en) 2018-11-16 2020-11-17 Atomera Incorporated Method for making semiconductor device including body contact dopant diffusion blocking superlattice to reduce contact resistance
US10840337B2 (en) 2018-11-16 2020-11-17 Atomera Incorporated Method for making a FINFET having reduced contact resistance
US10580866B1 (en) 2018-11-16 2020-03-03 Atomera Incorporated Semiconductor device including source/drain dopant diffusion blocking superlattices to reduce contact resistance
US10818755B2 (en) 2018-11-16 2020-10-27 Atomera Incorporated Method for making semiconductor device including source/drain dopant diffusion blocking superlattices to reduce contact resistance
US10847618B2 (en) 2018-11-16 2020-11-24 Atomera Incorporated Semiconductor device including body contact dopant diffusion blocking superlattice having reduced contact resistance
US10580867B1 (en) 2018-11-16 2020-03-03 Atomera Incorporated FINFET including source and drain regions with dopant diffusion blocking superlattice layers to reduce contact resistance
US10593761B1 (en) 2018-11-16 2020-03-17 Atomera Incorporated Method for making a semiconductor device having reduced contact resistance
US10840336B2 (en) 2018-11-16 2020-11-17 Atomera Incorporated Semiconductor device with metal-semiconductor contacts including oxygen insertion layer to constrain dopants and related methods
US10854717B2 (en) 2018-11-16 2020-12-01 Atomera Incorporated Method for making a FINFET including source and drain dopant diffusion blocking superlattices to reduce contact resistance
US11094818B2 (en) 2019-04-23 2021-08-17 Atomera Incorporated Method for making a semiconductor device including a superlattice and an asymmetric channel and related methods
US10937888B2 (en) 2019-07-17 2021-03-02 Atomera Incorporated Method for making a varactor with a hyper-abrupt junction region including spaced-apart superlattices
US10825901B1 (en) 2019-07-17 2020-11-03 Atomera Incorporated Semiconductor devices including hyper-abrupt junction region including a superlattice
US10879357B1 (en) 2019-07-17 2020-12-29 Atomera Incorporated Method for making a semiconductor device having a hyper-abrupt junction region including a superlattice
US10868120B1 (en) 2019-07-17 2020-12-15 Atomera Incorporated Method for making a varactor with hyper-abrupt junction region including a superlattice
US10937868B2 (en) 2019-07-17 2021-03-02 Atomera Incorporated Method for making semiconductor devices with hyper-abrupt junction region including spaced-apart superlattices
US10840388B1 (en) 2019-07-17 2020-11-17 Atomera Incorporated Varactor with hyper-abrupt junction region including a superlattice
US11183565B2 (en) 2019-07-17 2021-11-23 Atomera Incorporated Semiconductor devices including hyper-abrupt junction region including spaced-apart superlattices and related methods
US10825902B1 (en) 2019-07-17 2020-11-03 Atomera Incorporated Varactor with hyper-abrupt junction region including spaced-apart superlattices
US11437487B2 (en) 2020-01-14 2022-09-06 Atomera Incorporated Bipolar junction transistors including emitter-base and base-collector superlattices
US11177351B2 (en) 2020-02-26 2021-11-16 Atomera Incorporated Semiconductor device including a superlattice with different non-semiconductor material monolayers
US11302823B2 (en) 2020-02-26 2022-04-12 Atomera Incorporated Method for making semiconductor device including a superlattice with different non-semiconductor material monolayers
US11075078B1 (en) 2020-03-06 2021-07-27 Atomera Incorporated Method for making a semiconductor device including a superlattice within a recessed etch
US11569368B2 (en) 2020-06-11 2023-01-31 Atomera Incorporated Method for making semiconductor device including a superlattice and providing reduced gate leakage
US11469302B2 (en) 2020-06-11 2022-10-11 Atomera Incorporated Semiconductor device including a superlattice and providing reduced gate leakage
US11837634B2 (en) 2020-07-02 2023-12-05 Atomera Incorporated Semiconductor device including superlattice with oxygen and carbon monolayers
WO2022187462A1 (en) 2021-03-03 2022-09-09 Atomera Incorporated Radio frequency (rf) semiconductor devices including a ground plane layer having a superlattice and associated methods
US11810784B2 (en) 2021-04-21 2023-11-07 Atomera Incorporated Method for making semiconductor device including a superlattice and enriched silicon 28 epitaxial layer
US11923418B2 (en) 2021-04-21 2024-03-05 Atomera Incorporated Semiconductor device including a superlattice and enriched silicon 28 epitaxial layer
US11682712B2 (en) 2021-05-26 2023-06-20 Atomera Incorporated Method for making semiconductor device including superlattice with O18 enriched monolayers
US11728385B2 (en) 2021-05-26 2023-08-15 Atomera Incorporated Semiconductor device including superlattice with O18 enriched monolayers
US11721546B2 (en) 2021-10-28 2023-08-08 Atomera Incorporated Method for making semiconductor device with selective etching of superlattice to accumulate non-semiconductor atoms
US11631584B1 (en) 2021-10-28 2023-04-18 Atomera Incorporated Method for making semiconductor device with selective etching of superlattice to define etch stop layer
US20230363150A1 (en) 2022-05-04 2023-11-09 Atomera Incorporated Dram sense amplifier architecture with reduced power consumption and related methods

Family Cites Families (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4485128A (en) 1981-11-20 1984-11-27 Chronar Corporation Bandgap control in amorphous semiconductors
JPH0656887B2 (ja) 1982-02-03 1994-07-27 株式会社日立製作所 半導体装置およびその製法
US4594603A (en) 1982-04-22 1986-06-10 Board Of Trustees Of The University Of Illinois Semiconductor device with disordered active region
JPS6127681A (ja) 1984-07-17 1986-02-07 Res Dev Corp Of Japan 超格子構造のチヤネル部をもつ電界効果トランジスタ
US4882609A (en) 1984-11-19 1989-11-21 Max-Planck Gesellschaft Zur Forderung Der Wissenschafter E.V. Semiconductor devices with at least one monoatomic layer of doping atoms
JPS61145820A (ja) 1984-12-20 1986-07-03 Seiko Epson Corp 半導体薄膜材料
JPS61210679A (ja) 1985-03-15 1986-09-18 Sony Corp 半導体装置
JPS61220339A (ja) 1985-03-26 1986-09-30 Nippon Telegr & Teleph Corp <Ntt> 半導体材料特性の制御方法
JPS62219665A (ja) 1986-03-20 1987-09-26 Fujitsu Ltd 超格子薄膜トランジスタ
US4908678A (en) 1986-10-08 1990-03-13 Semiconductor Energy Laboratory Co., Ltd. FET with a super lattice channel
US5081513A (en) 1991-02-28 1992-01-14 Xerox Corporation Electronic device with recovery layer proximate to active layer
US5216262A (en) * 1992-03-02 1993-06-01 Raphael Tsu Quantum well structures useful for semiconductor devices
JPH0643482A (ja) 1992-07-24 1994-02-18 Matsushita Electric Ind Co Ltd 空間光変調素子およびその製造方法
US5357119A (en) * 1993-02-19 1994-10-18 Board Of Regents Of The University Of California Field effect devices having short period superlattice structures using Si and Ge
US5606177A (en) 1993-10-29 1997-02-25 Texas Instruments Incorporated Silicon oxide resonant tunneling diode structure
US5466949A (en) 1994-08-04 1995-11-14 Texas Instruments Incorporated Silicon oxide germanium resonant tunneling
US5627386A (en) 1994-08-11 1997-05-06 The United States Of America As Represented By The Secretary Of The Army Silicon nanostructure light-emitting diode
US5561302A (en) 1994-09-26 1996-10-01 Motorola, Inc. Enhanced mobility MOSFET device and method
US5577061A (en) 1994-12-16 1996-11-19 Hughes Aircraft Company Superlattice cladding layers for mid-infrared lasers
FR2734097B1 (fr) 1995-05-12 1997-06-06 Thomson Csf Laser a semiconducteurs
US6326650B1 (en) 1995-08-03 2001-12-04 Jeremy Allam Method of forming a semiconductor structure
US6344271B1 (en) 1998-11-06 2002-02-05 Nanoenergy Corporation Materials and products using nanostructured non-stoichiometric substances
US6060723A (en) 1997-07-18 2000-05-09 Hitachi, Ltd. Controllable conduction device
EP0843361A1 (en) 1996-11-15 1998-05-20 Hitachi Europe Limited Memory device
WO1998026316A1 (en) 1996-12-13 1998-06-18 Massachusetts Institute Of Technology Tunable microcavity using nonlinear materials in a photonic crystal
US5994164A (en) 1997-03-18 1999-11-30 The Penn State Research Foundation Nanostructure tailoring of material properties using controlled crystallization
US6255150B1 (en) 1997-10-23 2001-07-03 Texas Instruments Incorporated Use of crystalline SiOx barriers for Si-based resonant tunneling diodes
JP3175665B2 (ja) * 1997-10-24 2001-06-11 日本電気株式会社 不揮発性半導体記憶装置のデータ消去方法
US6376337B1 (en) 1997-11-10 2002-04-23 Nanodynamics, Inc. Epitaxial SiOx barrier/insulation layer
JP3443343B2 (ja) 1997-12-03 2003-09-02 松下電器産業株式会社 半導体装置
JP3547037B2 (ja) 1997-12-04 2004-07-28 株式会社リコー 半導体積層構造及び半導体発光素子
US6608327B1 (en) 1998-02-27 2003-08-19 North Carolina State University Gallium nitride semiconductor structure including laterally offset patterned layers
JP3854731B2 (ja) 1998-03-30 2006-12-06 シャープ株式会社 微細構造の製造方法
US6888175B1 (en) 1998-05-29 2005-05-03 Massachusetts Institute Of Technology Compound semiconductor structure with lattice and polarity matched heteroepitaxial layers
RU2142665C1 (ru) 1998-08-10 1999-12-10 Швейкин Василий Иванович Инжекционный лазер
US6586835B1 (en) 1998-08-31 2003-07-01 Micron Technology, Inc. Compact system module with built-in thermoelectric cooling
EP1020900B1 (en) 1999-01-14 2009-08-05 Panasonic Corporation Semiconductor device and method for fabricating the same
EP1168539B1 (en) 1999-03-04 2009-12-16 Nichia Corporation Nitride semiconductor laser device
GB9905196D0 (en) 1999-03-05 1999-04-28 Fujitsu Telecommunications Eur Aperiodic gratings
US6350993B1 (en) 1999-03-12 2002-02-26 International Business Machines Corporation High speed composite p-channel Si/SiGe heterostructure for field effect devices
US6281532B1 (en) 1999-06-28 2001-08-28 Intel Corporation Technique to obtain increased channel mobilities in NMOS transistors by gate electrode engineering
US6570898B2 (en) 1999-09-29 2003-05-27 Xerox Corporation Structure and method for index-guided buried heterostructure AlGalnN laser diodes
US6501092B1 (en) 1999-10-25 2002-12-31 Intel Corporation Integrated semiconductor superlattice optical modulator
RU2173003C2 (ru) 1999-11-25 2001-08-27 Септре Электроникс Лимитед Способ образования кремниевой наноструктуры, решетки кремниевых квантовых проводков и основанных на них устройств
DE10025264A1 (de) 2000-05-22 2001-11-29 Max Planck Gesellschaft Feldeffekt-Transistor auf der Basis von eingebetteten Clusterstrukturen und Verfahren zu seiner Herstellung
US7301199B2 (en) 2000-08-22 2007-11-27 President And Fellows Of Harvard College Nanoscale wires and related devices
US6638838B1 (en) 2000-10-02 2003-10-28 Motorola, Inc. Semiconductor structure including a partially annealed layer and method of forming the same
US6521549B1 (en) 2000-11-28 2003-02-18 Lsi Logic Corporation Method of reducing silicon oxynitride gate insulator thickness in some transistors of a hybrid integrated circuit to obtain increased differential in gate insulator thickness with other transistors of the hybrid circuit
US20020100942A1 (en) 2000-12-04 2002-08-01 Fitzgerald Eugene A. CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
US6673646B2 (en) 2001-02-28 2004-01-06 Motorola, Inc. Growth of compound semiconductor structures on patterned oxide films and process for fabricating same
US6690699B2 (en) 2001-03-02 2004-02-10 Lucent Technologies Inc Quantum cascade laser with relaxation-stabilized injection
US6646293B2 (en) 2001-07-18 2003-11-11 Motorola, Inc. Structure for fabricating high electron mobility transistors utilizing the formation of complaint substrates
WO2003025984A2 (en) 2001-09-21 2003-03-27 Amberwave Systems Corporation Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same
DE10158018A1 (de) 2001-11-27 2003-06-12 Infineon Technologies Ag Schicht-Anordnung und Verfahren zum Betreiben einer Schicht-Anordnung als Datenspeicher
US7060632B2 (en) 2002-03-14 2006-06-13 Amberwave Systems Corporation Methods for fabricating strained layers on semiconductor substrates
US6816530B2 (en) 2002-09-30 2004-11-09 Lucent Technologies Inc. Nonlinear semiconductor light sources
JP3840207B2 (ja) 2002-09-30 2006-11-01 株式会社東芝 絶縁膜及び電子素子
US7023010B2 (en) * 2003-04-21 2006-04-04 Nanodynamics, Inc. Si/C superlattice useful for semiconductor devices
US6897472B2 (en) 2003-06-26 2005-05-24 Rj Mears, Llc Semiconductor device including MOSFET having band-engineered superlattice
KR100539158B1 (ko) 2004-04-20 2005-12-26 주식회사 하이닉스반도체 플래쉬 메모리 소자의 게이트간 유전막 형성 방법

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102446951A (zh) * 2010-09-30 2012-05-09 中国科学院微电子研究所 一种半导体结构及其形成方法
CN102446951B (zh) * 2010-09-30 2013-12-18 中国科学院微电子研究所 一种半导体结构及其形成方法
CN107112354A (zh) * 2014-11-25 2017-08-29 阿托梅拉公司 包括超晶格和替换金属栅极结构的半导体装置和相关方法
CN107112354B (zh) * 2014-11-25 2021-01-05 阿托梅拉公司 包括超晶格和替换金属栅极结构的半导体装置和相关方法
CN110998843A (zh) * 2017-06-13 2020-04-10 阿托梅拉公司 具有含超晶格的凹陷的沟道阵列晶体管（rcat）的半导体器件及相关方法
CN110998843B (zh) * 2017-06-13 2023-11-03 阿托梅拉公司 具有含超晶格的凹陷的沟道阵列晶体管（rcat）的半导体器件及相关方法
CN111542925A (zh) * 2017-12-15 2020-08-14 阿托梅拉公司 包括堆叠的半导体芯片的cmos图像传感器和包括超晶格的读出电路系统及相关方法
CN111542925B (zh) * 2017-12-15 2023-11-03 阿托梅拉公司 包括堆叠的半导体芯片的cmos图像传感器和包括超晶格的读出电路系统及相关方法
CN113871461A (zh) * 2019-05-06 2021-12-31 林和 超晶格超大规模集成电路
CN113871457A (zh) * 2019-05-06 2021-12-31 林和 超晶格超大规模集成电路
CN113871458A (zh) * 2019-05-06 2021-12-31 林和 超晶格超大规模集成电路
CN113871457B (zh) * 2019-05-06 2023-08-22 林和 超晶格超大规模集成电路
CN113871460B (zh) * 2019-05-06 2023-09-12 林和 超晶格超大规模集成电路
CN113871458B (zh) * 2019-05-06 2023-09-12 林和 超晶格超大规模集成电路
CN113871459B (zh) * 2019-05-06 2023-09-12 林和 超晶格超大规模集成电路
CN113871461B (zh) * 2019-05-06 2023-09-12 林和 超晶格超大规模集成电路
CN113871460A (zh) * 2019-05-06 2021-12-31 林和 超晶格超大规模集成电路
CN113871459A (zh) * 2019-05-06 2021-12-31 林和 超晶格超大规模集成电路

Also Published As

Publication number Publication date
CN101438415B (zh) 2011-04-13
US20060243963A1 (en) 2006-11-02
US7659539B2 (en) 2010-02-09

Similar Documents

Publication Publication Date Title
CN101438415B (zh) 包括具有超晶格沟道的浮栅存储单元的半导体器件及相关方法
CN101438412A (zh) 具有绝缘体上半导体结构和超晶格的半导体器件及相关方法
US10084045B2 (en) Semiconductor device including a superlattice and replacement metal gate structure and related methods
CN1813353B (zh) 包括能带工程超晶格的半导体装置
US7288457B2 (en) Method for making semiconductor device comprising a superlattice with upper portions extending above adjacent upper portions of source and drain regions
US9972685B2 (en) Vertical semiconductor devices including superlattice punch through stop layer and related methods
US9716147B2 (en) Semiconductor devices with enhanced deterministic doping and related methods
US9406753B2 (en) Semiconductor devices including superlattice depletion layer stack and related methods
US6958486B2 (en) Semiconductor device including band-engineered superlattice
US20060220118A1 (en) Semiconductor device including a dopant blocking superlattice
US20060273299A1 (en) Method for making a semiconductor device including a dopant blocking superlattice
CN101258603A (zh) 包含具有至少一组基本未掺杂层的超晶格的半导体器件
CN101258602A (zh) 包括超晶格电介质接口层的半导体器件
US11075078B1 (en) Method for making a semiconductor device including a superlattice within a recessed etch
US20060243964A1 (en) Method for making a semiconductor device having a semiconductor-on-insulator configuration and a superlattice
CN1813354B (zh) 制作包括能带工程超晶格的半导体装置的方法
US20060263980A1 (en) Method for making a semiconductor device including a floating gate memory cell with a superlattice channel
CN101288174A (zh) 包括应变超晶格和上覆应力层的半导体器件以及相关方法
CN101467259A (zh) 包括掺杂剂阻挡超晶格的半导体器件及相关方法
WO2007131117A1 (en) Semiconductor device including a floating gate memory cell with a superlattice channel and associated methods
CN101371363A (zh) 含前侧应变超晶格层和背侧应力层的半导体器件和方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant