CN101341454A

CN101341454A - 异步节电计算机

Info

Publication number: CN101341454A
Application number: CN200780000014.1A
Authority: CN
Inventors: 查理斯·H·莫尔
Original assignee: Technology Properties Ltd
Current assignee: VNS Portfolio LLC
Priority date: 2006-02-16
Filing date: 2007-02-16
Publication date: 2009-01-07
Also published as: US7904615B2; US8825924B2; CN101438260A; US20070192504A1; CN101410823A; US20110185088A1

Abstract

计算机阵列(10)具有多台计算机(12)。计算机(12)彼此之间异步通信，并且计算机(12)自身内部一般也以异步方式操作。当一台计算机(12)试图与另一台通信时，它将进入休眠状态，直到另一计算机(12)即将完成处理，从而可以省电并减少放热。在每一计算机中的时段定序器(42)产生定时脉冲，以使计算机(12)执行下一指令。不过，在当前指令是读取或写入类型指令时，时段定序器不产生脉冲，直到确认信号(86)启动它。当确认另一计算机(12)已经完成通信时，产生确认信号(86)。

Description

异步节电计算机

技术领域

本发明涉及计算机和计算机处理器领域，更具体地说，涉及一种方法和装置，其用于使计算机在等待与另一计算机或设备通信时进入“休眠状态”，从而省电并减少放热。本发明异步计算机的当前主要用途在于在单个微芯片上与多台计算机组合，其中计算能力、功耗和放热是重要的考虑因素。

背景技术

在计算领域中，处理速度是一种非常期望的特性，因此对创建更快计算机和处理器的探索一直在进行。然而，在业内公认的是，提高微处理器速度的极限正被迅速逼近，至少对于利用目前已知的技术而言。因此，利用多处理器通过分享处理器中的计算任务来提高整体计算速度越来越引起大家的兴趣。但是还公认的是，有关共享工作量的整体效率几乎不可避免地会有些降低。也就是说，仅仅因为一个人60分钟可以挖一个洞，就推断60个人必然能用1分钟挖一个洞这一谚语将适用。相同的道理几乎适用于任何任务的分享，因此处理器中的任务分享也不例外。

当然，正在努力使计算机处理器中的任务分享更有效。正在研究怎样正确地分配任务的问题，并且过程得以改善。然而，无论怎样实现，都没有人希望在这样的安排中浪费哪怕至少某个处理器能力。

在多处理器计算机中，缺乏高水平的效率未必是计算机芯片或系统的整个计算能力的巨大阻碍。效率缺乏通常可以很容易地通过纯粹强制地增加可用处理器和处理能力来克服。不过，这种解决方式会导致另一问题。也就是，那么多的处理器和相关部件会产生不断增加的热量。即使对当今大功率单处理器计算机芯片来说，热量也仍然是个问题。仅仅为了正常操作，它们就需要特别的冷却装置，例如风扇，甚至需要水冷却。因此，在小型手持设备、小型专用数字装备等设备中，使用更大功率的单处理器实际上是不可能的。目前，在单个芯片上组合使用多种类型的处理器的想法，似乎超出了封装的物理极限，而不能散发所产生的热量，即使利用特别的辅助装置。

以上论述的热量问题在业界是公知的。正在十分努力地解决这个问题。所提供的解决方案包括用于提高效率并从而降低所需处理器的数量和尺寸的方法，和用于降低各个处理器功耗的方法。然而，通常所认知的是，对该问题的最终解决方案还没有找到。在业内，由于将这些处理器应用于小型手持设备的趋势，这一问题进一步加重。虽然散热问题在更大的计算机封装中已经够困难，但是在非常小型的设备中当考虑到散热表面的尺寸和该表面的固有缺乏时，散热问题几乎是不可克服的。并且，功耗问题和放热问题关系密切。很明显的是，多余的放热意味着多余的功耗。这一直都是所不希望的，而在小型电池供电的设备中，更是不能接受的。

很明显，找到一种提供大量计算能力而不浪费大量功耗或产生大量热的方案是非常有利的。不过，就发明人的认知而言，在本发明之前还没有满意的解决方案。

发明内容

因此，本发明的目的在于提供一种用于提高计算机处理速度同时降低功耗的装置和方法。

本发明的另一目的在于提供一种用于廉价地提供相当大计算能力的装置和方法。

本发明的目的还在于提供一种用于实现大强度计算任务的装置和方法。

本发明的目的还在于提供一种计算机装置，其不消耗大量功率就能产生大量的处理能力。

本发明还有一目的在于提供一种计算机装置，其不生成大量的热就能产生大量的处理能力。

简要地说，本发明的已知实施例是一种自身具有内存以便能独立计算的计算机。在本发明的一个实施例中，多台计算机被布置成阵列。为了协同完成任务，这些计算机必须能彼此之间传输数据和/或指令。既然所有同时工作的计算机通常会提供比大多数任务所需的计算能力强得多的计算能力，既然在若干计算机中分配任务所用的任何算法或方法几乎肯定导致分配不平均，因此可以预期的是，计算机中的至少一些，也可能是大多数，在任何给定的时候都不活跃地参与任务的实现。为了避免不必要的功耗和不必要的放热，当计算机试图与相邻计算机的一个或多个通信时，它将处于休眠模式，并且实质上没有任何功耗，直到相邻计算机或相邻计算机中的一个运行起来以完成通信。

正如这里所描述的，计算机之间的通信是异步的，原因在于没有任何时钟等来定时。更确切地说，随着资源变得可用，它既可以开始也可以结束。也就是说，当计算机的程序指令它这么做时，计算机可以启动发送数据，或者也可以使自己处于预备状态以接收数据。于是，当计算机或其试图与之通信的所选择的计算机之一即将完成通信时，它就这么做。

为了实现所期望的省电并减少放热，所希望的是，当所启动的计算机正在等待通信完成时，它能停止或者至少显著降低功耗。可以想象的到，这可以由许多手段中的任一手段来实现。例如，如果计算机由内部或者外部时钟来定时，那么在那段时间可以调慢时钟或者停止时钟。不过，根据在此描述的本发明的实施例，计算机内部本身也是异步操作。也就是说，没有时钟类型的信号来驱动计算机(除了这里论述的一个例外)。这种异步装置的自然状态是将停在一种这样的状态中，在该状态中，当计算机正在等待下一操作时，本质上没有任何功耗(除了少量泄漏电流所消耗的功耗之外)。

根据本发明，在计算机之间完成异步操作可以通过利用确认操作来实现。也就是说，在现有技术中，对通信进行计时，通常假定装置之间的通信发生在相对于计时信号的特定时间内。发送计算机通常不具有任何直接的正反馈来确认其数据被接收计算机所接收。不过，根据本发明，当一台计算机通过试图发送或通过试图接收来试图通信，然后另一计算机通过接收或通过发送完成该操作时，接收计算机确认收到发送计算机的动作，以便这两个计算机都知道处理完成。在本发明的实施例中，通过使控制线变为低电平来实现这种确认，以便数据循环或时间不会浪费在完成这种确认的操作中。然而，发明人认为，确认通信完成的操作本质上适用于装置之间的任何异步通信，无论这些装置内部是否本质上异步，甚至也无论它们是否基于传统的电子电路、基本原理或任何其它现存的或将来开发的操作原理。

考虑到这里所描述的实施本发明的模式及其工业实用性的描述以及若干附图所示，本发明的这些和其它目的以及优点对本领域的技术人员来说将变得清楚。这里所列的目的和优点不是本发明的所有可能优点的穷尽列举。此外，即使当本申请中没有或不需要所预期的目的和/或优点中的一个或更多的情况下，也有可能实行本发明。

进一步地，本领域的技术人员应该认识到，本发明的各种实施例可以实现所描述的目的和/或优点中的一个或更多，但没有必要是全部。因此，这里所描述的目的和/或优点不是本发明的必要元素，也不应该作为限制来解释。

附图说明

图1是根据本发明一个实施例的计算机阵列的简图；

图2是示出图1计算机的子集和图1中互连数据总线的更多详情的详细视图；

图3描述图1和图2中的一台计算机的通用布局的结构图；

图4是根据本申请的指令字的示图；

图5是图3中的时段定序器(slot sequencer)42的示图；和

图6是描述本发明方法示例的流程图。

具体实施方式

在以下说明中，将参考附图对本发明进行描述，在附图中，类似的附图标记表示相同或相似的元件。虽然本发明根据用于实现本发明目的的方式进行描述，但是本领域的技术人员应该理解，可以根据这些教义在不脱离本发明的精神或范围的情况下做出各种修改。

这里所描述和/或附图所示的本发明的实施例和变形，仅以示例的方式呈现出来，并不限制本发明的范围。除非另外明确地进行陈述，否则本发明的各个方案和部件都可以被省略或修改，或者因此可以替换已知的等效物，或者作为还未知的替换物，例如将来开发出来的或者在将来发现的可接受的替换物。本发明还可以在处于所要求保护的发明的精神和范围之内的同时，针对多种应用进行修改，这是因为潜在应用的范围很广阔，还因为本发明本就旨在适于多种这类的变形。

已知的用于实施本发明方式是各个计算机的阵列。该阵列被描述于图1的简图中，并在此处总地用附图标记10来指示。计算机阵列10具有多个(在所示的示例中是24个)计算机12(在阵列的示例中，有时也称作“核”或“节点”)。在所示的示例中，所有的计算机12都位于单个芯片(die)14上。根据本发明，每个计算机12通常都是独立运行的计算机，下文中将对此做更详细的论述。计算机12由多条(下文中将对该数量做详细论述)互连数据总线16互相连接。在该示例中，数据总线16是双向、异步、高速、并行的数据总线，不过针对此目的采用其它互连方式也落入本发明的范围中。在本实施例的阵列10中，不仅计算机12之间的数据通信是异步的，而且各个计算机12内部也以异步模式操作。这已经被发明人所发现，从而能够提供重要的优势。例如，因为时钟信号不必要分布到整个计算机阵列10中，因此就很省电。此外，不必分布时钟信号消除了许多定时问题，这些定时问题可能限制阵列10的尺寸或可能导致其它已知的麻烦。

本领域的技术人员将认识到，出于清晰的考虑，芯片14上的额外部分在图1的视图中被省略。这些额外部分包括电源总线、外部连接键盘和微处理器芯片的其它这类公共方面。

计算机12e是一台未处于阵列10的周边上的计算机12的示例。也就是说，计算机12e有四个垂直相邻的计算机12a、12b、12c和12d。对计算机12a-12e进行的这种分组将在下文中用于对阵列10的计算机12之间的通信进行更为详细的论述。从图1的视图可知，诸如计算机12e的内部计算机具有通过总线16与该内部计算机直接通信的其它四台计算机12。在下文的论述中，所论述的原理将适用于所有计算机12，除了在阵列10的周边上的计算机12仅仅与其它三台计算机直接通信之外，还除了边角计算机12仅仅与其它两台计算机12直接通信的情况。

图2是图1的一部分的更为详细的视图，其仅仅示出了一些计算机12，具体而言，仅仅包括计算机12a-12e。图2的视图还揭示了，每条数据总线16均具有读取线18、写入线20和多条(在本示例中为18条)数据线22。数据线22能够几乎同时地并行传输一个18比特指令字的所有比特。应该注意的是，在本发明的一个实施例中，一些计算机12是相邻计算机的镜像。不过，无论计算机12是全部同一定向或者是作为相邻计算机的镜像，均不构成这里描述的本发明的方案。因此，为了更好地描述本发明，在此并不进一步论述这种潜在的复杂性。

根据本发明的方法，计算机12，例如计算机12e，可以对它的一条、两条、三条或所有四条读取线18进行设置，从而使得该计算机准备从相应的一台、两台、三台或所有四台相邻计算机12接收数据。类似地，计算机12还可以将其一条、两条、三条或所有四条写入线20设置为高电平。虽然发明人认为在同一时刻将不止一台计算机12的写入线20设置为高目前还不现实，但是如此做法并未超出本发明的范围，因为可以想象到，这种操作的使用有可能发生。

当相邻计算机12a、12b、12c或12d中的一台将其本身与计算机12e之间的写入线20设置为高电平时，如果计算机12e已经将相应的读取线18设置为高电平，则在相关的数据线22上，字就会从那台计算机12a、12b、12c或12d传送到计算机12e。然后，发送计算机12将释放写入线20，并且接收计算机(在本示例中为12e)将写入线20和读取线18均拉为低电平。后一操作将向发送计算机12确认已经接收到数据。需要注意的是，上述描述意不在于必需按顺序表示这些事件的次序。在实际操作中，在该示例中，在发送计算机12释放(停止拉为高电平)其写入线20之前不久，接收计算机可能试图将写入线20设置为低电平。在这种情况下，发送计算机12一旦释放其写入线20，写入线20就会被接收计算机12e拉为低电平。

在本示例中，只有程序错误才会使得一条总线16相反两端的两台计算机12均试图将二者之间的读取线18设置为高电平。对于一条总线16相反两端上的两台计算机12而言，试图将二者之间的写入线18同时均设置为高电平也是错误的。类似地，如上文所述，当前可预见的是，可能不需要使单个计算机12将它的四条写入线20中的不止一条设置为高电平。不过，目前能预见的是，存在如下可能，即需要将读取线18的不同组合设置为高电平，以便使计算机12中的一台可以处于等待状态，用于等待来自所选择计算机12中的第一台的数据，从而将其相应的写入线20设置为高电平。

在上文所论述的示例中，计算机12e被描述为，在相邻的计算机(选自计算机12a、12b、12c和12d中的一台或多台)将其写入线20设置为高电平之前，计算机12e将其一条或多条读取线18设置为高电平。不过，这个过程当然可以按照相反的顺序进行。例如，如果计算机12e正试图向计算机12a写入，那么计算机12e将把计算机12e与计算机12a之间的写入线20设置为高电平。如果接下来计算机12e和计算机12a之间的读取线18尚未被计算机12a设置为高电平，则计算机12e将只能等待，直到计算机12a确定将该读取线20设置为高电平。然后，如上文所述，当相应一对写入线18和读取线20均为高电平时，就传送在数据线22上待传送的数据。此后，发送计算机12e一释放，接收计算机12(在本示例中为计算机12a)就将两台计算机(在本示例中为12e和12a)之间的读取线18和写入线20均设置为低电平。

除非数据将要发送到的计算机12已经将其读取线18设置为高电平，在这种情况下，数据会被立即发送，否则，只要诸如计算机12e的计算机12已经将其写入线20中的一条设置为高电平以期望写入，它都将仅仅等待而几乎不耗电，直到数据如上文所述那样由合适的相邻计算机12“请求”。类似地，只要计算机12已经将其一条或多条读取线18设置为高电平以期望读取，它就将仅仅等待而几乎不耗电，直到所连接至所选计算机12的写入线20变为高电平，以在两台计算机12之间传送指令字。

可能有若干潜在的装置和/或方法来使得计算机12如上所述地运行。不过，在本示例中，计算机12之所以这样运转，仅仅是因为它们通常在内部异步操作(除了以所述异步方式在它们之间传送数据之外)。也就是说，指令按顺序被完成。当产生写入指令或读取指令时，可以不采取进一步行动，直到指令被完成(或者，或许可选地，直到其被“重置”等中止)。在现有技术意义中，并不存在规则的时钟脉冲。更确切地说，只有当正在执行的指令既不是读取类型指令也不是写入类型指令时(假定读取或写入类型的指令需要由另一实体完成)时，或者当读取或写入类型的操作实际上已经完成时，脉冲才产生以实现下一指令。

图3是描述图1和图2中一台计算机12的示例通用布局的结构图。从图3的视图可知，每台计算机12一般均为自身具有RAM 24和ROM 26的计算机。如之前所提到的，计算机12有时候也被称为单独的“核”，假设在本示例中它们被组合到单个芯片上。

计算机12的其它基础部件为返回堆栈28、指令区域30、算术逻辑单元(“ALU”)32、数据堆栈34和用于对指令进行解码的解码逻辑部分36。本领域的技术人员通常很熟悉基于堆栈的计算机的操作，例如本示例的计算机12。计算机12为具有数据堆栈34和分立的返回堆栈28的双堆栈计算机。

在本发明的该实施例中，计算机12具有四个通信端口38，其用于与相邻计算机12进行通信。通信端口38为三态驱动器，其具有截止状态、接收状态(用于将信号驱动进入计算机12)和发送状态(用于将信号驱动出计算机12)。当然，如果特定的计算机12不像计算机12e的示例那样处于阵列10(图1)的内部，那么至少出于在此所描述的目的，在所述特定的计算机中将不会使用一个或多个通信端口。指令区域30包括多个寄存器40，在该示例中，包括寄存器40包括A寄存器40a、B寄存器40b和P寄存器40c。在该示例中，A寄存器40a是满18比特寄存器，而B寄存器40b和P寄存器40c为9比特寄存器。

尽管本发明不局限于该示例，但是该计算机12能执行自然Forth语言指令。熟悉Forth计算机语言的人都应该理解，作为已知的Forth“字”的复杂Forth指令，可以由设计到计算机中的自然处理器指令组成。Forth字的集合被称为“字典(dictionary)”。在其它语言中，这可能被称为“库(library)”。如同下文将更详细描述的一样，计算机12同时从RAM 24、ROM 26或直接从数据总线16(图2)之一中读取18比特。不过，由于在Forth中，大多数指令(称为无操作数指令)直接从堆栈28和34获取它们的操作数，所以它们通常只有5个比特的长度，以便在这一组中的最后指令选自只需要3比特的有限指令集合的状况下，单个18比特的指令字中可以包含多达4条指令。在图3的视图中，还以块图形式描述的有时段定序器42。在本发明的这个实施例中，数据堆栈34中的最上面两个寄存器是T寄存器44和S寄存器46。

图4是指令字48的示图。(应该理解，指令字48实际上可以包括指令、数据或它们的某种组合。)指令字48由18个比特50组成。这是一个二进制计算机，每个比特50都是“1”或者“0”。如在此之前所论述的，18比特宽的指令字48可包括被称为时段零54a、时段一54b、时段二54c和时段三54d的四个时段54中的多达四条指令52。在本发明的该实施例中，18比特的指令字48总是作为整体来读取。因此，由于总是存在在指令字48中具有多达四个指令的可能性，因而在计算机12的指令集中包含no-op(非操作)指令，这些指令是为可能没有必要甚至不希望使用所有可用时段54的情况所提供的。应该注意的是，根据本发明的一个特定实施例，在间隔的时段(具体而言，时段一54b和时段三54c)中，比特50的极性(高有效对比于低有效)被反转。不过，这并不是在此描述的本发明的必要方案，因此，为了更好地阐释本发明，在下文的描述中避免这种潜在的复杂性。

图5是图3的时段定序器42的示图。从图5的视图可见，时段定序器42具有以环状排列的多个(本示例中为十四个)反相器56和一个NAND门58，这样，当信号穿过十四个转换器56和NAND门58时，该信号被反相奇数次。当OR门60的两个输入中的任一个变为高电平时，在时段定序器42中产生一信号。第一OR门输入62源自正在执行的指令52的比特i466(图4)。如果比特i4为高，则特定指令52为ALU指令，并且i4比特66为“1”。当i4比特为“1”时，则第一OR门输入62为高电平，并且时段定序器42被触发，以产生将要导致执行下一指令52的脉冲。

当时段定序器42通过第一OR门输入62变为高电平或者通过第二OR门输入64变为高电平(将在下文详细论述)来触发时，信号将绕着时段定序器42行进两次，每次都在时段定序器输出68处产生输出。第一次该信号穿过时段定序器输出68时，它为低电平，第二次时段定序器输出68处的输出为高电平。来自时段定序器68的相对宽的输出被提供给脉冲生成器70(示为块图的形式)，脉冲生成器70产生窄的定时脉冲作为输出。本领域的技术人员将意识到，需要窄的定时脉冲来准确地启动计算机12的操作。

当正被执行的特定指令52是读取或写入指令，或者是任意其它指令时，其中不希望正在执行的指令52立即触发执行顺次的下一指令52，那么i4比特66为“0”(低电平)，并且第一OR门输入62因此也为低。本领域的技术人员将认知到，在诸如计算机12的装置中的事件的定时通常相当严格，而不能有例外。在对时段定序器42进行观察之后，本领域的技术人员将认知到，来自OR门60的输出必须保持高电平，直到信号已经循环经过NAND门58从而开始循环的第二“圈(lap)”之后。此后，为了防止电路的有害持续振荡，在该第二“圈”期间，来自OR门60的输出将变为低电平。

如同可以根据上文所理解的那样，当i4比特66为“0”时，时段定序器42就将不被触发--假定下文所要论述的第二OR门输入66不为高电平。

如上文所论述的，每条指令52的i4比特66都是根据该指令是读取类型的指令还是写入类型的指令而被设置。在指令52中的其余比特50为该指令提供特定操作码的剩余部分。在读取类型指令或写入类型指令的情况中，一个或多个比特可以用来指示，在该特定计算机12中数据将要从何处读取或将要写入何处。在本发明的本示例中，将要写入的数据总是来自T寄存器44(数据堆栈34的顶部)，不过，数据可以选择性地读入T寄存器44或指令区域30，从此处执行该数据。这是因为，在本发明的特定实施例中，数据或者指令可以以此处描述的方式传送，并且指令因此可以直接从数据总线16执行，虽然这并非是本发明的必要方案。此外，一个或多个比特50将用于指示，端口38的哪一个将被设置成读取或写入，如果有这样端口的话。可选地，后一操作通过使用一个或多个比特指定诸如A寄存器40a、B寄存器之类的寄存器40来实现。在该示例中，指定的寄存器40将被预载入数据，该数据具有与每个端口38(并且还有计算机12可能试图与其通信的其它任何可能实体，例如存储器、外部通信端口39，等等)对应的比特。例如，在特定寄存器40中的四个比特中的每一个可对应上端口38a、右端口38b、左端口38c或下端口38d中的每一个。在这种情况下，如果在这些比特的位置中的任意一处为“1”，则通信将被设置为通过对应的端口38进行。如同之前在此所论述，在本发明的当前实施例中，可以预见的是，读取操作码可以在单个指令中设置不止一个用于通信的端口38，而同时，虽然可能发生但是无法预见的是，写入操作码将在单个指令中设置不止一个用于通信的端口38。

紧接下来的示例将假定如下通信，其中计算机12e正试图向计算机12c写入，虽然该示例可用于任何相邻计算机12之间的通信。当写入指令在写入计算机12e中被执行时，所选择的写入线20(在本示例中为计算机12e和12c之间的写入线20)被设置为高电平，如果相应的读取线18已经为高电平，则数据立即从所选择的位置通过所选择的通信端口38发送。或者，如果相应的读取线18还未为高电平，则计算机12e将仅停止操作，直到相应的读取线18确实变为高电平。在此之前已经论述了用于在存在读取或写入类型指令时停止计算机12a(或者更准确地说，使计算机12a不能进一步操作)的机制。简而言之，指令52的操作码将在比特位置i466为‘0’，因此，OR门60的第一OR门输入62为低电平，进而，不触发时段定序器42产生使能脉冲。

至于在读取或写入类型指令完成时如何重新开始计算机12e的操作，用于此的机制如下：当计算机12e与12c之间的读取线18和相应的写入线20均为高电平时，线18和20由将其保持为高电平的每个相应计算机12释放。(在该示例中，发送计算机12e将使写入线18保持为高电平，而接收计算机12c将使读取线20保持为高电平)。接下来，接收计算机12c将把线18和20拉为低电平。在实际操作中，在发送计算机12e释放写入线18之前，接收计算机12c可能试图将线18和20拉为低电平。不过，因为线18和20被拉为高电平并且只是被不牢固地保持(锁存)为低电平，因此任何将线18或20拉为低电平的企图实际上都将不会成功，直到线18或20由将其锁存为高电平的计算机12所释放。

当数据总线16中的线18和20均被拉为低电平时，这是一种“确认”条件。一旦有该确认条件，计算机12e和12c中的每一台都将其自身内部的确认线72设置为高电平。从图5的视图可见，确认线72提供了第二OR门输入64。因为到OR门60的输入62或64中任意一个输入将导致OR门60的输出变高，因此就将以在此之前所述的方式启动时段定序器42的操作，从而执行在指令字48的下一时段54中的指令52。确认线72保持在高电平，直到下一指令52被解码，以防止伪地址到达地址总线。

无论如何，当正在执行的指令52处于指令字48的时段三位置中时，计算机12将获取下一正在等待的18比特指令字48，当然，除非比特i466为“0”。在实际操作中，本发明机制包括一种方法和装置，其用于“预获取”指令，从而在指令字48中的所有指令52执行完之前可以开始该获取操作。不过，这也不是当前针对异步数据通信的本发明方法和装置的必要方案。

在此已经详细描述了上述示例，其中计算机12e正在向计算机12c进行写入。如同根据以上论述可以理解的那样，不论计算机12e首先试图对计算机12c写入，还是计算机12c首先试图从计算机12e读取，操作基本相同。直到计算机12e和12c均准备就绪，才完成操作，并且无论计算机12e或12c中的哪一台首先准备就绪，首先准备就绪的计算机12仅仅“进入休眠状态”，直到另一台计算机12e或12c完成传送。观察上述过程的另一种方式为，实际上，在写入计算机12e和接收计算机12c分别执行写入和读取指令时，这两台计算机均进入休眠状态，但是当读取线18和写入线20均为高电平时，后一台进行处理的计算机几乎即刻再唤醒，然而，首先发起处理的计算机12可以几乎无限期地保持在休眠状态，直到第二台计算机12即将完成上述过程。

发明人相信，在设备之间进行有效异步通信的关键特征是某种确认信号或条件。在现有技术中，设备之间的大多数通信被定时，并且对于发送设备而言，没有直接的方式用于了解接收设备已正确接收数据。诸如校验和操作的方法可能已经用于试图确认数据被正确接收，但是发送设备没有操作完成的直接指示。这里所述的本发明方法提供了必要的确认条件，其允许设备之间的异步通信，或者至少使得设备之间的异步通信可实现。此外，确认条件也使得对于一个或更多设备而言，“进入休眠状态”直到确认条件发生变得可能。当然，确认条件可以在计算机12之间由单独在计算机12之间发送的信号(或者通过互连的数据总线16或者通过单独的信号线)进行传送，并且这种确认信号处于本发明的该方案的范围中。不过，根据这里所述的本发明实施例，可以理解这里存在甚至更多的经济因素，原因在于，用于确认的方法不需要任何额外的信号、时钟周期、定时脉冲，或除了上述之外的任何这类资源，来实际上实现通信。

根据用于实现它们的步骤和方式的上述论述，现在可以理解本发明方法的示例的以下简要描述。图6是描述该方法示例的流程图，由附图标记74指示。在“启动通信”的操作76中，一台计算机12执行使其试图与另一计算机12进行通信的指令53。这可以是试图写入或试图读取。在通常与“启动通信”的操作76同时发生的“将第一线设置为高电平”的操作78中，读取线18或写入线20被设置为高电平(根据第一计算机12是试图读取还是试图写入而定)。作为“将第一线设置为高电平”操作的一部分，根据当前描述的操作的实施例，计算机12这样做将停止操作，如同在此之前详细描述的一样。在“将第二线设置为高电平”的操作80中，第二线(或者是写入线20或者是读取线18)由第二计算机12设置为高电平。在“传输数据”的操作中，数据(或指令等)通过数据线22被发送和接收。在“将线拉为低电平”的操作84中，读取线18和写入线20被释放，然后被拉为低电平。在“继续”的操作86中，确认条件使计算机12重新开始它们的操作。在本发明示例的情况下，确认条件产生确认信号86(图5)，在该情况下，确认信号86仅是确认线72的“高电平”条件。

可以对本发明进行多种修改，而不改变本发明的价值或范围。例如，虽然在此已经针对读取指令和写入指令来描述本发明，不过在实际操作中，可能存在不止一个读取类型指令和/或不止一个写入类型指令。仅仅作为一个示例，在本发明的一个实施例中，存在使寄存器递增的写入指令以及其它不执行此功能的写入指令。类似地，根据哪一个寄存器40被用来选择通信端口38等等，写入指令可以变化，如同在此之前所描述的那样。还可以存在多个不同的读取指令，所依据的只是，计算机12的设计者相信何种变化是可替换读取行为的有用选择。

类似地，虽然在此已经针对单个芯片14上的阵列10中的计算机12之间的通信来描述本发明，不过相同的原理和方法可以用作，或者被改造为用作完成其它设备间的通信，例如计算机12和其专用内存之间的通信，或者阵列10中的计算机12和外部设备之间(通过输入/输出端口等)的通信。实际上，可以预见的是，在一些应用中可能要求由阵列组成的阵列--将这里描述的设备间的通信方法潜在地应用于阵列中的阵列之间的通信。

虽然已经在此论述了本发明的计算机阵列10和计算机12的特定示例，不过可以预期，针对于此的大量应用还未被想到。事实上，本发明的一大优势在于，本发明方法和装置可适用于许多不同的使用。

上述全部内容仅仅为本发明的可用实施例的一些示例。本领域的技术人员将易于想到，在不脱离本发明的精神和范围的前提下，可进行多种其它修改和变化。相应地，本公开在此并不意在限制，并且所附权利要求书应被理解为涵盖了本发明的全部范围。

工业实用性

本发明计算机阵列10、计算机12以及相关的方法74意在广泛用于多种计算机应用场合中。可以预见，它们将特别使用于需要相当计算能力而功耗和放热是重要考虑因素应用场合中。

如同此前论述的一样，本发明的适用性在于，多种类型的设备间的计算机通信可以因此显著改善。可以预期，本发明的方法，其中某些计算机在不用时可被允许“进入休眠状态”，能用于降低功耗、减少放热，并以多种应用和实现来提高计算机之间以及计算机装置之间的通信效率。

由于本发明的计算机阵列10、计算机12和方法74可以容易地产生并与现存的任务、输入/输出设备等结合，并且由于提供了在此所述的优点，所以可以预期，它们将很容易地在业内被接受。由于这些和其它原因，可以预期，在范围和长期持续等方面，本发明的实用性和工业实用性都将非常显著。

注意：提供本对照表仅用于提供信息的目的，它并不是官方专利申请的一部分。

对照表

10计算机阵列

12计算机

14芯片

16数据总线

18读取线

20写入线

22数据线

24RAM

26ROM

28返回堆栈

30指令区域

32ALU

34数据堆栈

36解码部分

38内部通信端口

38a上端口

38b右端口

38c左端口

38d下端口

40寄存器

40a A寄存器

40b B寄存器

40c P寄存器

42时段定序器

44T寄存器

46S寄存器

48指令字

50比特

52指令

54时段

54a时段零

54b时段一

54c时段二

54d时段三

56反相器

58NAND门

60OR门

62第一OR门输入

64第二OR门输入

66i4比特

68时段定序器输出

70脉冲生成器

72确认线

74方法

76启动通信的操作

78将第一线设置为高电平的操作

80将第二线设置为高电平的操作

82传送数据

84继续

86确认信号

Claims

1、一种计算机，包括：

处理器，其用于执行来自指令区域的指令；和

定序器，其用于提供脉冲，以从当前执行的指令前进到下一指令；其中

所述指令包括用于向所述定序器提供输入的比特，以便当所述比特被设置时，所述定序器被触发而进入运行。

2、如权利要求1所述的计算机，其中：

当所述比特为“1”时，所述比特被设置。

3、如权利要求1所述的计算机，其中：

所述指令为较大指令字的一部分。

4、如权利要求1所述的计算机，其中：

当所述用于向所述定序器提供输入的比特未被设置时，所述定序器不被触发进入运行。

5、如权利要求4所述的计算机，其中：

当所述用于向所述定序器提供输入的比特未被设置时，所述计算机与第二计算机之间的第一通信状态线被设置。

6、如权利要求5所述的计算机，其中：

所述第一通信状态线为写入线。

7、如权利要求5所述的计算机，其中：

所述第一通信状态线为读取线。

8、如权利要求5所述的计算机，其中：

当第二通信状态线被设置时，数据在所述计算机与所述第二计算机之间传送。

9、如权利要求8所述的计算机，其中：

数据从所述计算机传送到所述第二计算机。

10、如权利要求8所述的计算机，其中：

所述数据包括指令。

11、如权利要求8所述的计算机，其中：

当所述第二通信状态线被设置时，一输入被提供给所述定序器，以便所述定序器被触发而进入运行。

12、一种用于使计算机暂时降低其功耗的方法，包括：

(a)当试图与外部实体通信时，使所述计算机停止操作；并且

(b)当确认完成与所述外部实体的通信时，使所述计算机重新开始操作。

13、如权利要求12所述的方法，其中：

所述外部实体为另一计算机。

14、如权利要求12所述的方法，其中：

所述计算机和所述外部实体都位于单个芯片上。

15、如权利要求12所述的方法，其中：

当所述计算机停止操作时，它也改变所述计算机与所述外部实体之间的第一状态线的状态。

16、如权利要求12所述的方法，其中：

当两条通信状态线被设置为同一状态时，确认与所述外部实体的通信。

17、如权利要求12所述的方法，其中：

当停止所述计算机操作时，所述计算机与所述外部实体之间的两条状态线中的第一条被设置；并且

当所述两条状态线中的第二条被设置时，传送数据，然后重新开始所述计算机的操作。

18、如权利要求12所述的方法，其中：

一定序器产生脉冲，以执行多条指令中的每条指令；并且

当试图与所述外部实体通信时，不立即产生这种脉冲。

19、如权利要求18所述的方法，其中：

当确认完成与所述外部实体的通信时，产生一脉冲，以执行下一指令。

20、在一种用于执行指令的计算机中，所述指令中的至少一些是与外部实体进行通信的指令，一种改进包括：

用于当与所述外部实体通信的指令被试图进行时使所述计算机停止的装置；和

用于当与所述外部实体通信的指令被完成时使所述计算机重新启动的装置。

21、如权利要求20所述的改进，其中：

所述用于当与所述外部实体通信的指令被试图进行时使所述计算机停止的装置包括一脉冲生成装置，该脉冲生成装置用于当执行每一条指令时都产生一脉冲，除了当所述指令是与所述外部实体通信的指令时，不产生这种脉冲的情况。

22、如权利要求21所述的改进，其中：

所述用于当与所述外部实体通信的指令被完成时使所述计算机重新启动的装置包括一用于使所述脉冲生成装置产生脉冲的装置。

23、如权利要求21所述的改进，其中：

当所述外部实体确认完成所述通信时，使所述脉冲生成装置产生一脉冲。