CN101263604B - 薄膜晶体管 - Google Patents
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Abstract
本发明提供一种能够进行低阈值动作并且具有高晶体管耐压的薄膜晶体管及其制造方法、以及使用该薄膜晶体管而得到的半导体装置、有源矩阵基板和显示装置。本发明的薄膜晶体管，通过在基板上依次叠层半导体层、栅极绝缘膜和栅电极而成，上述半导体层的截面具有顺圆锥形状，上述半导体层的上方和侧方被栅极绝缘膜覆盖，上述栅极绝缘膜具有在半导体层侧设置有氧化硅膜、在栅电极侧设置有由介电常数比氧化硅高的材料构成的膜的叠层结构，并且，当设上述半导体层的上方的膜厚为A、设上述半导体层的侧方的膜厚为B时，满足0.5≤B/A。
Description
技术领域
本发明涉及一利薄膜晶体管。更详细地说，涉及一种对于液晶显示装置、有机电致发光显示装置等显示装置中所使用的有源矩阵基板、半导体基板等比较适用的薄膜晶体管及其制造方法、以及使用该薄膜晶体管而得到的半导体装置、有源矩阵基板和显示装置。
背景技术
MOS(Metal Oxide Semiconductor：金属氧化物半导体)晶体管是将MOS结构应用于栅极的场效应晶体管，简称为MOS-FET。由于MOS结构适用于集成电路，所以，MOS晶体管在存储器、微处理器等的大部分中大量使用。其中，将由硅等构成的半导体薄膜层用作活性层的薄膜晶体管(以下也称为TFT)，作为液晶显示装置中的开关元件等使用等，在广泛领域中被利用。
对于使用这样的TFT的液晶显示装置等显示装置，强烈希望画面尺寸的大型化、图像显示的高清晰化、以及更加低耗电化，对于显示装置中使用的TFT也要求低耗电化。为了实现TFT的低耗电化，必须将构成TFT的栅极绝缘膜薄膜化至例如70nm以下左右、以使TFT进行低阈值动作。作为栅极绝缘膜，通常使用界面特性优异的氧化硅膜，当栅极绝缘膜由氧化硅膜的单层结构构成时，仅通过将氧化硅膜薄膜化，就能够实现低阈值动作，但是另一方面，破坏耐压、即晶体管耐压降低，容易产生半导体层与栅电极层之间的泄漏不良等不良状况。从而，当将具有由单层氧化硅膜构成的栅极绝缘膜的TFT用作液晶显示装置中的开关元件时，面板初始状态的点缺陷不良、器件的可靠性不良等不良状况增加，导致成品率降低。与此相对，通过降低氧化硅膜的成膜温度，能够提高氧化硅膜的覆盖性，但是，伴随着成膜温度的降低，氧化硅膜的平带电压变低，阈值变大，因此难以获得兼具覆盖性与低阈值的栅极绝缘膜。
因此，近年来，对将氮化硅等比氧化硅介电常数高的材料用于栅极绝缘膜的情况进行研究。由此，在由氮化硅膜的单层结构构成的栅极绝缘膜、和由将氧化硅膜和氮化硅膜叠层的双层结构构成的栅极绝缘膜中，由于氧化硅与氮化硅的介电常数不同，所以与使用由氧化硅膜的单层结构构成的栅极绝缘膜的情况相比，为了获得同等的电容所需要的膜厚变大，能够抑制绝缘耐压的降低，进而也能够实现晶体管耐压的提高。因此，例如，公开有一种具有栅极绝缘膜的TFT，该栅极绝缘膜具有将下层(栅电极侧)的氮化硅膜和上层(半导体层侧)的氧化硅膜叠层的双层结构(例如参照专利文献1)。但是，根据该TFT，氧化硅的膜厚厚达120nm以上，因此，难以实现晶体管的低阈值动作化和低耗电液晶显示装置的制造。
从而，在具有叠层结构的栅极绝缘膜的TFT中，在当要通过提高覆盖性而实现高晶体管耐压时、难以进行低阈值动作这点上，也还有改善的余地。
专利文献1：日本特开平11-111991号公报。
发明内容
本发明鉴于上述现状而做出，其目的在于提供能够进行低阈值动作并且具有高晶体管耐压的薄膜晶体管及其制造方法、以及使用该薄膜晶体管而得到的半导体装置、有源矩阵基板和显示装置。
本发明人对能够进行低阈值动作并且具有高晶体管耐压的薄膜晶体管进行了各种研究，着眼于栅极绝缘膜的形态。本发明人发现，通过使栅极绝缘膜具有设置在半导体层侧的氧化硅膜与设置在栅电极侧的由介电常数比氧化硅高的材料构成的膜的叠层结构，并且，当设该半导体层上方的膜厚为A、设半导体层侧方的膜厚为B时，栅极绝缘膜满足0.5≤B/A，能够实现薄膜晶体管的低阈值动作化和高晶体管耐压化，想到能够很好地解决上述课题，从而完成本发明。
即，本发明是一种薄膜晶体管，该薄膜晶体管通过在基板上依次叠层半导体层、栅极绝缘膜和栅电极而成，其特征在于：上述半导体层的截面具有顺圆锥形状，上述半导体层的上方与侧方被栅极绝缘膜覆盖，上述栅极绝缘膜具有在半导体层侧设置有氧化硅膜、在栅电极侧设置有由介电常数比氧化硅高的材料构成的膜的叠层结构，并且，当设上述半导体层的上方的膜厚为A、设上述半导体层的侧方的膜厚为B时，满足0.5≤B/A。
以下对本发明进行详细叙述。
本发明的薄膜晶体管通过在基板上依次叠层半导体层、栅极绝缘膜和栅电极而形成。这样，本发明的TFT在基板上具有所谓的顶栅(top-gate)结构。即，本发明的薄膜晶体管通过在基板上从基板侧开始依次叠层半导体层、栅极绝缘膜和栅电极而形成。在此，半导体层优选在栅电极下的区域具有沟道区域、在栅电极下以外的区域具有源极和漏极区域。另外，作为构成半导体层的材料，优选连续晶界结晶硅(CG硅)、多结晶硅(多晶硅)等，这是由于它们能够通过低温工艺进行成膜、并且场效应迁移率优异。另外，半导体层中，在源极和漏极区域，通常掺杂有杂质。从抑制上层栅极绝缘膜内部的声子振动的观点出发，栅电极优选含有金属。例如，可使用含有铝(Al)、钽(Ta)、钨(W)、钼(Mo)等的化合物。另外，栅电极也可以采用由上述多种材料构成的叠层体。基板优选由绝缘材料构成，优选使用玻璃等。
在本发明中，上述半导体层的截面具有顺圆锥形状，上述半导体层的上方和侧方被栅极绝缘膜覆盖。由此，能够抑制作为半导体层的上层的膜的栅极绝缘膜中产生裂纹等。另外，在本发明中，所谓顺圆锥形状是指，半导体层的截面的宽度向上方变小、以及半导体层的截面的宽度向上方大致一定。
在本发明中，上述栅极绝缘膜具有在半导体层侧设置有氧化硅膜、在栅电极侧设置有由介电常数比氧化硅高的材料构成的膜的叠层结构。由此，与由氧化硅膜的单层结构构成的栅极绝缘膜相比，能够使相同电容的膜厚变大，因此，能够提高栅极绝缘膜的覆盖性和晶体管耐压，从而提高TFT的可靠性。另外，由于在半导体层侧设置有氧化硅膜，所以能够确保半导体层与栅极绝缘膜之间的优良的界面特性。另外，所谓的晶体管耐压，是指半导体层与栅电极的绝缘被破坏时的电压，即破坏耐压。
另外，在本发明中，当设上述半导体层的上方的膜厚为A、设上述半导体层的侧方的膜厚为B时，上述栅极绝缘膜满足0.5≤B/A。优选满足0.55≤B/A。这样，本发明的栅极绝缘膜的台阶覆盖性优异，能够抑制在栅极绝缘膜中产生裂纹、流过漏电流等不良状况的发生，因此，能够提高TFT的可靠性。如果膜厚比B/A小于0.5，则在半导体层与栅电极层之间会产生泄漏不良等不良状况。另外，半导体层的上方的膜厚A和侧方的膜厚B，如图8所示，对于半导体层上方的膜厚A，采用半导体层上面上的栅极绝缘膜的平均膜厚20，对于半导体层侧方的膜厚B，采用半导体层端面上的栅极绝缘膜的最薄部分的膜厚21。
另外，为了满足上述膜厚比B/A，在使用氧化硅单层膜作为栅极绝缘膜的情况下，需要将栅极绝缘膜的成膜温度设定为较低(例如370℃以下)，但是，在本发明中，由于栅极绝缘膜具有上述的叠层结构，所以能够将栅极绝缘膜的成膜温度设定为较高(例如400℃以上)，从而能够提高平带电压。因此，根据本发明，能够使提高台阶覆盖性和提高平带电压两者兼得，结果，在能够确保TFT的耐压的基础上，能够实现TFT的低阈值动作。
作为构成上述氧化硅膜的氧化硅，例如可以列举二氧化硅(SiO2)等。作为由介电常数比上述氧化硅高的材料构成的膜，优选为氮化硅膜。作为构成氮化硅膜的氮化硅，例如可以列举SiNx(x是任意数字)，其中，优选使用四氮化三硅(Si3N4)、氮氧化硅等。另外，在本发明中，作为氮化硅以外的介电常数比氧化硅高的材料，例如可以使用二氧化钛(TiO2)、三氧化二铝(Al2O3)、五氧化二钽(Ta2O5)等氧化钽、二氧化铪(HfO2)、二氧化锆(ZrO2)等。作为构成上述由介电常数比氧化硅高的材料构成的膜的材料的介电常数，优选为氧化硅的介电常数的1.5倍以上。进一步，作为上述由介电常数比氧化硅高的材料构成的膜的形态，也可以是由多个上述化合物构成的叠层体，但是，从制造工序简化的观点出发，优选由单层构成的形态。另外，当使上述由介电常数比氧化硅高的材料构成的膜为由多个上述化合物构成的叠层结构时，优选各化合物的介电常数的平均值为氧化硅的介电常数的1.5倍以上。
作为上述氧化硅膜和上述由介电常数比氧化硅高的材料构成的膜的成膜方法，没有特别限定，可以利用常压CVD(Chemical VaporDeposition：化学气相沉积)法、低压CVD法、等离子体CVD法、远程等离子体CVD法等。另外，作为形成氧化硅膜的原料气体，没有特别限定，但是优选硅酸乙酯(TEOS：tetra ethoxy silane(四乙氧基硅烷))。进一步，当利用氮化硅形成由介电常数比氧化硅高的材料构成的膜时，作为原料气体，可以使用甲硅烷(SiH4)与氨气(NH3)的混合气体。
作为本发明的薄膜晶体管的结构，只要将这样的构成要素作为必须而形成，可以包含其他的构成要素，也可以不包含其他的构成要素，没有特别限定。
另外，本发明的栅极绝缘膜，由于下层覆盖性良好，所以，也能够应用于具有栅电极被配置在栅极绝缘膜的下层的结构、即底栅(bottom-gate)型结构的TFT，能够达到与本发明同样的作用效果。此时，优选使栅电极的截面形状为顺圆锥形状。
在本发明中，优选上述半导体层的侧方的圆锥角度为60°以上，更优选为80°以上。由此，能够有效地抑制在包括具有平缓的倾斜的半导体层的薄膜晶体管中产生的漏极电流急剧的增加、即纽结(kink)现象。另外，能够使从基板法线方向观察时的半导体层的面积缩小，因此TFT能够小型化。进一步，作为其结果，当将本发明的TFT用于液晶显示装置等的有源矩阵基板时，能够增大像素开口率，从而能够进行高清晰的图像显示。另外，根据本发明的栅极绝缘膜，由于具有叠层结构并且半导体层的覆盖性良好，所以，即使半导体层的圆锥角度变得非常大、大到60°以上，也不会产生裂纹等，能够充分覆盖半导体层。另外，如果半导体层侧方的圆锥角度小于60°，则由于纽结现象会使TFT特性显著恶化。
本发明还提供上述薄膜晶体管的制造方法，上述制造方法在保持400℃以上并且不破坏真空的条件下，在同一装置内连续地形成叠层结构的栅极绝缘膜。另外，作为栅极绝缘膜的更优选的成膜温度，为430℃以上。由此，与由单层构成的栅极绝缘膜的成膜工序相比，能够不使工序特别复杂化地形成本发明的叠层结构的栅极绝缘膜。从而，能够使本发明的TFT基板的制造工艺简化，能够确保生产率，并且能够防止制造成本增大。另外，也能够防止在栅极绝缘膜的成膜时，氧化硅膜与由介电常数比氧化硅高的材料构成的膜的界面被污染，从而能够形成品质优良的栅极绝缘膜。进一步，由于保持400℃以上进行栅极绝缘膜的成膜，所以能够抑制氧化硅膜的平带电压的降低，因此，其结果，TFT能够进行低阈值动作。另外，如果成膜温度小于400℃，则由于平带电压增大，TFT的阈值增加，其结果，会发生向栅极绝缘膜施加高负荷、漏电流增大等不良现象。另外，在本说明书中，所谓真空是指500Pa以下，优选为300Pa以下。
本发明还提供上述薄膜晶体管的制造方法，上述制造方法在栅极绝缘膜形成之前，利用臭氧进行半导体层的氧化处理。由此，能够使半导体层的表面氧化、预先形成氧化硅层，因此能够制作出半导体层与栅极绝缘膜之间的界面特性优良的TFT。另外，作为氧化种，优选使用将臭氧溶解在纯水中而得到的臭氧水，由此，与利用氧气对半导体层进行热氧化的情况相比，能够在更低温度下进行半导体层的氧化处理，因此能够使制造工艺低温化。另外，臭氧浓度、处理时间等没有特别限定，可以适当设定。
本发明还提供包括上述薄膜晶体管基板的半导体装置或者有源矩阵基板。作为本发明的半导体装置，例如可以列举形成有包含CMOS的电路的装置、集成电路(IC)、太阳能电池等。另外，本发明的有源矩阵基板能够适合用于使周边电路与薄膜晶体管基板一体化而形成的整体(monolithic)液晶显示装置等。本发明还提供包括上述有源矩阵基板的显示装置。作为本发明的显示装置，优选液晶显示装置、有机电致发光显示装置等。根据本发明的半导体装置、有源矩阵基板以及显示装置，由于包括本发明的TFT，所以能够在确保晶体管耐压的基础上，实现晶体管的低阈值动作化，由此能够实现更低耗电化。
发明效果
根据本发明的薄膜晶体管，栅极绝缘膜具有在半导体层侧设置的氧化硅膜与在栅电极侧设置的由介电常数比氧化硅高的材料构成的膜的叠层结构，进一步，当设栅极绝缘膜的半导体层上方的膜厚为A、设栅极绝缘膜的半导体层侧方的膜厚为B时，满足0.5≤B/A，由此，能够实现薄膜晶体管的低阈值动作化和高晶体管耐压化。这样的本发明的薄膜晶体管，在各种半导体装置的低耗电化方面是有用的。
具体实施方式
以下，列举实施例，参照附图对本发明进一步详细说明，但是本发明并不仅限于这些实施例。
实施例1
利用图1，对利用本发明的薄膜晶体管(TFT)进行说明。图1是表示本实施例的TFT结构的截面示意图。另外，图2(a)～(f)为表示本实施例的TFT的制造工序流程的截面示意图。
如图1所示，本实施例的TFT是具有顶栅结构的TFT，作为栅极绝缘膜13，使用氧化硅(SiO2)膜13a与氮化硅(SiNx)膜13b的叠层膜。更具体而言，具有如下结构：在玻璃基板(绝缘基板)10上，依次叠层有作为底层绝缘膜11的(上层)氧化硅(SiO2)/(下层)氧氮化硅(SiNO)叠层膜、由沟道区域17、源极区域16a和漏极区域16b构成的半导体层12、栅极绝缘膜13、栅电极14、和层间绝缘膜18，并且，半导体层12的源极区域16a和漏极区域16b分别通过接触孔19a、19b与层间绝缘膜18上的源电极20a和漏电极20b电连接。在此，半导体层12的截面具有顺圆锥形状，玻璃基板10与半导体层12侧面的圆锥角度为80°。
下面，根据图2(a)～(f)，对实施例1的TFT基板中的TFT的制造方法进行说明。
首先，如图2(a)所示，在玻璃基板10的表面上形成底层绝缘膜11之后，形成非晶硅(a-Si)膜2。作为底层绝缘膜11，可以形成SiO2膜、SiNx膜或者SiNO膜，也可以形成这些膜的叠层体。a-Si膜2的厚度例如为50nm。a-Si膜2的形成方法没有特别限定，例如可以通过PCVD(Plasma Chemical Vapor Deposition：等离子体化学气相沉积)法等来形成。
接着，通过使a-Si膜2结晶化，形成多晶硅(poly-Si)膜。具体而言，a-Si膜2的结晶化可以通过使用准分子激光的光照射来进行(准分子激光退火法)。或者，可以通过对a-Si膜2进行600℃的热处理而使其结晶化(固相成长法：Solid-phase crystallization)。然后，在poly-Si膜上形成抗蚀剂层，将抗蚀剂层作为图案化掩模，进行干蚀刻，由此形成poly-Si膜的图案。由此，如图2(b)所示，得到圆锥角度为80°的岛状的半导体层12。在此，作为用于干蚀刻的气体，没有特别限定，可以列举出四氟化碳气体与氧气的混合气体、六氟化硫气体与氯化氢气体的混合气体等。另外，作为蚀刻方式，可以利用等离子体蚀刻(PE：plasma etching)模式、反应性离子蚀刻(RIE：reactive ion etching)模式等。
接着，如图2(c)所示，利用CVD法等在430℃的成膜温度下形成覆盖半导体层12的栅极绝缘膜13。栅极绝缘膜13采用下层SiO2膜13a与上层SiNx膜13b的叠层结构。另外，用于实现低耗电液晶显示装置的栅极绝缘膜的设定厚度为氧化硅电容换算膜厚70nm，与此相一致，在本实施例的栅极绝缘膜中，使下层的SiO2膜13a的膜厚为50nm，使上层的SiNx膜13b的膜厚为40nm。在此，所谓氧化硅电容换算膜厚是指，当设氧化硅膜的膜厚为T1、设氧化硅的介电常数为ε1、设由介电常数比氧化硅高的材料构成的膜(本实施例中为氮化硅膜)的膜厚为T2、设介电常数比氧化硅高的材料(本实施例中为氮化硅)的介电常数为ε2时，根据式子T1+T2×ε1/ε2计算出的膜厚。另外，作为用于成膜的各原料气体，SiO2膜13a优选硅酸乙酯(TEOS：tetra ethoxy silane(四乙氧基硅烷))，SiNx膜13b可以使用甲硅烷(SiH4)与氨气(NH3)的混合气体。另外，SiO2膜13a和SiNx膜13b优选不破坏真空而在同一装置(腔室)内连续地形成。如果分开进行处理，则SiO2膜13a和SiNx膜13b的界面可能会被污染，因此，为了形成品质良好的栅极绝缘膜13，优选连续处理。由此，当设半导体层上方的栅极绝缘膜13的膜厚为A、设半导体层侧方的栅极绝缘膜13的膜厚为B时，形成膜厚比B/A为0.55的栅极绝缘膜13。
接着，如图2(d)所示，以覆盖半导体层12中成为沟道区域的部分的方式，在栅极绝缘膜13上形成栅电极14。栅电极14可以通过利用溅射法、CVD法等在栅极绝缘膜13上堆积导电膜、并将该导电膜图案化为规定的形状而形成。作为栅电极14的材质，优选含有例如铝(Al)、钽(Ta)、钨(W)、钼(Mo)等的金属化合物，另外，也可以采用由上述多种材料构成的叠层体。
接着，如图2(e)所示，将栅电极14作为掩模，向半导体层12中注入杂质离子15，由此，形成源极区域16a和漏极区域16b。在本实施例中，为了形成N沟道的TFT，作为杂质离子15使用磷离子。另外，作为杂质离子15，并不限于磷离子，可以列举由磷以外的15族元素、硼等13族元素等构成的离子，当将由硼等13族元素构成的离子注入源极区域16a和漏极区域16b时，形成P沟道的TFT。
接着，在以覆盖基板10的整个表面的方式形成层间绝缘膜18之后，设置贯穿层间绝缘膜18和栅极绝缘膜13并分别到达源极区域16a和漏极区域16b的接触孔19a和19b。最后，在各接触孔19a、19b的内部以及层间绝缘膜18上形成分别与源极区域16a和漏极区域16b电连接的源电极20a和漏电极20b。这样，TFT完成。
另外，当将本实施例的TFT用作液晶显示装置的显示区域内的开关元件时，在上述工序之后，进一步形成覆盖TFT的钝化膜、以及与漏电极20b连接的像素电极(ITO电极)。
实施例2
下面，对实施例2的薄膜晶体管(TFT)进行说明。本实施例的TFT，除了将栅极绝缘膜的成膜温度从430℃变更为400℃以外，与实施例1同样地进行制作。由此，当设半导体层上方的栅极绝缘膜的膜厚为A、设半导体层侧方的栅极绝缘膜的膜厚为B时，形成膜厚比B/A为0.55的栅极绝缘膜。
实施例3
下面，对实施例3的薄膜晶体管(TFT)进行说明。本实施例的TFT，除了将栅极绝缘膜的成膜温度从430℃变更为370℃以外，与实施例1同样地进行制作。由此，当设半导体层上方的栅极绝缘膜的膜厚为A、设半导体层侧方的栅极绝缘膜的膜厚为B时，形成膜厚比B/A为0.55的栅极绝缘膜。
实施例4
下面，对实施例4的薄膜晶体管(TFT)进行说明。本实施例的TFT，除了将栅极绝缘膜的成膜温度从430℃变更为400℃、并且在栅极绝缘膜形成之前进行半导体层的氧化处理以外，与实施例1同样地进行制作。在此，氧化处理通过将使臭氧溶解在纯水中而得到的臭氧水(浓度为10ppm)在室温下旋转涂敷60秒而进行。
比较例1
接着，对比较例1的薄膜晶体管(TFT)进行说明。本比较例的TFT的结构，具有将在实施例1中作为栅极绝缘膜的氧化硅(SiO2)膜与氮化硅(SiNx)膜的叠层膜变更为氧化硅(SiO2)膜的单层膜的结构。其他结构与实施例1的TFT相同。在此，作为栅极绝缘膜的氧化硅(SiO2)膜的膜厚为100nm。另外，在本比较例中，除了成膜温度为400℃以外，与实施例1同样地进行氧化硅(SiO2)膜的成膜。由此，当设半导体层上方的栅极绝缘膜的膜厚为A、设半导体层侧方的栅极绝缘膜的膜厚为B时，形成膜厚比B/A为0.36的栅极绝缘膜。
比较例2
接着，对比较例2的薄膜晶体管(TFT)进行说明。本比较例的TFT，除了将栅极绝缘膜的膜厚从100nm变更为70nm、使栅极绝缘膜的成膜温度为430℃以外，与比较例1同样地进行制作。由此，当设半导体层上方的栅极绝缘膜的膜厚为A、设半导体层侧方的栅极绝缘膜的膜厚为B时，形成膜厚比B/A为0.28的栅极绝缘膜。
比较例3
接着，对比较例3的薄膜晶体管(TFT)进行说明。本实施例的TFT，除了将栅极绝缘膜的成膜温度从430℃变更为400℃以外，与比较例2同样地进行制作。由此，当设半导体层上方的栅极绝缘膜的膜厚为A、设半导体层侧方的栅极绝缘膜的膜厚为B时，形成膜厚比B/A为0.36的栅极绝缘膜。
比较例4
接着，对比较例4的薄膜晶体管(TFT)进行说明。本实施例的TFT，除了将栅极绝缘膜的成膜温度从430℃变更为370℃以外，与比较例2同样地进行制作。由此，当设半导体层上方的栅极绝缘膜的膜厚为A、设半导体层侧方的栅极绝缘膜的膜厚为B时，形成膜厚比B/A为0.43的栅极绝缘膜。
在下述表1中，表示将实施例1、比较例1以及比较例3的TFT的晶体管耐压进行比较的结果。由此，可以确认：当使栅极绝缘膜的膜厚为氧化硅电容换算膜厚70nm时，实施例1的TFT与以往的由单层的栅极绝缘膜构成的比较例3相比，实现了大约2倍的耐压。在此，所谓耐压是指半导体层与栅电极之间的绝缘被破坏时的电压、即破坏耐压。
[表1]
TFT的晶体管耐压
※电容膜厚是指氧化硅电容换算膜厚
下面，对使用在实施例1～4和比较例2～4中得到的TFT等进行的实验进行说明。
<实验1>半导体层侧方膜厚B/半导体层上方膜厚A的膜厚比与晶体管耐压的关系的验证
图3是表示对实施例2以及比较例3的半导体层侧方膜厚B/半导体层上方膜厚A的膜厚比与作为绝缘耐性指标的晶体管耐压的关系进行验证的结果的图。根据图3，实施例2的栅极绝缘膜，膜厚比B/A为0.5以上，覆盖性优异，晶体管耐压为50V以上，在实用上足够。另一方面，比较例3的栅极绝缘膜，膜厚比B/A为0.35左右，覆盖性差，晶体管耐压大约为30V，显示出在实用上不充分的特性。另外，半导体层侧方膜厚B/半导体层上方膜厚A的膜厚比，利用在与实施例1和比较例2相同的条件下另外制作的膜厚比测定用的样品进行测定。作为测定条件，如图4所示，在具有将膜厚500nm的氧化硅层24蚀刻成大致直角而形成的图案的硅晶片基板25上形成栅极绝缘膜13(在实施例2的情况下，由氧化硅膜50nm/氮化硅膜40nm构成，在比较例3的情况下，由氧化硅膜70nm构成)之后，测定氧化硅层24的水平部26上的膜厚A和垂直部27上的膜厚B并进行计算。
<实验2>成膜温度与半导体层侧方膜厚B/半导体层上方膜厚A的膜厚比和平带电压的关系的验证
图5是表示对实施例1、实施例2以及实施例3中的成膜温度与半导体层侧方膜厚B/半导体层上方膜厚A的膜厚比和平带电压(Vfb)的关系进行验证的结果的图。根据图5，即使成膜温度在实施例3、实施例2、实施例1中分别增加至370℃、400℃、430℃，膜厚比B/A也不降低，覆盖性也不恶化。另一方面，当提高成膜温度时，平带电压显示出接近0的趋势。因此，能够在成膜温度400℃以上的区域形成具有兼具低阈值和高耐压的栅极绝缘膜的TFT。
另外，图6是表示对比较例2、比较例3以及比较例4中的成膜温度与半导体层侧方膜厚B/半导体层上方膜厚A的膜厚比和平带电压的关系进行验证的结果的图。根据图6，比较例2、比较例3以及比较例4的氧化硅单层膜，膜厚比B/A、即覆盖性与平带电压处于折衷(trade-off)的关系，不能同时满足。
<实验3>臭氧氧化处理与阈值电压的关系的验证
图7是表示对实施例2以及实施例4中的臭氧氧化处理与TFT的阈值电压(Vth)的关系进行验证的结果的图。根据图7可以看出，通过在栅极绝缘膜形成之前对半导体层进行臭氧氧化，能够使TFT的阈值降低。
另外，本申请以2005年9月16日提出的日本专利申请2005-270615号和2005年10月14日提出的日本专利申请2005-300122号为基础，要求基于巴黎公约和要进入的国家的法规的优先权。上述申请的内容全部加入本申请中作为参照。
另外，本申请说明书中的“以上”和“以下”包括该数值本身。
附图说明
图1为表示实施例1的薄膜晶体管(TFT)的结构的截面示意图。
图2(a)～(f)为表示实施例1的薄膜晶体管(TFT)的制造工序流程的截面示意图。
图3为表示实施例2以及比较例3的半导体层侧方膜厚B/半导体层上方膜厚A的膜厚比与晶体管耐压的关系的图。
图4为表示硅晶片基板上的半导体层上方的膜厚A和半导体层侧方的膜厚B的截面示意图。
图5为表示实施例1、实施例2以及实施例3中的成膜温度与半导体层侧方膜厚B/半导体层上方膜厚A的膜厚比和平带电压的关系的图。
图6为表示比较例2、比较例3以及比较例4中的成膜温度与半导体层侧方膜厚B/半导体层上方膜厚A的膜厚比和平带电压的关系的图。
图7为表示实施例2和实施例4中的臭氧氧化处理与阈值电压(Vth)的关系的图。
图8为表示本发明的半导体层上方的膜厚A和半导体层侧方的膜厚B的截面示意图。
符号说明
2 非晶硅(a-Si)膜
10 玻璃基板(绝缘基板)
11 底层绝缘膜
12 半导体层
13 栅极绝缘膜
13a 氧化硅(SiO2)膜
13b 氮化硅(SiNx)膜
14 栅电极
15 磷离子(杂质离子)
16a 源极区域
16b 漏极区域
17 沟道区域
18 层间绝缘膜
19a、19b 接触孔
20a 源电极
20b 漏电极
20 半导体层上部的栅极绝缘膜的平均膜厚
21 半导体层端面上的最小膜厚
22 上层栅极绝缘膜
23 下层栅极绝缘膜
24 氧化硅层
25 硅晶片基板
26 氧化硅层的水平部
27 氧化硅层的垂直部
Claims (8)
1.一种薄膜晶体管，在基板上依次叠层半导体层、栅极绝缘膜和栅电极而成，其特征在于：
该半导体层的截面具有顺圆锥形状，该半导体层的侧方的圆锥角度为80°以上，
该半导体层的上方和侧方与栅极绝缘膜直接相接并被该栅极绝缘膜覆盖，
该栅极绝缘膜具有在半导体层侧设置有氧化硅膜、在栅电极侧设置有由介电常数比氧化硅高的材料构成的膜的叠层结构，并且，
当设该半导体层的上方的膜厚为A、设该半导体层的侧方的膜厚为B时，满足0.5≤B/A。
2.如权利要求1所述的薄膜晶体管，其特征在于：
所述由介电常数比氧化硅高的材料构成的膜是氮化硅膜。
3.一种如权利要求1所述的薄膜晶体管的制造方法，其特征在于：
该制造方法在保持400℃以上并且不破坏真空的条件下，在同一装置内连续地形成叠层结构的栅极绝缘膜。
4.一种如权利要求1所述的薄膜晶体管的制造方法，其特征在于：
该制造方法在栅极绝缘膜形成之前，利用臭氧进行半导体层的氧化处理。
5.一种半导体装置，其特征在于：
包括权利要求1所述的薄膜晶体管。
6.一种有源矩阵基板，其特征在于：
包括权利要求1所述的薄膜晶体管。
7.一种显示装置，其特征在于：
包括权利要求6所述的有源矩阵基板。
8.如权利要求7所述的显示装置，其特征在于：
所述显示装置为液晶显示装置。
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