CN101257086B - 具有环形顶终端底电极的存储装置及其制作方法 - Google Patents

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Abstract

本发明公开了一种具有环形顶终端底电极的存储装置及其制作方法，该存储装置包含底电极，顶电极，与可利用施加能量在电性状态之间切换的一存储组件。该底电极包含第一上方部分与第二下方部分。第一上方部分具有为环形的顶终端，其环绕非导体的中心区域。第二下方部分的侧向尺寸较长，举例而言可为环形顶终端侧向尺寸的两倍长度。第二下方部分为无穿孔结构。存储组件位于顶电极的电性接触与底电极第一上方的环形顶终端之间。在某些实施例中，环形顶终端的存储组件具有厚度2～10nm的边墙。本发明同时公开了一种制作存储装置的方法。

Description

具有环形顶终端底电极的存储装置及其制作方法
技术领域
本发明涉及采用存储材料的高密度存储装置，例如非易失性阻抗存储器(Resistance Random Access Memory，RRAM)装置，以及制作该存储装置的方法。该存储装置中的存储材料可通过施加能量改变电性状态。该存储材料可采用相变化材料，包括硫化物(chalcogenide)材料与其它材料。
背景技术
以相变化为基础的存储材料被广泛地运用于读写光盘片中。这些材料包括有至少两种固态相，即一大致为非晶态的固态相，以及一大致上为结晶态的固态相。读写光盘片利用激光脉冲，以在二种相态之间切换。
硫化物或其它相似材料的相变化存储器材料，也可通过集成电路施以适当强度的电流，来改变相位。通常的非晶态的电阻率高于通常的结晶态，而此种电阻差异易于检测，即可代表不同数据内容。该种物质特性引发研究动机，以利用可控制的电阻材料，制作非易失、并且可随机读写的存储器电路。
非晶态转换至结晶态的过程，通常采用较低的操作电压。由结晶态转换为非晶态的过程，在此称为『重置』(reset)。其通常需要较高的操作电压，包含一短时间且高密度的电流脉冲，以熔化或破坏结晶结构，随后快速冷却相变化材料，经淬火处理，将至少一部分的相变化结构稳定为非晶态。此一过程，通过重置电流将相变化材料由结晶态转变为非晶态，而人们希望尽量降低重置电流的强度。为降低重置电流的强度，可降低存储器单元中的相变化材料装置尺寸，或者降低电极与相变化材料的接触区域大小，因此较高的电流密度可以在较小的绝对电流值穿过相变化材料装置的情况下实现。
采用小量的可编程电阻材料，为此项技术发展方向之一，尤其是制作小孔洞(pores)。显示小孔洞发展的专利包含：Ovshinsky，“Multibit SingleCell Memory Element Having Tapered Contact”，U.S.Pat，No.5,687,112，专利发证日期1997年11月11日；Zahorik et al.，“Method of Making Chalcogenide[sic]Memory Device”，U.S.Pat.No.5,789,277，专利发证日期1998年8月4日；Doan et al.，“Controllable Ovonic Phase-Change Semiconductor MemoryDevice and Methods of Gabracting the Same，”U.S，Pat.No.6,150,253，专利发证日期2000年11月21日，以及Reinberg，“Chalcogenide Memory Cellwith a Plurality ofChalcogenide Electrodes，”U.S.Pat.No.5,920,788，专利发证日期1999年7月6日。
相变化存储器中，利用电流使相变化材料在结晶态与非晶态之间转换，以储存数据。电流加热材料同时引发相态之间的转换。非晶态转换至结晶态的过程，通常采用较低的操作电压。由结晶态转换为非晶态的过程，于此称为『重置』。其通常需要较高的操作电压。此一过程，通过重置电流将相变化材料由结晶态转变为非晶态，而人们希望尽量降低重置电流的强度。为降低重置电流的强度，可降低存储单元中的主动相变化组件的尺寸。与相变化存储装置相关的问题之一在于，因为重置操作所需的电流强度，由需要改变相态的相变化材料的体积而定。因此，采用标准集成电路制作工艺的存储单元，即会因为制造设备的最小特征尺寸而受到限制。是故，必须为存储单元发展可以提供次光刻尺寸的技术，其可提供目前所欠缺大尺寸高密度存储装置所需的一致性与可靠度。
一种控制相变化存储单元主动区域大小的方法，是设计极小的电极，以输送电流至相变化材料的主体。这种小电极结构在小区域中诱发相变化材料内的相变化，该小区域呈蘑菇头状，位于接触区域。参见，U.S.Pat，No.6,429,064，专利发证日期2002年8月6日，Wicker，“Reduced ContactAreas of Sidewall Conductor”；U.S.Pat.No.6,462,353，专利发证日期2002年10月8日，Gilgen，“Method for Fabricating a Small Area of Contact BetweenElectrodes”；U.S，Pat.No.6,501,111，专利发证日期2003年7月1日，Lowrey，“Three-Dimensional(3D)Programmable Device”，以及U.S.Pat.No.6,563,156，专利发证日期2003年7月1日，Harshfield，“Memory Elementsand Methods for Making Same”。
由此产生构想，设计形成存储单元的结构与方法，而此种结构具有小主动区域的可编程电阻材料，使用可靠与可重复的制作工艺技术。
发明内容
有鉴于此，本发明的一个目的在于提供一种存储单元，包含可利用施加能量在电性状态之间切换的存储材料，该存储单元包含底电极、顶电极、与存储组件。底电极包含一具有一第一侧向尺寸的第一下方部分，另包含第二上方部分。该第二上方部分具有大致为环形的顶终端，该环形顶终端围绕非导体中央区域，该环形顶终端具有第二侧向尺寸。第一侧向尺寸的长度长于第二侧向尺寸。该第一下方部分为无穿孔结构。存储组件包含存储材料，其可利用施加能量转换电性状态。存储组件位于顶电极与底电极第二部份的环形顶终端之间，同时与该顶电极与该底电极第二部分的该环形顶终端具有电性接触。在某些范例中，环形顶终端在存储组件的边墙厚度为2～10nm。在某些范例中，第一侧向尺寸的长度约为第二侧向尺寸的两倍。在某些范例中，非导体中央区域包含第一介电材料与顶电极的第二上方部份，该非导体中央区域受到第二介电材料包围，并直接与该第二介电材料接触。该第一介电材料与第二介电材料具有不同的刻蚀特性。
本发明的另一个目的在于提供一种制作存储装置的方法，该存储装置包含可利用施加能量转换电性状态的存储材料，制作工艺如下：提供存储单元存取层，该存储单元存取层具有顶表面与一位于该顶表面的导电组件。形成一第一电极材料层于该顶表面之上；形成一第一介电材料层于该第一电极材料层之上；形成一掩膜于该第一介电材料与电极材料层之上；去除未被该掩膜所覆盖的该第一介电材料层与该第一电极材料层部分；以及去除该掩膜留下介电/电极堆栈于导电组件之上，介电/电极堆栈包含介电间隙组件，其位于底电极组件之上。建立一底电极结构于该介电/电极堆栈之上，包含：形成一底电极，该底电极包含一第一下方部分，以及一第二上方部分，该第二上方部分具有一围绕该介电间隙组件的环形顶终端；以及形成一介电侧壁子，以围绕该底电极的该第二上方部分；底电极结构包含介电间隙组件，其系为底电极组件与第二电极材料层所包围。第二电极材料层为第二介电材料层所覆盖。随后去除第二介电材料层与第二电极材料层覆盖介电间隙组件的部份，以利用介电间隙组件形成介电间隙层，而留下部份第二介电材料层，以包围第二电极材料层的剩余部份，同时建立底电极。形成一存储组件于该环形顶终端之上；以及形成一顶电极于存储组件之上。
上述方案中，该形成掩膜的步骤，使该掩膜具有一侧向尺寸，该侧向尺寸小于制作掩膜制作工艺的最小特征尺寸。
上述方案中，形成该掩膜的步骤是利用一光刻制作工艺以及接续的一刻蚀制作工艺，由此该掩膜具有一侧向尺寸，该侧向尺寸小于形成该掩膜的该光刻制作工艺的最小光刻特征尺寸。
在某些范例中，进行去除介电间隙组件的第二介电材料层与第二电极材料层部份的步骤可让环形顶终端具有厚度2～10nm的边墙。在某些范例中，去除介电间隙组件的第二介电材料层与第二电极材料层部份的步骤包含刻蚀步骤、以及随后的平面化步骤、同时更包含选择与第二介电材料相异的第一介电材料，使该第一介电材料与该第二介电材料层具有不同的刻蚀特性，由此在该刻蚀步骤中，该介电间隙组件无实质重要的刻蚀。
本发明的其它特征、目的、与优点可参考下述图式、以及实施方式。
附图说明
图1为依据本发明的一种实施例所制作的集成电路装置方块示意图。
图2为图1中存储阵列的部分示意图。
图3为依据本发明的一种实施例所制作的存储单元简化侧视范例图。
图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、与图15为制作图15的存储装置的制作步骤示意图。
【主要组件符号说明】
10    集成电路
12    存储阵列
14    字线译码器
16、56、58、106、108  字线
18    位线译码器
20、60、62、130    位线
22、26    总线
24    方块
28    数据输入线
30    其它电路
32    数据输出线
34    控制器
36    偏压安排供应电压
38、40、42、44    存取晶体管
46、48、50、52    相变化组件
54、100           源极线
68    存储单元
70    底电极
72    顶电极
74    存储组件
76    第一部份
78    第一侧向尺寸
80    第二部份
82    环形顶终端
84    中央区域
86    第二侧向尺寸
87、91        边墙厚度
88、89        介电间隙层
90、120、122  介电材料
92、98        拴塞
94     存储单元存取层
96     衬底
102    介电薄层
104    表面
110、112    薄层
114、116    光刻胶
115    介电/电极杆
117    底电极组件
118    电极材料
119    介电间隙组件
121    外部终端
123    底电极结构
124    存储材料
126    顶电极材料
128    存储装置
132    导体沟道
具体实施方式
以下说明的实施方式将主要依据特定的实施例以及方法。应理解为此处无意将本发明限制于公开的特定实施例以及方法，而且本发明可利用其它特征、组件、方法、与实施例来实施。较佳实施例意在说明本发明，而非用于限制本发明的范围，发明的范围应以权利要求书的范围作为主要的依据。本领域技术人员可依据下列说明，而可得知多种均等的变化。多个实施例中的类似组件采用类似的组件数字编号。
参照图1，依据本发明可制作的一种集成电路10的简化示意方块图。电路10包含相变化存储阵列12，该相变化存储阵列12是利用相变化存储单元(未显示)，制作于半导体衬底之上，稍后将更详细说明。一字线译码器14与多条字线16具有电性通讯。位线译码器18与多条位线20具有电性通讯，以由相变化存储阵列12中的相变化存储单元(未显示)读取或写入数据。地址经由总线22，提供至字线译码器与驱动器14以及位线译码器18。方块24中的感应放大器与数据输入结构，经由数据总线26与位线译码器18耦合。数据由集成电路10上的输入/输出端，或由集成电路10之上的其它内部或外部的数据源到经由数据输入线28，到达方块24的数据输入结构。集成电路10也可能包含其它电路30，例如可为通用目的的处理器、特殊目的的应用电路、或由阵列12支持的模块组合，提供系统单芯片的功能。数据由方块24中的感应放大器，经过数据输出线32，到达集成电路10的输入/输出端，或者到达集成电路10的其它内部或外部数据终点。
本实施例采用控制器34，该控制器34是利用偏压安排状态机器，控制偏压安排供给电压36的状态，例如读取、编程、擦除、擦除验证、以及编程验证电压。控制器34也采用现有技术所使用的特殊目的逻辑电路。在另一实施例中，控制器34包含一通用目的处理器，其可整合至相同集成电路，以执行计算机程序，进而控制装置的运作。在又一实施例中，可采用特殊目的逻辑电路与通用目的处理器的组合，以完成控制器34。
如图2所示，相变化存储阵列12的各存储单元包含一个存取晶体管(或其它存取装置，例如二极管)、以及相变化组件，其中四个存取晶体管绘示如38、40、42、44，而四个相变化组件绘示如46、48、50、52。各存取晶体管38、40、42、44的源极共同连接至一源极线54，源极线54在一源极线终端55结束。在另一实施例中，这些选择装置的源极线之间不具电性连接，而可以独立控制。多条字线16(包括字线56与58)沿着第一方向平行延伸。字线56、58与字线译码器14具有电性通讯。存取晶体管38、42的栅极连接至一共同字线(例如字线56)，而存取晶体管40、44的栅极共同连接至字线58。多条位线20(包括位线60、62)中，位线60连接到相变化组件46、48的一端。尤其，相变化组件46连接于存取晶体管38的漏极与位线60，而相变化组件48连接于存取晶体管40的漏极90与位线60。相似地，相变化组件50连接于存取晶体管42的漏极与位线62，而相变化组件52连接于存取晶体管44的漏极与位线62。需注意的是，在图中为了方便起见，仅绘示四个存储单元，在实际应用中，阵列12可包括上千个至上百万个此种存储单元。同时，也可使用其它阵列结构，例如将相变化存储组件连接到源极。
图3为依据本发明所制作的蘑菇型存储单元68。存储单元68包含底电极70、顶电极72、以及位于二者之间的存储组件74。底电极70可由适当的电极材料制成，例如氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN)。顶电极72通常由氮化钛组成，而存储组件74则通常由电阻存储材料构成，如GST，稍后将更详细说明。底电极70包含第一部份76，其具有第一侧向尺寸78，以及第二部份80，其具有环形顶终端82。上方终端82围绕中央区域84，其具有位于存储组件74之中的第二侧向尺寸86以及一边墙厚度87。边墙厚度87的较佳实施例为2～10nm。第一侧向尺寸78长于第二侧向尺寸86。在一种实施例中，第一侧向尺寸78为50至90nm，最佳实施例为65nm；而第二侧向尺寸86为20至45nm，最佳实施例为32nm。第一侧向尺寸78通常约为第二侧向尺寸86长度的两倍。相较于第一部分76的宽度设计与第二部分80相同，若使第一部份76的宽度大于第二部分80的宽度，后者可让底电极70具有更好的机械稳定性。
中央部分84包含介电间隙层88，而介电侧壁子89围绕第二部分80。介电侧壁子89在存储组件74之中具有边墙厚度91，通常为10～30nm。介电间隙层88与介电侧壁子89通常由不同的介电材料制成，具有不同的刻蚀特性，因此在刻蚀建立介电侧壁子89的程序中(详如稍后图10至图12)，介电间隙层88未有任何实质的刻蚀。介电侧壁子89的设计，可在刻蚀过程保护底电极70的第二部分80，详如下述。由于上方终端82的边墙厚度87相对较薄，因此该设计相当重要。介电间隙层88与介电侧壁子89的典型材料包含SiNx、氮氧化硅、与钽氧化物。介电材料90，例如SiOx，围绕介电间隙层88与第一部分76。第一部分76紧靠拴塞92。
存储单元68的建构提供数项优点。具有与存储组件74接触的环形顶终端82，可减低底电极70与存储组件74的接触面积，由此集中电流，以减低所需的重置能量与重置电流。此外，相较于圆柱状底电极，环形顶终端82在修整之后可提供较佳的制作工艺一致性。这是因为光刻特征尺寸变异与制作圆柱状底电极与环形底电极时的修整制作工艺，会对各底电极造成较高的半径变异。然而，圆柱状底电极的半径变异对于圆柱状底电极的影响，高于对环形底电极的影响。这是因为圆柱状底电极的面积，是由半径的平方决定的(πR2)，而具有环形顶终端的底电极接触面积则仅由半径决定(2πRT，T为边墙厚度)，而非由半径平方决定。
制作磨菇型变化存储单元68的方法，将在图4至图15说明。现在参照图4，显示形成于衬底96之上的存储单元存取层94，衬底96通常为二氧化硅。存取层94通常包含存取晶体管(未显示)，亦可使用其它种类的存取装置，诸如二极管。存取层94包含第一与第二拴塞92、98以及源极线100，均位于介电薄层102之中。第一与第二拴塞92、98与源极线100通常为钨。存储单元存取层94亦包含多晶硅字线106、108。存储单元存取层94具有上方表面104。
图5显示沉积电极材料(例如氮化钛)薄层110于上方表面104之上的结果，稍后再沉积与介电间隙层88的材料相同的薄层112。参见图6，光刻掩膜114随后形成于图5的结构之上，并大致与拴塞92、98对准。较佳实施例中，光刻掩膜114具有一最小光刻侧向特征尺寸，例如30至65nm，最佳实施例为45nm。图7显示修整光刻的步骤，以产生修整过后的光刻掩膜116。较佳实施例中，各个修整过的光刻掩膜116具有次光刻侧向特征尺寸，例如15至32nm，最佳实施例为22nm。薄层110与112上未由光刻掩膜116覆盖的部分会被刻蚀，此外如图8所示，光刻掩膜116去除后留下介电/电极堆栈115，其中包含底电极组件117与介电间隙组件119。介电间隙组件119具有外部终端121。如图9所示，电极材料118(通常与薄层110为相同材料)沉积于介电/电极堆栈115上，以建立底电极结构123。图10显示沉积介电材料120至图9的结构上的结果，介电材料120与介电侧壁子89采用相同材料。图9与图10的沉积通常采用化学气相沉积法(CVD)完成。刻蚀介电材料120，随后刻蚀裸露的电极材料118(其系覆盖介电间隙组件119的外部终端121)，以建立如图11所示的结构。进行此一刻蚀步骤，可留下介电材料层125，侧向围绕第二电极材料层118的剩余部分127，而剩余部分127又围绕介电间隙组件119。
图12显示沉积介电材料122至图11的结构上的结果，随后再施以化学机械研磨(CMP)处理；该材料122通常与衬底96的材料相同。由此建立图3的底电极70与介电间隙层88及介电侧壁子89，而介电材料122的作用如同图3的介电材料90。图13显示沉积存储材料124(通常为GST)至图12的结构上的结果，随后沉积顶电极材料126至存储材料124之上。图14显示图案化存储材料124与顶电极材料126，以建立图3的存储组件74与顶电极72的结果。经过金属化步骤，位线130通过导体沟道132与顶电极72连接，即可如图15构成完整的存储装置128。
介电材料88、89可能包含一电性绝缘体，其包含由硅、钛、铝、钽、氮、氧、与碳的群组中的一种或多种元素。装置较佳实施例中，介电材料88、89具有低热传导性，小于约0.014J/cm*K*sec。在其它较佳实施例中，存储组件74系由相变化材料制成，绝热介电材料88、89的至少一者的热传导性小于非晶状态的相变化材料，或小于包含GST的相变化材料的热传导约0.003J/cm*K*sec。代表性的绝热材料，包含由硅(Si)、碳(C)、氧(O)、氟(F)、与氢(H)所构成的一组合。可作为绝热介电材料88、89的绝热材料的范例，尚包含二氧化硅、碳氢氧化硅、聚亚酰胺(polyimide)、聚酰胺(polyamide)、以及氟碳聚合物。其它可作为绝热介电材料88、89的绝热材料范例，包含氟化二氧化硅、聚倍半硅氧烷(Silsesquioxane)、聚芳香烯乙醚(polyarylene ethers)、聚对二甲苯(parylene)、含氟聚合物(fluoro-polymers)、氟化非晶碳(fluorinated amorphous carbon)、钻石结构碳、多孔硅、中孔硅化物(mesoporous silica)、多孔聚倍半硅氧烷(poroussilsesquioxane)、多孔聚亚酰胺(porous polyimide)、以及多孔聚芳香烯乙醚(porous polyarylene ethers)。在其它实施例中，绝热结构包含填充气体的空孔以绝热。介电材料88、89中的单层结构或多层结构组合，可绝热或作为非导体。
可编程电阻型存储材料(例如相变化材料)的可用性质，包含该材料的电阻值可编程，较佳者为可逆编程；例如可利用电流可逆地引致在两种相态之间变化。这些至少两种固态相包含一非晶相与一结晶相。然而，在实际操作时，可编程电阻材料可能无法完全转换为非晶相或结晶相。混合不同相态的中介相，可能会在材料性质上具有可测知的差异。两固态通常为两种稳定态，同时具有不同的电性特征。可编程电阻可能包含一硫材料，其中可能包含GST。在以下揭露的内容中，相变化或者其它存储材料通常指GST，且应理解，也可采用其它种类的相变化材料。此处一种可供存储单元所用的材料为Ge2Sb2Te5。
此处所载的存储装置128可轻易地以标准光刻与薄膜沉积技术制作，形成存储单元中在编程时实际改变电阻的非常小尺寸区域，而无须利用额外步骤形成次光刻图案。依据本发明的实施例，存储材料可能是可编程电阻材料，通常为相变化材料，例如Ge2Sb2Te5以及下述其它材料。存储组件74之中会改变相态的区域很小，因此，用以改变相态的重置电流强度亦小。
存储装置128的实施例，包含利用相变化的存储材料，其中包含硫化物材料以及其它材料，作为存储组件74。硫化物可能包含氧(O)、硫(S)、硒(Se)、碲(Te)等四种元素，为元素周期表第六族的一部分。硫化物包含硫族元素的化合物，以及一种正电性较强的元素或化合物基(radical)；硫化物合金则包含硫族元素与其它元素的组合，例如过渡金属。硫化物合金通常包含一种以上的元素周期表第四族元素，例如锗(Ge)和锡(Sn)。通常，硫化物合金中包含一种以上的锑(Sb)、镓(Ga)、铟(In)、与银(Ag)元素。文献中已有许多种类的相变化存储器材料，例如下列合金：Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te、以及Te/Ge/Sb/S。Ge/Sb/Te的合金家族中，许多合金组合均可作为相变化存储器材料，此类组合可特定为TeaGebSb100-(a+b)，其中a与b代表原子百分比，总原子组成为100％。已有研究人员指出，效能最佳的合金，其沉积材料中的Te平均浓度均小于70％，通常小于60％，而其范围多为23％至58％之间，最佳浓度又为48％至58％的Te。Ge的浓度则为5％以上，范围约为8％至30％之间，通常小于50％。最佳实施例中，Ge的浓度范围约为8％至40％。此一组成中，最后一项主要组成元素为Sb。(Ovshinsky’112patent，columns 10-11)。另一研究人员所评估的特定合金包含Ge2Sb2Te5、GeSb2Te4、与GeSb4Te7(Noboru Tamada，“Potential of Ge-Sb-Te Phase-Change Optical Disks forHigh-Data-Rate-Recording”，SPIE v.3109，pp.28-37(1997))。就更为普遍的面向，过渡金属，例如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)，与上述元素的合金，均可能与Ge/Sb/Te组成相变化合金，并使其具备可编程电阻的性质。可作为存储器材料的特定范例，见于Ovshinsky’112 atcolumn 11-13，此处的所载的范例即为参考上述文献所为的组合。
相变化材料通常可于非晶固态相的第一结构，与通常为结晶固态相的第二结构之间来回转换，而此种转换是进行于存储单元中的主动信道区域。此等合金至少具有两种稳定态。『非晶』指相较于单晶而言，较无固定晶向的结构，例如较结晶相具有更高的电阻率等特性。『结晶』则指相对于非晶结构而言，较有固定晶向的结构，例如较非晶相具有更低的电阻率等特性。通常而言，可于完全非晶态与完全结晶态之间，利用电流变换相变化材料的相态。非晶态与结晶态转换所影响的其它材料性质，尚包括原子排列、自由电子密度、与活化能。此种材料可转换为两种相异的固态相，亦可转换为两种固态相的组合，故可于完整非晶相与完整结晶相之间，形成灰色地带，材料的电性亦将随之转换
相变化合金可利用电脉冲改变相态。就过去的观察，得知时间较短、振幅较大的脉冲，较倾向将相变化材料转为通常的非晶态。而时间长、振幅较低的脉冲，则易将相变化材料转为通常的结晶态。时间短且振幅高的脉冲，能量较高，足以破坏结晶态的键能，同时缩短时间可防止原子重新排列为结晶态。无须大量实验，即可获得适当的脉冲参数，以应用于特定的相变化材料与装置结构。
以下简单介绍四种电阻存储材料。
1.硫化物材料
GexSbyTez
x∶y∶z＝2∶2∶5
其它组成为x∶0～5，y∶0～5，z∶0～10
GeSbTe加入添加物(doping)，例如N-、Si-、Ti-、或添加其它元素。
制作方法：以PVD溅射或磁控溅射法，采用Ar、N2、和/或He等作为反应气体，硫化物压力为1mtorr～100mtorr。此一沉积步骤通常在室温下完成。可采用深宽比1～5的准直仪，以增进填充效能。为增进填充的效能，常施加数十伏特至数百伏特的DC偏压。另一方面，亦可同时结合DC偏压与准直仪的使用。
有时需要在真空或N2环境中进行后沉积的退火处理，以提升硫化物材料的结晶状态。退火温度的通常范围为100C至400C，退火时间则小于30分钟。
硫化物材料的厚度依据单元结构的设计有所不同。通常而言，硫化物材料的厚度若高于8nm，则可具有相变化的特性，如此材料即有两种以上具有稳定电阻的相态。
2.CMR(巨磁电阻，colossal magneto resistance)材料
PrxCayMnO3
x∶y＝0.5∶0.5
或其它组成x∶0～1，y∶0～1
可采用包含Mn氧化物的其它CMR材料制作方法：利用PVD溅射或磁控溅射法，采用Ar、N2、和/或He等作为反应气体，压力为1mtorr～100mtorr。沉积温度范围可为室温至600C，会依据后沉积制作工艺而有不同。可采用深宽比1～5的准直仪，以增进填充效能。为增进填充的效能，常施加数十伏特至数百伏特的DC偏压。另一方面，亦可同时结合DC偏压与准直仪的使用。同时，亦可能施加几十高斯至10,000高斯的磁场，以增进磁结晶态的排列。
有时需要于真空、N2或N2/O2混合的环境中进行后沉积的退火处理，以提升CMR材料的结晶状态。退火温度的通常范围为400C至600C，退火时间则小于2小时。
CMR材料的厚度依据单元结构的设计而有不同，其核心材料的厚度可为10nm至200nm。
一般常采用YBCO(YBaCuO3，一种高温超导材料)缓冲层，已增进CMR材料的结晶性质。YBCO先于CMR材料而沉积，其厚度范围约为30nm至200nm。
3.二元素化合物
NixOy；TixOy；AlxOy；WxOy；ZnxOy ZrxOy；CuxOy  等
x∶y＝0.5∶0.5或其它组成x∶0～1，y∶0～1
制作方法：
1.沉积：利用PVD溅射或磁控溅射法，采用Ar、N2、和/或He等作为反应气体，压力为1mtorr～100mtorr，以金属氧化物作为钯材，诸如NixOy、TixOy、AlxOy、WxOy、ZnxOy、ZrxOy、CuxOy等。此一沉积步骤通常完成于室温之下。可采用深宽比1～5的准直仪，以增进填充效能。为增进填充的效能，常施加数十伏特至数百伏特的DC偏压。另一方面，亦可同时结合DC偏压与准直仪的使用。
有时需要于真空、N2或N2/O2混合的环境中进行后沉积的退火处理，以促进金属氧化物中的氧分子扩散。退火温度的通常范围为400C至600C，退火时间则小于2小时。
2.反应沉积：利用PVD溅射或磁控溅射法，采用Ar/O2、Ar/N2/O2、和/或纯O2、He/O2、He/N2/O2等作为反应气体，压力为1mtorr～100mtorr，以金属氧化物作为钯材，诸如Ni、Ti、Al、W、Zn、Zr、Cu等。此一沉积步骤通常完成于室温之下。可采用深宽比1～5的准直仪，以增进填充效能。为增进填充的效能，常施加数十伏特至数百伏特的DC偏压。另一方面，亦可同时结合DC偏压与准直仪的使用。
有时需要于真空、N2或N2/O2混合的环境中进行后沉积的退火处理，以促进金属氧化物中的氧分子扩散。退火温度的通常范围为400C至600C，退火时间则小于2小时。
3.氧化：利用高温炉或RTP等高温氧化系统。温度范围约为200C至700C，以纯O2或O2/N2混合气体，在几个mtorr至1atm的压力下进行反应。时间的范围可为几分钟至几个小时。另一氧化方法为液晶氧化。以RF或DC来源的液晶，以纯O2、Ar/O2或Ar/N2/O2混和气体，在1mtorr至100mtorr的压力下，氧化Ni、Ti、Al、W、Zn、Zr、或Cu等金属表面。氧化时间的范围则可为几秒钟至几分钟。氧化温度的范围，为室温至300C，依据液晶氧化的程度而有所不同。
4.高分子材料：
TCNQ掺杂Cu、C60、Ag等
PCBM-TCNQ混合高分子
制作方法：
1.蒸镀：利用热蒸镀、电子束蒸镀、或分子束磊晶(MBE)系统。固态TCNQ与掺杂物质共同于单一反应箱中蒸发。固态的TCNQ与掺杂物质置放于钨舟(W-boat)、钽舟(Ta-boat)、或陶瓷舟之中。可施加高电流或电子束以熔化来源，方得将材料混和，并沉积于晶圆片之上。其中无高活性的化学成分或气体。沉积的压力约为10-4torr至10-10torr，晶圆片温度范围则为室温至200C。
沉积后，有时需要于真空或N2环境中进行退火，以增进高分子材料的组成分布。退火温度范围约为室温至300C，退火时间则小于1小时。
2.旋涂法：利用旋涂机，以掺杂的TCNQ溶液，于1000rpm以下的旋转速度旋涂。旋涂后，静置晶圆片，以于室温至200C的温度范围内，等待固态相形成。等待时间范围可由几分钟至几天，依据温度与形成条件而有所不同。
其它关于制作、组成材料、使用、与操作相变化随机存取存储装置的信息，请参照美国专利申请号码11/155,067，申请日期2005年6月17日，名称为『Thin Film Fuse Phase Change Ram And Manufacturing Method』，Attorney Docket No.MXIC 1621-1
较佳实施例中，与存储组件74接触的底电极与顶电极70、72的全部或部分，包含一电极材料，例如氮化钛或者其它可与存储组件74的相变化材料兼容的导体。其它种类的导体，诸如铝、铝合金、氮化钛、氮化钽、氮化铝钛、氮化铝钽等，可应用于拴塞结构、顶与底电极结构。其它导体可为由钛、钨、钼、铝、钽、铜、铂、铱、镧、镍、钌、及氧的群组中所选出的一元素或者多种元素。氮化钛为较佳实施例，因其与GST(如上述)存储组件74具有较佳接触、且为半导体制作通常使用的材料、同时可在GST转换的较高温度提供较佳的扩散掩膜，通常约在600℃至700℃的范围。
前述说明可能使用例如以上、以下、顶、底、上方、下方等词汇。此等词汇是在协助了解本发明的内容，而非意欲限制发明的范围。
本发明参酌较佳实施例与实施方法揭露如前述，所应理解的是，前述范例仅作为说明之用，而非意欲限制本发明之范畴。本领域技术人员可依据其内容进行修改与组合，而任何修改与组合均落入本发明的范围以及本发明权利要求所要求保护的范围。
所有专利、专利申请、与公开内容均参照如上，在此提供以供参考。

Claims (10)

1.一种存储单元，包含一存储材料，可利用施加能量在电性状态之间切换，其特征在于，该存储单元包含：
一底电极，包含一具有一第一侧向尺寸的第一下方部分，以及一第二上方部分，该第一下方部分为无穿孔结构，该第二上方部分具有一环形顶终端和一第二侧向尺寸，该环形顶终端围绕一非导体中央区域，同时该环形顶终端被一第二介电材料所包围，且该第一侧向尺寸的长度长于第二侧向尺寸；
一顶电极；以及
一存储组件，该存储组件位于该顶电极与该底电极的该环形顶终端之间，同时与该顶电极与该底电极的该环形顶终端具有电性接触。
2.根据权利要求1所述的存储单元，其特征在于，该第二上方部分的环形顶终端为一连续环形组件。
3.根据权利要求1所述的存储单元，其特征在于，该第二上方部分的环形顶终端在该存储组件上具有一边墙，该边墙厚度为2～10nm。
4.根据权利要求1所述的存储单元，其特征在于，该非导体中央区域包含一第一介电材料，该第一介电材料与第二介电材料具有不同的刻蚀性质。
5.根据权利要求1所述的存储单元，其特征在于，该存储组件包含一可编程电阻存储材料。
6.一种制作存储装置的方法，该存储装置包含一存储材料，可利用施加能量在电性状态之间切换，其特征在于，该方法包含：
提供一存储单元存取层，该存储单元存取层具有一顶表面与一导电组件；
形成一第一电极材料层于该顶表面之上；
形成一第一介电材料层于该第一电极材料层之上；
形成一掩膜于该第一介电材料与电极材料层之上；
去除未被该掩膜所覆盖的该第一介电材料层与该第一电极材料层部分；
去除该掩膜；
由此，形成一介电/电极堆栈于该导电组件之上，该介电/电极堆栈包含一在该导电组件之上的介电间隙组件；
建立一底电极结构于该介电/电极堆栈之上，包含：
覆盖一第二电极材料层于该介电/电极堆栈之上，覆盖一第二介电材料层于该第二电极材料层之上；以及
去除部份的该第二介电材料层与该第二电极材料层部分，留下的该第二介电材料层的部分形成一介电侧壁子；
由此形成的底电极结构包含一第一下方部分以及一第二上方部分，该第二上方部分具有一围绕该介电间隙组件的环形顶终端，该介电侧壁子围绕该底电极的该第二上方部分；
形成一存储组件于该环形顶终端之上；以及
形成一顶电极于存储组件之上。
7.根据权利要求6所述的制作存储装置的方法，其特征在于，该形成掩膜的步骤，使该掩膜具有一侧向尺寸，该侧向尺寸小于制作掩膜制作工艺的最小特征尺寸。
8.根据权利要求6所述的制作存储装置的方法，其特征在于，形成该掩膜的步骤是利用一光刻制作工艺以及接续的一刻蚀制作工艺，由此该掩膜具有一侧向尺寸，该侧向尺寸小于形成该掩膜的该光刻制作工艺的最小光刻特征尺寸。
9.根据权利要求6所述的制作存储装置的方法，其特征在于，在建立该底电极结构的步骤，由此所形成的环形顶终端具有一边墙厚度，该边墙厚度为2～10nm。
10.根据权利要求6所述的制作存储装置的方法，其特征在于，去除部份的该第二介电材料层与该第二电极材料层部分的步骤，包含一刻蚀步骤以及后续的一平面化步骤，同时更进一步包含选择与该第二介电材料层相异的该第一介电材料层，使该第一介电材料层与该第二介电材料层可在该刻蚀步骤中具有不同的刻蚀特性。
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