CN101252134B - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置，其技术要点如下：在具有绝缘表面的同一衬底上形成有半导体层的膜厚度不相同的多种薄膜晶体管。通过将被要求高速工作的薄膜晶体管的半导体层的沟道形成区薄膜化，使该半导体层的沟道形成区的膜厚度薄于被要求对电压的高耐压性的薄膜晶体管的半导体层的沟道形成区，使沟道形成区的膜厚度变薄。而且，被要求高速工作的薄膜晶体管的栅极绝缘层的膜厚度可以薄于被要求对电压的高耐压性的薄膜晶体管的栅极绝缘层。

Description

半导体装置
技术领域
本发明涉及具有薄膜晶体管的半导体装置。
背景技术
用于半导体装置的薄膜晶体管根据其半导体装置的目的或功能而被要求各种特性。为了满足这种要求而控制薄膜晶体管的特性是很重要的，并且用来制造具有适合使用目的的特性的薄膜晶体管的技术也正在被研究(例如，参照专利文件1)。
在专利文件1中，通过使用侧壁形成具有LDD(lightly DopedDrain；轻掺杂漏)结构的杂质区域的薄膜晶体管，以减少在薄膜晶体管截止(OFF)时的泄漏电流。
专利文件1日本专利申请公开平9-27624号公报
尤其是在将多个具有不同功能的电路设置在同一衬底上的半导体装置中，被设置的多个薄膜晶体管根据其使用用途而分别被要求互不相同的电特性或功能。因此，需要分别制造具有所需功能或电特性的薄膜晶体管。
发明内容
本发明的目的在于提供一种半导体装置，该半导体装置具有能够高速工作且驱动电压低的薄膜晶体管、以及具有对电压的高耐压性且可靠性高的薄膜晶体管双方。因此，本发明的目的在于提供一种耗电量低且可靠性高的半导体装置。
在本发明的半导体装置中，其特征在于，在同一衬底上形成有半导体层的沟道形成区的膜厚度不相同的多种薄膜晶体管。通过将被要求高速工作的薄膜晶体管的半导体层的沟道形成区局部地薄膜化，使该半导体层的沟道形成区的膜厚度薄于被要求对电压的高耐压性的薄膜晶体管的半导体层的沟道形成区。由于被要求高速工作的薄膜晶体管只对沟道形成区局部地进行薄膜化，所以在源区及漏区中与源电极层及漏电极层接触的区域不被薄膜化，其膜厚度厚于沟道形成区。至于栅极绝缘层，被要求高速工作的薄膜晶体管的栅极绝缘层的膜厚度优选薄于被要求对电压的高耐压性的薄膜晶体管的栅极绝缘层。
例如，在具有存储器等的电路的半导体装置中，可以将存储器内的特定薄膜晶体管的半导体层的沟道形成区选择性地并局部地薄膜化。或者，在将包括存储元件的存储单元阵列、升压电路部、驱动电路部、控制电路部等设置于存储器的情况下，可以根据每个电路所要求的功能设置半导体层的沟道形成区的膜厚度不相同的薄膜晶体管。在存储器中，优选将设置于被要求高速工作的驱动电路部、控制电路部等的薄膜晶体管的半导体层的沟道形成区选择性地并局部地薄膜化，而不将被要求对电压的高耐压性的存储单元阵列的存储元件或薄膜晶体管的半导体层薄膜化，其膜厚度比设置于驱动电路部、控制电路部等的薄膜晶体管的半导体层的沟道形成区厚。
在本发明的半导体装置中，设置于被要求高速工作的驱动电路部及控制电路部等的薄膜晶体管的半导体层的沟道形成区的膜厚度为5nm以上30nm以下，优选为10nm以上20nm以下，即可。另一方面，设置于被要求高速工作的驱动电路部及控制电路部等的薄膜晶体管的半导体层的源区及漏区、以及设置于被要求对电压的高耐压性的存储单元阵列及电源电路的薄膜晶体管的半导体层(源区、漏区、及沟道形成区)的膜厚度为25nm以上100nm以下，优选为50nm以上60nm以下，即可。
在本发明中，其特征在于，将设置于被要求高速工作的驱动电路部及控制电路部等的薄膜晶体管的半导体层的沟道形成区局部地薄膜化(膜厚度为5nm以上30nm以下，优选为10nm以上20nm以下)，而不将源区及漏区的与源电极层及漏电极层连接的区域薄膜化(膜厚度为25nm以上100nm以下，优选为50nm以上60nm以下)。因此，也可以将半导体层的沟道形成区以外的源区及漏区的一部分、可设置在沟道形成区和源区及漏区之间的低浓度杂质区域等薄膜化。
在本发明的半导体装置中，设置于被要求高速工作的驱动电路部及控制电路部等的薄膜晶体管的栅极绝缘层的膜厚度为1nm以上10nm以下，优选为5nm左右，即可。另一方面，设置于被要求对电压的高耐压性的存储单元阵列及电源电路等的薄膜晶体管的栅极绝缘层的膜厚度为50nm以上150nm以下，优选为60nm以上80nm以下。
作为半导体层，可以使用结晶半导体层。可以使用通过利用热或光将非晶半导体层结晶化的结晶半导体层、或单晶半导体层。另外，可以将硅用于半导体层。
由于通过将设置于被要求高速工作的驱动电路部及控制电路部等的薄膜晶体管的半导体层的沟道形成区(或者，还包括栅极绝缘层)局部地薄膜化而可以实现微细化，所以可以缩小被要求高速工作的驱动电路部及控制电路部等的面积，因而可以实现窄边框化，能够以更高速度地工作，并可以降低驱动电压。因此，可以实现低耗电量的半导体装置。
再者，由于被要求高速工作的薄膜晶体管只对沟道形成区局部地进行薄膜化，所以源区及漏区的与源电极层及漏电极层接触的区域不被薄膜化，其膜厚度厚于沟道形成区。因此，当形成暴露源区及漏区的开口(接触孔)时，可以防止位于开口附近的半导体层被去除而消失，并且可以防止(半导体层和电极层之间的)接触电阻的增大。其结果，可以在制造步骤中防止成品率的降低，并可以实现完成的半导体装置的高性能化。
另一方面，设置于被要求对电压的高耐压性的存储单元阵列及电源电路等的薄膜晶体管将半导体层(或者，还包括栅极绝缘层)保持为比驱动电路部及控制电路部等厚，而可以实现对电压的高耐压性、以及高可靠性。
因此，本发明的半导体装置可以实现低耗电量及高可靠性。
注意，在本发明中，半导体装置指的是可以通过利用半导体特性来工作的装置。通过利用本发明，可制造具有包括半导体元件(晶体管、存储元件、二极管等)的电路的装置、具有处理器电路的芯片等的半导体装置。
本发明的半导体装置之一，包括：包括形成在具有绝缘表面的衬底上的存储单元阵列及驱动电路部的存储器，其中存储单元阵列具有包括第一栅电极层、第一半导体层及第一栅极绝缘层的第一薄膜晶体管，该第一半导体层包括第一源区、第一漏区及第一沟道形成区，其中驱动电路部具有包括第二栅电极层、第二半导体层及第二栅极绝缘层的第二薄膜晶体管，该第二半导体层包括第二源区、第二漏区及膜厚度比第一沟道形成区薄的第二沟道形成区。
本发明的半导体装置之一，包括：包括形成在具有绝缘表面的衬底上的存储单元阵列及驱动电路部的存储器，其中存储单元阵列具有包括第一栅电极层、第一半导体层及第一栅极绝缘层的第一薄膜晶体管，该第一半导体层包括第一源区、第一漏区及第一沟道形成区，其中驱动电路部具有包括第二栅电极层、第二半导体层及第二栅极绝缘层的第二薄膜晶体管，该第二半导体层包括第二源区、第二漏区及膜厚度比第一沟道形成区薄的第二沟道形成区，其中第二沟道形成区是将第二半导体层局部地薄膜化而形成的区域。
本发明的半导体装置之一，包括：包括形成在具有绝缘表面的衬底上的存储单元阵列及驱动电路部的存储器，其中存储单元阵列具有包括第一栅电极层、第一半导体层及第一栅极绝缘层的第一薄膜晶体管，该第一半导体层包括第一源区、第一漏区及第一沟道形成区，其中驱动电路部具有包括第二栅电极层、第二半导体层及膜厚度比第一栅极绝缘层薄的第二栅极绝缘层的第二薄膜晶体管，该第二半导体层包括第二源区、第二漏区及膜厚度比第一沟道形成区薄的第二沟道形成区。
本发明的半导体装置之一，包括：包括形成在具有绝缘表面的衬底上的存储单元阵列及驱动电路部的存储器，其中存储单元阵列具有包括第一栅电极层、第一半导体层及第一栅极绝缘层的第一薄膜晶体管，该第一半导体层包括第一源区、第一漏区及第一沟道形成区，其中驱动电路部具有包括第二栅电极层、第二半导体层及膜厚度比第一栅极绝缘层薄的第二栅极绝缘层的第二薄膜晶体管，该第二半导体层包括第二源区、第二漏区及膜厚度比第一沟道形成区薄的第二沟道形成区，其中第二沟道形成区是将第二半导体层局部地薄膜化而形成的区域。
在上述结构中，也可以在第一栅电极层及第二栅电极层的侧面设置有侧壁结构的绝缘层。例如，本发明的半导体装置之一，包括：包括形成在具有绝缘表面的衬底上的存储单元阵列及驱动电路部的存储器，其中存储单元阵列具有包括第一栅电极层、第一半导体层及第一栅极绝缘层的第一薄膜晶体管，该第一半导体层包括第一源区、第一漏区及第一沟道形成区，其中驱动电路部具有包括第二栅电极层、第二半导体层及第二栅极绝缘层的第二薄膜晶体管，该第二半导体层包括第二源区、第二漏区及膜厚度比第一沟道形成区薄的第二沟道形成区，其中第二沟道形成区是将第二半导体层局部地薄膜化而形成的区域，其中在第一栅电极层及第二栅电极层的侧面设置有侧壁结构的绝缘层。
本发明的半导体装置之一，包括：包括形成在具有绝缘表面的衬底上的存储单元阵列及驱动电路部的存储器，其中存储单元阵列具有包括第一栅电极层、第一半导体层及第一栅极绝缘层的第一薄膜晶体管，该第一半导体层包括第一源区、第一漏区及第一沟道形成区，其中驱动电路部具有包括第二栅电极层、第二半导体层及膜厚度比第一栅极绝缘层薄的第二栅极绝缘层的第二薄膜晶体管，该第二半导体层包括第二源区、第二漏区及膜厚度比第一沟道形成区薄的第二沟道形成区，其中第二沟道形成区是将第二半导体层局部地薄膜化而形成的区域，其中在第一栅电极层及第二栅电极层的侧面设置有侧壁结构的绝缘层。
在上述结构中，也可以在第一源区、第一漏区、第二源区及第二漏区的表面上形成有硅化物。例如，本发明的半导体装置之一，包括：包括形成在具有绝缘表面的衬底上的存储单元阵列及驱动电路部的存储器，其中存储单元阵列具有包括第一栅电极层、第一半导体层及第一栅极绝缘层的第一薄膜晶体管，该第一半导体层包括第一源区、第一漏区及第一沟道形成区，其中驱动电路部具有包括第二栅电极层、第二半导体层及第二栅极绝缘层的第二薄膜晶体管，该第二半导体层包括第二源区、第二漏区及膜厚度比第一沟道形成区薄的第二沟道形成区，其中第二沟道形成区是将第二半导体层局部地薄膜化而形成的区域，其中在第一栅电极层及第二栅电极层的侧面设置有侧壁结构的绝缘层，其中在第一源区、第一漏区、第二源区及第二漏区的表面上形成有硅化物。
本发明的半导体装置之一，包括：包括形成在具有绝缘表面的衬底上的存储单元阵列及驱动电路部的存储器，其中存储单元阵列具有包括第一栅电极层、第一半导体层及第一栅极绝缘层的第一薄膜晶体管，该第一半导体层包括第一源区、第一漏区及第一沟道形成区，其中驱动电路部具有包括第二栅电极层、第二半导体层及膜厚度比第一栅极绝缘层薄的第二栅极绝缘层的第二薄膜晶体管，该第二半导体层包括第二源区、第二漏区及膜厚度比第一沟道形成区薄的第二沟道形成区，其中第二沟道形成区是将第二半导体层局部地薄膜化而形成的区域，其中在第一栅电极层及第二栅电极层的侧面设置有侧壁结构的绝缘层，其中在第一源区、第一漏区、第二源区及第二漏区的表面上形成有硅化物。
在上述结构中，也可以在第一半导体层及第二半导体层的侧面设置有侧壁结构的绝缘层。另外，第一半导体层及第二半导体层中的单方或双方也可以包括其浓度比第一源区、第一漏区、第二源区及第二漏区低的具有一导电类型的杂质区域。
在本发明的半导体装置中，其特征在于，在同一衬底上形成有半导体层的膜厚度不相同的多种薄膜晶体管。通过将被要求高速工作的薄膜晶体管的半导体层薄膜化，使该半导体层的膜厚度薄于被要求对电压的高耐压性的薄膜晶体管的半导体层，使半导体层的膜厚度变薄。
由于通过将被要求高速工作的驱动电路部等的薄膜晶体管的半导体层(或者，还包括栅极绝缘层)薄膜化而可以实现微细化，所以可以缩小驱动电路部的面积，因而可以实现窄边框化，能够以更高速度地工作，并可以降低驱动电压。通过将半导体层的沟道形成区薄膜化，可以起到将整个沟道形成区耗尽层化的作用。因此，可以实现半导体装置的低耗电量化。
另一方面，设置于被要求对电压的高耐压性的存储单元阵列等的薄膜晶体管将半导体层(或者，还包括栅极绝缘层)保持为比驱动电路部等厚，而可以实现对电压的高耐压性、以及高可靠性。
因此，本发明的半导体装置可以实现低耗电量及高可靠性。
附图说明
图1是说明本发明的半导体装置的图；
图2A至2E是说明本发明的半导体装置的制造方法的图；
图3A至3D是说明本发明的半导体装置的制造方法的图；
图4A至4E是说明本发明的半导体装置的制造方法的图；
图5A至5E是说明本发明的半导体装置的制造方法的图；
图6A和6B是说明本发明的半导体装置的制造方法的图；
图7A至7D是说明本发明的半导体装置的制造方法的图；
图8A至8C是说明本发明的半导体装置的制造方法的图；
图9A至9C是说明本发明的半导体装置的制造方法的图；
图10A至10D是说明本发明的半导体装置的制造方法的图；
图11A至11C是说明本发明的半导体装置的制造方法的图；
图12是表示半导体装置的等效电路的一个例子的图；
图13是表示半导体装置的等效电路的一个例子的图；
图14是表示半导体装置的等效电路的一个例子的图；
图15A至15D是说明本发明的半导体装置的制造方法的图；
图16A至16D是说明本发明的半导体装置的制造方法的图；
图17是表示本发明的半导体装置的主要结构的框图；
图18A至18G是说明本发明的半导体装置的应用例子的图；
图19A至19C是说明本发明的半导体装置的制造方法的图；
图20A至20D是表示应用本发明的电子设备的图；
图21A至21C是说明本发明的半导体装置的应用例子的图；
图22A至22E是说明本发明的半导体装置的应用例子的图；
图23A和23B是说明半导体装置的写入工作的图；
图24A和24B是说明半导体装置的擦除及读出工作的图；
图25是说明本发明的半导体装置的制造方法的图；
图26A和26B是说明本发明的半导体装置的制造方法的图；
图27A至27D是说明本发明的半导体装置的制造方法的图。
具体实施方式
下面，参照附图详细地说明本发明的实施方式。注意，本发明不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实就是，其方式和详细内容可以在不脱离本发明的宗旨及其范围的情况下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在下述实施方式所记载的内容中。另外，在以下所说明的本发明的结构中，使用同一标号来表示不同附图之间的同一部分或具有同样功能的部分，并省略其重复说明。
实施方式1
在本实施方式中，参照图1至图3D、以及图15A至15D详细地说明其目的在于实现低耗电量及高可靠性的半导体装置及其制造方法。
图1表示采用本发明的半导体装置的一个方式。图1是本实施方式的半导体装置的截面图。
在形成有用作半导体层的基底膜的绝缘层301的衬底300上，形成有薄膜晶体管322及323、绝缘膜311及绝缘层319。薄膜晶体管322包括半导体层303、栅极绝缘层308、以及栅电极层(第一栅电极层310和第二栅电极层313)，该半导体层303包括作为源区或漏区的具有一导电类型的杂质区域315a及315b、以及沟道形成区317。另外，还包括与作为源区或漏区的具有一导电类型的杂质区域315a及315b连接的作为源电极层或漏电极层的布线层320a及320b，可以由布线层320a及320b将薄膜晶体管322和其他半导体元件等电连接。
另一方面，薄膜晶体管323包括半导体层305、栅极绝缘层309、以及栅电极层(第一栅电极层312和第二栅电极层314)，该半导体层305包括作为源区或漏区的具有一导电类型的杂质区域316a及316b、以及沟道形成区318。另外，还包括与作为源区或漏区的具有一导电类型的杂质区域316a及316b连接的作为源电极层或漏电极层的布线层321a及321b，可以由布线层321a及321b将薄膜晶体管323和其他半导体元件等电连接(参照图1)。
在采用本发明的本实施方式的半导体装置中，在同一衬底300上形成有多种薄膜晶体管322及323，其中半导体层的沟道形成区的膜厚度互不相同。通过将被要求高速工作的薄膜晶体管322的半导体层303的沟道形成区317局部地薄膜化，使半导体层303的沟道形成区317的膜厚度薄于被要求对电压的高耐压性的薄膜晶体管323的半导体层305的沟道形成区318。由于被要求高速工作的薄膜晶体管322只对沟道形成区局部地进行薄膜化，所以源区及漏区的与源电极层及漏电极层接触的区域不被薄膜化，其膜厚度厚于沟道形成区。至于栅极绝缘层，被要求高速工作的薄膜晶体管322的栅极绝缘层的膜厚度优选薄于被要求对电压的高耐压性的薄膜晶体管323的栅极绝缘层。
关于半导体层的沟道形成区的膜厚度不相同的薄膜晶体管322及323，可以分别将薄膜晶体管322设置于被要求高速工作的区域、将薄膜晶体管323设置于被要求对电压的高耐压性的区域，以使该薄膜晶体管322及323在同一电路中发挥需要的作用。例如，在具有存储器等的电路的半导体装置中，可以将存储器内的特定薄膜晶体管的半导体层的沟道形成区选择性地并局部地薄膜化，相反，将被施加大电流及电压的特定薄膜晶体管的半导体层保持为厚的状态。
在将多个电路设置于半导体装置的情况下，也可以根据每个电路所需要的功能而设置半导体层的沟道形成区的膜厚度不相同的薄膜晶体管。将薄膜晶体管322及323分别选择性地设置于被要求高速工作的电路、及被要求对电压的高耐压性的电路，即可。例如，在将包括存储元件的存储单元阵列、升压电路部、驱动电路部、控制电路部等设置于存储器的情况下，可以将设置于被要求高速工作的驱动电路部、控制电路部等的薄膜晶体管的半导体层的沟道形成区选择性地并局部地薄膜化，而不将被要求对电压的高耐压性的存储单元阵列的存储元件或薄膜晶体管的半导体层薄膜化，其膜厚度比设置于驱动电路部、控制电路部等的薄膜晶体管的半导体层厚。
在除了存储器以外还设置有多个电路的半导体装置中，可以在作为逻辑电路需要进行高速工作的电路中设置将半导体层局部地薄膜化的薄膜晶体管，并在被施加高电压的电路如电源电路等中设置半导体层不被薄膜化而具有能够耐受高电压的膜厚度的薄膜晶体管。
在本发明的半导体装置中，设置于被要求高速工作的驱动电路部及控制电路部等的薄膜晶体管的半导体层的沟道形成区的膜厚度为5nm以上30nm以下，优选为10nm以上20nm以下，即可。另一方面，设置于被要求高速工作的驱动电路部及控制电路部等的薄膜晶体管322的半导体层的源区及漏区、以及设置于被要求对电压的高耐压性的存储单元阵列及电源电路的薄膜晶体管323的半导体层(源区、漏区、及沟道形成区)的膜厚度为25nm以上100nm以下，优选为50nm以上60nm以下，即可。
在本发明的半导体装置中，将设置于被要求高速工作的驱动电路部及控制电路部等的薄膜晶体管322的半导体层的沟道形成区317局部地薄膜化(膜厚度为5nm以上30nm以下，优选为10nm以上20nm以下)，而不将源区及漏区的与源电极层及漏电极层连接的区域薄膜化(膜厚度为25nm以上100nm以下，优选为50nm以上60nm以下)。因此，也可以如半导体层303那样将沟道形成区以外的源区及漏区的一部分薄膜化。
在本发明的半导体装置中，设置于被要求高速工作的驱动电路部及控制电路部等的薄膜晶体管322的栅极绝缘层308的膜厚度为1nm以上10nm以下，优选为5nm左右，即可。另一方面，设置于被要求对电压的高耐压性的存储单元阵列及电源电路等的薄膜晶体管323的栅极绝缘层309的膜厚度为50nm以上150nm以下，优选为60nm以上80nm以下。
在本实施方式中，被要求高速工作的薄膜晶体管322的沟道长度优选短于被要求对电压的高耐压性的薄膜晶体管323。本实施方式的被要求高速工作的薄膜晶体管322的沟道长度优选为0.1μm至1μm。而且，设置于被要求对电压的高耐压性的存储单元阵列及电源电路的薄膜晶体管323的沟道长度优选为1μm至5μm(更优选为1μm至3μm)。
在薄膜晶体管中，通过缩短表示为栅电极的源极和漏极之间的距离的沟道长度而缩短流过晶体管的沟道的载流子的迁移距离，可以实现高速化。
但是，若缩短沟道长度以实现薄膜晶体管的高性能化，则引起阈值电压的变化、在弱反型状态下的源极和漏极之间的泄漏电流的增加等，即所谓的短沟道效应现象。
在沟道形成区的膜厚度厚且沟道长度短的情况下，因为源极和漏极之间的电场的影响，所以在栅极电压为阈值电压以下的亚阈值区域中，电流流在沟道形成区的下一侧。因而，亚阈值上升，而且阈值电压降低。通过减少沟道形成区的膜厚度，电流流在沟道形成区的下一侧的通路被遮挡，而可以抑制泄漏电流。因此，可以抑制亚阈值的上升，并可以抑制阈值电压的降低。因此，通过减少沟道形成区的膜厚度，可以抑制在沟道长度短的区域中的阈值电压的负偏移，并且可以制造亚阈值小的薄膜晶体管。由于亚阈值小，所以可以抑制当栅极电压为OV时的流过源极和漏极之间的电流，并可以将阈值电压设定为低电压。
通过将设置于被要求高速工作的驱动电路部及控制电路部等的薄膜晶体管的半导体层的沟道形成区薄膜化，可以起到将整个沟道形成区耗尽层化的作用，而可以抑制短沟道效应。另外，可以降低薄膜晶体管的阈值电压。因此，在设置于驱动电路部及控制电路部等的薄膜晶体管中，可以实现微细化及高性能化。由此，可以进行半导体装置的低电压驱动，而可以实现低耗电量化。另外，通过将半导体层(或者，还包括栅极绝缘层)薄膜化，可以实现薄膜晶体管的微细化，因此可以减少驱动电路部及控制电路部的面积，而可以将半导体装置进一步小型化。
再者，由于被要求高速工作的薄膜晶体管只对沟道形成区局部地进行薄膜化，所以源区及漏区的与源电极层及漏电极层接触的区域不被薄膜化，其膜厚度厚于沟道形成区。因此，当形成暴露源区及漏区的开口(接触孔)时，可以防止位于开口附近的半导体层被去除而消失，并且可以防止(半导体层和电极层之间的)接触电阻的增大。其结果，可以在制造步骤中防止成品率的降低，并可以实现完成的半导体装置的高性能化。
另一方面，设置于被要求对电压的高耐压性的存储单元阵列及电源电路等的薄膜晶体管323将半导体层(或者，还包括栅极绝缘层)保持为比驱动电路部及控制电路部等厚，而可以实现对电压的高耐压性、以及半导体装置的高可靠性。
半导体层303和305的侧面被绝缘层307a、307b、307c及307d作为侧壁绝缘层覆盖。通过提供与半导体层303和305的侧面接触的绝缘层307a、307b、307c及307d，可以提高在半导体层303和305的端部中的栅极绝缘层308及309的覆盖度。因此，可以防止由在半导体层303和305的端部中的栅极绝缘层308及309的覆盖不良引起的缺陷如半导体层和栅电极层的短路、泄漏电流的产生、以及静电击穿等。
绝缘层307a、307b、307c及307d通过如下方法而形成：在形成半导体层303和305之后，堆积氧化硅膜或氮化硅膜，并通过进行各向异性蚀刻而加工，可以以自对准方式形成绝缘层307a、307b、307c及307d。另外，绝缘层307a、307b、307c及307d也可以通过对半导体层303和305的端部进行氧化处理来选择性地进行绝缘化而形成。可以通过在包含氧的环境下的等离子体处理进行氧化处理。另外，也可以使用水溶液对表面进行氧化处理(也称为湿氧化)。也可以首先在进行等离子体处理之前将卤素如氟或氯等引入到半导体层的端部，再进行等离子体处理。通过添加卤素，由于氧化速度高所以优先地进行氧化，可以在半导体层的端部中形成膜厚度厚的绝缘层。
在使用掩模覆盖半导体层的端部以外的部分来将半导体层的端部选择性地湿氧化的情况下，作为湿氧化，例如通过使用包含5ppm以上，优选为20ppm以上，更优选为100ppm以上的臭氧(O3)的水溶液(典型为臭氧水)对半导体层端部的表面进行处理，可以在半导体层露出的部分中形成由氧化膜构成的侧壁绝缘层。另外，还可以使用包含过氧化氢(H2O2)的水溶液、包含硫酸(H2SO4)的水溶液、包含碘酸(HIO3)的水溶液、或包含硝酸(HNO3)的水溶液等代替包含臭氧的水溶液。另外，这些水溶液也可以包含有机酸如醋酸或草酸等。
由于可以从半导体层端部的露出部分进行氧化，所以可以在半导体层的端部中选择性地形成厚度厚的氧化膜。因此，可以缓和在半导体层的端部附近的电场集中，可以减少栅极泄漏不良，并可以提高栅电极的耐压性。
另外，在通过进行等离子体处理将侧壁绝缘层形成在半导体层的端部的情况下，也可以如湿氧化中说明的那样在只有半导体层的端部露出的状态下在包含氧的环境下对半导体层的端部进行等离子体处理，以形成侧壁绝缘层。另外，也可以对岛状半导体层的整个表面进行等离子体处理来覆盖半导体层的表面地形成绝缘层。
通过使用栅极绝缘层308及309充分地覆盖半导体层303及305的端部，优选地是通过在与半导体层303及305的侧面接触的区域中增加绝缘层307a、307b、307c及307d的膜厚度而可以缓和施加到半导体层303及305的端部的电场，并可以防止产生泄漏电流等。
另外，优选使绝缘层307a、307b、307c及307d的介电常数比栅极绝缘层308及309小。通过使绝缘层307a、307b、307c及307d的介电常数比栅极绝缘层308及309小，可以缓和在半导体层的端部中，尤其是在半导体层的角部中的电场集中。例如，绝缘层307a、307b、307c及307d可以由相对介电常数为2.5以下的低介电常数材料构成。作为低介电常数材料，可以使用通过CVD法而形成的多孔氧化硅、包含碳或氟的氧化硅等。通过使用低介电常数材料形成绝缘层307a、307b、307c及307d，可以得到与增加膜厚度的情况相同的效果。可以防止过高电场局部地施加到栅极绝缘层308及309，而可以防止栅极绝缘层308及309的绝缘不良。因此，可以高成品率地制造薄膜晶体管，并可以提高完成的半导体装置的可靠性。
作为本实施方式的半导体装置，可以得到高可靠性半导体装置，其中可以避免由栅极绝缘层的覆盖不良引起的缺陷如栅电极和半导体层的短路及泄漏电流等。
在图1中，尽管杂质区由阴影线部分和空白部分示出，但这并不意味着空白部分不添加有杂质元素，而是如此示出以使得可直观地理解该区域中的杂质元素的浓度分布反映了掩模或掺杂条件。注意，这同样适合本说明书中的其它附图。
作为具有绝缘表面的衬底的衬底300，可以使用玻璃衬底、石英衬底、蓝宝石衬底、陶瓷衬底、在表面上形成有绝缘层的金属衬底等。另外，也可以使用能够耐受本实施方式的处理温度的耐热塑料衬底，或者也可以使用诸如膜之类的柔性衬底。作为塑料衬底，可以使用由PET(聚对苯二甲酸乙二酯)、PEN(聚萘二甲酸乙二醇酯)、PES(聚醚砜)构成的衬底，而且作为柔性衬底，可以使用丙烯等的合成树脂。
作为绝缘层301、栅极绝缘层308及309、绝缘膜311、以及绝缘层319，可以使用氧化硅、氮化硅、氧氮化硅或氮氧化硅等，并可采用单层结构或两层或三层的叠层结构。注意，在本说明书中，氧氮化硅指的是其中氧的含量多于氮的含量的物质，并可将其称为包含氮的氧化硅。与此同样，氮氧化硅指的是其中氮的含量多于氧的含量的物质，并可将其称为包含氧的氮化硅。
作为绝缘层301、栅极绝缘层308及309、绝缘膜311、以及绝缘层319的其他材料可以使用选自氮化铝、其中氧的含量多于氮的含量的氧氮化铝、其中氮的含量多于氧的含量的氮氧化铝、氧化铝、类金刚石碳(DLC)、含氮碳、聚硅氮烷以及含有无机绝缘材料的其它物质的材料来形成。还可以使用含有硅氧烷的材料。注意，硅氧烷相当于包含Si-O-Si键的材料。硅氧烷具有带有硅(Si)和氧(O)键的骨架结构。作为取代基，可以使用至少包含氢的有机基(例如，烷基或芳基)。或者，可将氟基用作取代基。作为又一种替换，可将至少含有氢的有机基以及氟基两者用作取代基。此外，可以使用诸如光固化型聚苯并噁唑之类的噁唑树脂。
绝缘层301、栅极绝缘层308及309、绝缘膜311、以及绝缘层319可以通过溅射法、PVD(物理气相沉积)法、诸如减压CVD法(LPCVD法)或等离子体CVD法之类的CVD(化学气相沉积)法、能够选择性地形成图案的液滴喷射法、能够转印或描绘图案的印刷法(诸如丝网印刷或胶版印刷之类的图案形成方法)、诸如旋涂之类的涂敷法、浸渍法、分散器法等来形成。
作为为了加工为所希望的形状而进行的蚀刻加工，可以采用等离子体蚀刻(干蚀刻)及湿蚀刻中的任一方。等离子体蚀刻适用于处理大面积的衬底。作为蚀刻气体，可以使用诸如CF4或NF3之类的氟类气体或诸如Cl2或BCl3之类的氯类气体，而且，也可以适当地添加诸如He或Ar之类的惰性气体。另外，在应用大气压放电的蚀刻加工的情况下，能够进行局部放电加工，因此不需要在衬底的整个表面上形成掩模层。
另外，也可以对半导体层进行等离子体处理，以形成栅极绝缘层308及309。
通过作为半导体层的典型例子对硅层的表面进行等离子体处理而氧化，可以形成在界面上没有歪斜的致密氧化层。另外，通过对该氧化层进行等离子体处理而氮化，并以氮代替表层部的氧来形成氮化层，可以进一步实现致密化。由此，可以形成绝缘耐压高的绝缘层。
注意，本发明中的等离子体处理以晶体管的电特性不受到不利影响的条件来进行。
另外，也可以在形成衬底、绝缘层、层间绝缘层或其他构成半导体装置的绝缘层、导电层等之后，通过等离子体处理进行氧化处理或氮化处理，以对所述衬底、绝缘层、层间绝缘层的表面进行氧化处理或氮化处理。通过进行等离子体处理对半导体层或绝缘层进行氧化处理或氮化处理，可对绝缘层的表面改性，使得可形成比通过CVD法或溅射法形成的绝缘层更致密的绝缘层。因此，可抑制诸如针孔之类的缺陷，并可改善半导体装置的特性等。还可对诸如栅电极层、源极布线层和漏极布线层之类的导电层等进行上述等离子体处理。在此情况下，可对表面及表面的附近进行氮化处理或氧化处理。
半导体层303及305优选使用结晶半导体而形成。例如，在衬底上，半导体层303及305可以通过使由溅射法、等离子体CVD法或减压CVD法在衬底的整个表面上形成的半导体层结晶来获得。半导体材料优选是硅，且也可采用硅锗半导体。半导体层的结晶可以采用激光结晶法、通过利用快速热退火(RTA)或退火炉的热处理的结晶法、利用促进结晶的金属元素的结晶法或者其组合来进行。
可以将赋予p型的杂质元素注入半导体层303及305中。作为赋予p型的杂质元素，例如使用硼，并可以以约5×1015atoms/cm3至1×1016atoms/cm3的浓度添加。这是为了控制晶体管的阈值电压，且杂质元素通过添加到沟道形成区317和318而有效地发挥作用。
另外，与薄膜晶体管322及323电连接的布线层320a、320b、321a、321b、栅电极层(第一栅电极层310及312、第二栅电极层313及314)可以使用选自如下的材料：氧化铟锡(ITO)、将氧化铟与氧化锌(ZnO)混合的IZO(indium zinc oxide；氧化铟锌)、将氧化铟和氧化硅(SiO2)混合的导电材料、有机铟、有机锡、包含氧化钨的氧化铟、包含氧化钨的氧化铟锌、包含氧化钛的氧化铟、包含氧化钛的氧化铟锡、钨(W)、钼(Mo)、锆(Zr)、铪(Bf)、钒(V)、铌(Nb)、钽(Ta)、铬(Cr)、钴(Co)、镍(Ni)、钛(Ti)、铂(Pt)、铝(Al)、铜(Cu)、银(Ag)等金属或其合金、其金属氮化物。
本发明不限于本实施方式，薄膜晶体管可以具有形成有一个沟道形成区的单栅结构、形成有两个沟道形成区的双栅结构、或形成有三个沟道形成区的三栅结构。
下面，参照图2A至2E、图3A至3D、图15A至15D详细地说明图1所示的本实施方式的半导体装置的制造方法。
在具有绝缘表面的衬底300上，形成作为基底膜的绝缘层301。基底膜可以具有单层结构或诸如两层、三层之类的叠层结构。
作为基底膜的材料，可以使用氧化硅、氮化硅、氧氮化硅、氮氧化硅等的无机材料、丙烯酸、甲基丙烯酸及其衍生物、或聚酰亚胺、芳族聚酰胺、聚苯并咪唑等的耐热高分子、或硅氧烷树脂。还可以使用诸如聚乙烯醇、聚乙烯醇缩丁醛之类的乙烯树脂、环氧树脂、酚醛树脂、酚醛清漆树脂、丙烯树脂、三聚氰胺树脂、聚氨酯树脂等的树脂材料。另外，还可以使用苯并环丁烯、聚对二甲苯、氟化亚芳基醚、聚酰亚胺等的有机材料、包含水溶性均聚物和水溶性共聚物的组成物材料等。此外，可以使用诸如光固化型聚苯并噁唑之类的噁唑树脂。
基底膜可以通过溅射法、PVD(物理气相沉积)法、诸如减压CVD法(LPCVD法)或等离子体CVD法之类的CVD(化学气相沉积)法等来形成。另外，还可以使用液滴喷射法、印刷法(诸如丝网印刷或胶版印刷之类的图案形成方法)、诸如旋涂之类的涂敷法、浸渍法、分散器法等。
例如，作为绝缘层301，可以通过等离子体CVD法层叠形成10至200nm(优选为50至150nm)的氮氧化硅膜、以及50至200nm(优选为100至150nm)的氧氮化硅膜。
接下来，在基底膜上形成半导体膜。在本发明中，优选使用将非晶半导体膜激光结晶化而获得的结晶半导体膜。
使用溅射法、LPCVD法、或等离子体CVD法等方法形成25至200nm(优选为50至60nm)厚的半导体膜，即可。在本实施方式中，在形成半导体膜之后，选择性地进行薄膜化以获得所希望的膜厚度。
作为形成半导体膜的材料，可以使用通过利用光能或热能将使用以硅烷或锗烷为典型的半导体材料气体通过气相生长法或溅射法而形成的非晶半导体(以下也称为“非晶半导体(amorphoussemiconductor)：AS”)结晶化而获得的多晶半导体、或单晶半导体等。
作为非晶半导体，可以典型地举出氢化非晶硅，而且作为结晶半导体，可以典型地举出多晶硅等。多晶硅(polysilicon)包括如下多晶硅：以通过800℃以上的工艺温度而形成的多晶硅为主要材料的所谓的高温多晶硅；以通过600℃以下的工艺温度而形成的多晶硅为主要材料的所谓的低温多晶硅；使用促进结晶化的元素等将非晶硅结晶化的多晶硅；等等。另外，也可以使用在绝缘表面上提供单晶半导体层的SOI衬底代替上述薄膜工艺。SOI衬底可以使用SIMOX(Separation by IMplanted OXygen；注氧隔离)法或Smart-Cut(智能剥离)法而形成。SIMOX法是如下方法：将氧离子注入到单晶硅衬底来在预定深度的部分形成包含氧的层，然后进行热处理，在从表面的一定深度的部分形成埋绝缘层，来在埋绝缘层上形成单晶硅层。另一方面，Smart-Cut法是如下方法：将氢离子注入到被氧化了的单晶硅衬底来在相当于预定深度的部分形成包含氢的层，与其他支撑衬底(在表面上具有贴合用氧化硅膜的单晶硅衬底等)贴合，并进行加热处理来以包含氢的层将单晶硅衬底分开，以在支撑衬底上形成氧化硅膜和单晶硅层的叠层。
作为形成结晶半导体层的方法，可采用各种方法(激光结晶法、热结晶法或利用诸如镍之类的促进结晶的元素的热结晶法等)。另外，也可以对微晶半导体进行激光照射而结晶化，以提高结晶度。当不使用促进结晶的元素时，在对非晶半导体层进行激光照射前在500℃的氮环境下进行加热1小时，使得包含在非晶半导体层中的氢的浓度减小到1×1020atoms/cm3以下。这是因为当对包含很多氢的非晶半导体层进行激光照射时非晶半导体层破坏的缘故。对于用于结晶的热处理，可采用加热炉、激光照射、或从灯发出的光的照射(也称为灯退火)等。作为加热方法，有诸如GRTA(Gas Rapid Thermal Anneal；气体快速热退火)法和LRTA(Lamp Rapid Thermal Anneal；灯快速热退火)法之类的RTA法。GRTA是利用高温气体进行热处理的方法，而LRTA是利用灯光进行热处理的方法。
另外，在通过使非晶半导体层结晶形成结晶半导体层的结晶步骤中，结晶可通过将促进结晶的元素(也称为催化剂元素或金属元素)添加到非晶半导体层并对其进行热处理(550℃至750℃，3分钟到24小时)来进行。促进结晶的元素可以是选自铁(Fe)、镍(Ni)、钴(Co)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)、铂(Pt)、铜(Cu)和金(Au)的一种或多种。
作为将金属元素引入非晶半导体层的方法，可以采用将该金属元素保留在非晶半导体层的表面或内部的任何方法，并没有特别的限制。例如，可以采用溅射法、CVD法、等离子体处理法(包括等离子体CVD法)、吸附法或涂金属盐溶液的方法。尤其是，利用溶液的方法简单且优点在于可容易调整金属元素的浓度。另外，此时为了提高非晶半导体层表面的润湿性并在非晶半导体层的整个表面上扩散水溶液，优选通过氧环境下的UV光照射、热氧化法、用包含羟基自由基的臭氧水或过氧化氢的处理等来形成氧化膜。
为了从结晶半导体层去除或减少促进结晶的元素，将包含杂质元素的半导体层形成为与结晶半导体层接触，使得它用作吸杂位置(gettering sink)。作为杂质元素，可以使用赋予n型的杂质元素、赋予p型的杂质元素、稀有气体元素等。例如，可采用选自磷(P)、氮(N)、砷(As)、锑(Sb)、铋(Bi)、硼(B)、氦(He)、氖(Ne)、氩(Ar)、Kr(氪)和Xe(氙)的一种或多种元素。对于包含促进结晶的元素的结晶半导体层，形成包含稀有气体元素的半导体层，并对其进行热处理(550℃至750℃，3分钟至24小时)。包含在结晶半导体层中的促进结晶的元素向包含稀有气体元素的半导体层移动，使得包含在结晶半导体层中的促进结晶的元素被去除或减少。之后，去除作为吸杂位置的包含稀有气体元素的半导体层。
激光照射可以通过对激光和半导体层相对地进行扫描而进行。另外，可以形成标记以在激光照射中以高精度重叠光束，或控制激光照射开始位置或激光照射终止位置。标记可以在形成非晶半导体层的同时形成于衬底上。
当采用激光照射时，可以采用连续振荡型激光束(CW(CW；continuous-wave)激光束)或脉冲振荡型激光束(脉冲激光束)。作为在此可使用的激光束，可使用从如下激光器的一种或几种振荡出来的激光束：诸如Ar激光器、Kr激光器、受激准分子激光器之类的气体激光器；以添加有Nd、Yb、Cr、Ti、Ho、Er、Tm和Ta中的一种或多种作为掺杂剂的单晶YAG、YVO4、镁橄榄石(Mg2SiO4)、YAlO3、GdVO4、或多晶(陶瓷)YAG、Y2O3、YVO4、YAlO3或GdVO4为介质的激光器；玻璃激光器；红宝石激光器；紫翠玉激光器；Ti：蓝宝石激光器；铜蒸气激光器；以及金蒸气激光器。当照射这种激光束的基波或这些基波的二次至四次谐波的激光束，可获得大晶粒尺寸的晶体。例如，可以使用Nd:YVO4激光器(1064nm的基波)的二次谐波(532nm)或三次谐波(355nm)。这种激光既可以以CW射出，又可以以脉冲振荡射出。在以CW射出的情况下，需要约0.01至100MW/cm2(优选为0.1至10MW/cm2)的激光功率密度，且以扫描速度为约10至2000cm/sec进行照射。
另外，以添加有Nd、Yb、Cr、Ti、Ho、Er、Tm和Ta中的一种或多种作为掺杂剂的单晶YAG、YVO4、镁橄榄石(Mg2SiO4)、YAlO3、GdVO4、或多晶(陶瓷)YAG、Y2O3、YVO4、YAlO3或GdVO4为介质的激光器、Ar离子激光器、或Ti：蓝宝石激光器既可进行连续振荡，又可通过进行Q开关操作或锁模等而以10MHz以上的振荡频率进行脉冲振荡。还可以使用脉冲宽度为微微秒左右或飞秒(10-15秒)左右的脉冲激光器。当以10MHz以上的振荡频率振荡激光束时，在半导体层被激光熔化之后且在半导体层凝固之前向半导体层照射下一个脉冲。因此，与使用振荡频率低的脉冲激光器的情况不同，由于可以在半导体层中连续地移动固相和液相的界面，而可以获得在扫描方向上连续生长的晶粒。
通过使用陶瓷(多晶)作为介质，可以以短时间和低成本将介质形成为任何形状。当采用单晶时，一般使用直径为几mm、长度为几十mm的圆柱形的介质，然而，当采用陶瓷时可以形成更大的介质。
由于直接有助于发光的介质中的Nd、Yb等掺杂剂的浓度在单晶中也好在多晶中也好不能大幅度地更改，所以通过增加浓度而提高激光输出就有一定的界限。然而，在采用陶瓷的情况下，与单晶相比，可以显著增大介质的尺寸，所以可以大幅度地提高输出。
并且，在采用陶瓷的情况下，可以容易地形成平行六面体形状或长方体形状的介质。通过使用这种形状的介质使振荡光在介质内部以锯齿形前进，可以增加振荡光路的长度。因此，增加幅度变大，可以以大输出进行振荡。另外，由于从这种形状的介质发射的激光束在发射时的截面形状是四角形状，所以，与圆形状的激光束相比，有利于将其成形为线状。通过利用光学系统成形如上所述那样被发射的激光束，可以容易地获取短边长度为1mm以下、长边长度为几mm到几m的线状光束。另外，通过将激发光均匀地照射在介质上，线状光束在长边方向上具有均匀的能量分布。此外，优选对半导体层以θ(0＜θ＜90度)的入射角照射激光。这是因为能够防止激光的干涉的缘故。
通过将上述线状光束照射在半导体层上，可以对半导体层的整个表面更均匀地进行退火。在需要直到线状光束的两端进行均匀的退火的情况下，需要采用一种方法，即在其两端布置狭缝，以对能量的衰变部分进行遮光等。
也可在稀有气体或氮等的惰性气体环境下照射激光。由此，可以抑制由激光照射导致的半导体层的表面的粗糙度，并且可抑制由界面态密度的不均匀性导致的阈值的不均匀性。
非晶半导体层的结晶也可通过组合热处理和激光照射来进行。或者，可以单独地进行多次的热处理或激光照射。
在本实施方式中，在绝缘层301上形成非晶半导体膜，并将非晶半导体膜激光结晶化而形成作为结晶半导体膜的半导体膜302(参照图2A)。
对于这样所获得的半导体膜，为了控制薄膜晶体管的阈值电压，选择性地掺杂微量的杂质元素(硼或磷)。该杂质元素的掺杂也可以对晶化步骤之前的非晶半导体膜进行。若在非晶半导体膜的状态下掺杂杂质元素，则还可以通过其后进行的用于晶化的加热处理来激活杂质。此外，还可以改善掺杂时产生的缺陷等。
使用掩模将半导体膜302加工为所希望的形状。在本实施方式中，在去除形成在半导体膜302上的氧化膜之后，重新形成氧化膜。然后，制造光掩模，并进行采用光刻法的加工处理，以形成半导体层381及305(参照图2B)。
形成与半导体层381及305的侧面接触的绝缘层307a至307d(参照图2C)。通过形成与半导体层381及305的侧面接触的绝缘层307a至307d，可以提高在半导体层381和305的端部中的栅极绝缘层的覆盖度。因此，可以防止由在半导体层381和305的端部中的栅极绝缘层的覆盖不良引起的缺陷如半导体层和栅电极层的短路、泄漏电流的产生、以及静电击穿等。绝缘层307a至307d通过如下方法而形成：在形成半导体层381和305之后，堆积氧化硅膜或氮化硅膜，并通过进行各向异性蚀刻而加工，可以以自对准方式形成绝缘层307a至307d。
注意，在本说明书中，半导体层的“端部”指的是形成为岛状的半导体层的边缘部分(edge portion)。半导体层的“侧面”指的是半导体层的边缘部分的面。
形成选择性地覆盖半导体层381的一部分、半导体层305、以及绝缘层307a至307d的掩模380。掩模380覆盖不在之后步骤中将半导体层薄膜化的区域。使用掩模380将半导体层381局部地蚀刻而薄膜化，以形成半导体层303。由此，形成在沟道形成区中其膜厚度比半导体层305薄的半导体层303(参照图2D)。进行蚀刻而形成的半导体层303具有凹部，该凹部为被薄膜化的区域。
既可通过进行一次的蚀刻步骤将半导体层薄膜化，又可通过进行多次的蚀刻步骤将半导体层薄膜化。而且，既可使用蚀刻气体(或蚀刻溶液)直接蚀刻半导体层，又可对半导体层的表面部分地进行处理而改性来只选择性地去除改性区域。图15A至15D示出以多个步骤将半导体层薄膜化的例子。在图15A中，在衬底10上形成有基底膜11及半导体层12。在半导体层12上选择性地形成掩模13(参照图15B)。接着，通过进行等离子体处理14对半导体层12选择性地改性(在本实施方式中，氧化)，以形成改性(在本实施方式中，氧化)区域15(参照图15C)。然后，在能够只去除改性区域15而不蚀刻半导体层12的蚀刻条件(蚀刻气体、蚀刻溶液)下去除改性区域15，以形成部分地被薄膜化的半导体层16(参照图15D)。这样，通过反复进行图15C及15D所示的步骤，可以将半导体层的厚度减少到所希望的膜厚度。
作为蚀刻加工，等离子体蚀刻(干蚀刻)或湿蚀刻都可以采用，但是当处理大面积衬底时，优选采用等离子体蚀刻。作为蚀刻气体，使用诸如CF4、NF3、Cl2、BCl3之类的氟类气体或氯类气体，也可以适当地添加He或Ar等惰性气体。另外，在应用大气压放电的蚀刻加工的情况下，能够进行局部放电加工，因此不需要在衬底的整个表面上形成掩模。
在本发明中，形成布线层或电极层的导电层、用来形成预定图案的掩模等也可以通过如液滴喷射法等能够选择性地形成图案的方法来形成。液滴喷射(喷出)法(根据其方式也被称作喷墨法)可以选择性地喷射(喷出)为特定目的而调制的组合物的液滴，以形成预定的图案(导电层或绝缘层等)。此时，也可以对被形成区域进行控制润湿性或密合性的处理。此外，还可以使用能够转印或描绘图案的方法，例如印刷法(诸如丝网印刷或胶版印刷之类的图案形成方法)等。
作为适用于本实施方式的掩模，可以使用环氧树脂、丙烯树脂、酚醛树脂、酚醛清漆树脂、三聚氰胺树脂、聚氨酯树脂等的树脂材料。还可以使用苯并环丁烯、聚对二甲苯、氟化亚芳基醚、具有透光性的聚酰亚胺等的有机材料、硅氧烷类聚合物等聚合而形成的化合物材料、包含水溶性均聚物和水溶性共聚物的组成物材料等。或者，也可以采用包含感光剂的市售的抗蚀剂材料。例如，可以使用正性抗蚀剂或负性抗蚀剂。在使用液滴喷射法的情况下，不管使用何种材料，其表面张力和粘性都通过调整溶剂的浓度如添加界面活性剂等来适当地调整。
半导体层303的沟道形成区的膜厚度被设定为比半导体层305的沟道形成区薄，即5nm以上30nm以下，优选为10nm以上20nm以下。另一方面，半导体层303的源区及漏区、以及包括源区、漏区及沟道形成区的半导体层305的膜厚度被设定为比半导体层303的沟道形成区厚，即25nm以上100nm以下，优选为50nm以上60nm以下。
在本实施方式中，其特征在于，将被要求高速工作的薄膜晶体管的半导体层的沟道形成区局部地薄膜化(膜厚度为5nm以上30nm以下，优选为10nm以上20nm以下)，而不将源区及漏区的与源电极层及漏电极层连接的区域薄膜化(膜厚度为25nm以上100nm以下，优选为50nm以上60nm以下)。因此，也可以将半导体层的沟道形成区以外的源区及漏区的一部分、可设置在沟道形成区和源区及漏区之间的低浓度杂质区域等薄膜化。
通过将半导体层薄膜化，可以抑制短沟道效应。另外，也可以降低晶体管的阈值电压，并实现低电压驱动。在半导体层的端部提供倾斜角(锥角)。其角度优选为45度至95度。该倾斜角优选接近垂直，以避免由如下现象引起的负面影响：其特性与半导体层的中央部不同的寄生晶体管形成在半导体层的端部中。
去除半导体层上的氧化膜，形成栅极绝缘层308及309，该栅极绝缘层308覆盖半导体层303、绝缘层307a及307b，而该栅极绝缘层309覆盖半导体层305、绝缘层307c及307d(参照图2E)。栅极绝缘层308及309通过如下步骤形成：通过使用等离子体CVD法或溅射法等形成绝缘膜，并将该绝缘膜选择性地蚀刻而薄膜化，来形成膜厚度不相同的栅极绝缘层308及309。通过将栅极绝缘层308薄膜化，发挥以低电压使薄膜晶体管高速工作的效果。另一方面，通过形成膜厚度厚的栅极绝缘层309，可以提高薄膜晶体管对高电压的耐性，因此可以提高可靠性。
栅极绝缘层308及309可以采用氧化硅、或氧化硅和氮化硅的叠层结构来形成。栅极绝缘层308及309可以通过使用等离子体CVD法或减压CVD法堆积绝缘膜而形成，或者，优选通过进行利用等离子体处理的固相氧化或固相氮化而形成。这是因为通过对半导体层进行等离子体处理来使它氧化或氮化而形成的栅极绝缘层很致密且具有高绝缘耐压性和良好的可靠性的缘故。
在利用等离子体处理的固相氧化处理或固相氮化处理中，优选利用如下等离子体：使用微波(典型为2.45GHz)来激发，并且其电子密度为1×1011cm-3以上至1×1013cm-3以下，并且其电子温度为0.5eV以上至1.5eV以下。这是为了在固相氧化处理或固相氮化处理中，在500℃以下的温度下形成致密的绝缘膜并且获得实用的反应速度。
在通过该等离子体处理使半导体层的表面氧化的情况下，在氧环境下(例如，在氧(O2)或一氧化二氮(N2O)和稀有气体(含有He、Ne、Ar、Kr、Xe中的至少一个)的环境下；或者在氧或一氧化二氮和氢(H2)和稀有气体的环境下)进行等离子体处理。另外，在通过等离子体处理进行氮化的情况下，在氮环境下(例如，在氮(N2)和稀有气体(含有He、Ne、Ar、Kr、Xe中的至少一个)的环境下；在氮、氢和稀有气体的环境下；或者在NH3和稀有气体的环境下)进行等离子体处理。作为稀有气体，例如可以使用Ar。此外，也可以使用Ar和Kr的混合气体。
等离子体处理包括对半导体层、绝缘层、以及导电层进行的氧化处理、氮化处理、氧氮化处理、氢化处理、以及改变表面性质的处理。当进行这些处理时，根据其目的来选择所提供的气体即可。
如下那样对半导体层进行氧化处理或氮化处理即可。首先，使处理室成为真空状态，然后从气体供应部引入含氧或氮的等离子体处理用气体。将衬底加热到室温或利用温度控制部加热到100℃至550℃。
接着，将微波从微波供应部供应给天线。然后，通过电介质板将微波从天线引入到处理室中，来产生等离子体。通过引入微波来激发等离子体，可以产生低电子温度(3eV以下，优选为1.5eV以下)且高电子密度(1×1011cm-3以上)的等离子体。可以通过利用由该高密度等离子体产生的氧自由基(有时也包括OH自由基)及/或氮自由基(有时也包括NH自由基)，使半导体层的表面氧化或氮化。在将稀有气体如氩等混合于等离子体处理用气体中时，可以利用稀有气体的受激种来有效地产生氧自由基或氮自由基。在该方法中，通过有效地使用由等离子体激发的活性自由基，而可以在500℃以下的低温度下进行利用固相反应的氧化、氮化、或氧化及氮化的同时处理。
通过等离子体处理形成的理想的栅极绝缘层的一例为如下叠层结构：在氧环境下对半导体层进行等离子体处理来以3nm至6nm的厚度形成氧化硅层，然后在氮环境下对该氧化硅层的表面进行氮化来形成氮化硅层。通过对作为半导体层的典型例子的硅层的表面进行等离子体处理而氧化，可以形成在界面上没有歪斜的致密氧化膜。另外，通过对该氧化膜进行等离子体处理而氮化，并以氮代替表层部的氧来形成氮化层，可以进一步实现致密化。由此，可以形成绝缘耐压高的绝缘层。
总之，通过采用上述利用等离子体处理的固相氧化处理或固相氮化处理，即使使用耐热温度是700℃以下的玻璃衬底，也可以获得与以950℃至1050℃形成的热氧化膜同等的绝缘层。换句话说，可以形成可靠性高的膜作为晶体管的栅极绝缘层。
另外，作为栅极绝缘层308及309，也可以使用高介电常数材料。通过使用高介电常数材料作为栅极绝缘层308及309，可以降低栅极泄漏电流。作为高介电常数材料，可以使用二氧化锆、氧化铪、二氧化钛、五氧化钽等。另外，也可以通过进行利用等离子体处理的固相氧化形成氧化硅层。
另外，膜厚度薄的氧化硅膜可以通过如下方法而形成：使用GRTA法、LRTA法等将半导体区域的表面氧化，来形成热氧化膜。为了在低成膜温度下形成栅极泄漏电流低的致密绝缘膜，优选将氩等的稀有气体元素包含在反应气体中，来将它混入所形成的绝缘膜中。
此后，在栅极绝缘层308及309上层叠形成作为栅电极层使用的膜厚为20至100nm的第一导电膜和膜厚为100至400nm的第二导电膜。第一导电膜和第二导电膜可采用诸如溅射法、蒸镀法、CVD法之类的方法形成。第一导电膜和第二导电膜可由选自钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)、钕(Nd)的元素、或者以所述元素为主成分的合金材料或者化合物材料形成。此外，作为第一导电膜和第二导电膜还可以使用掺杂有磷等杂质元素的多晶硅膜为代表的半导体膜或AgPdCu合金。此外，也不限于两层结构，例如，可以为依次层叠作为第一导电膜的膜厚为50nm的钨膜、作为第二导电膜的膜厚为500nm的铝和硅的合金(Al-Si)膜、作为第三导电膜的膜厚为30nm的氮化钛膜形成的三层结构。此外，在为三层结构的情况下，还可以使用氮化钨代替第一导电膜的钨，使用铝和钛的合金膜(Al-Ti)代替第二导电膜的铝和硅的合金(Al-Si)膜，使用钛膜代替第三导电膜的氮化钛膜。此外，还可以为单层结构。在本实施方式中，形成膜厚为30nm的氮化钽作为第一导电膜，形成膜厚为370nm的钨(W)作为第二导电膜。
接下来，使用光刻法形成由抗蚀剂构成的掩模，将第一导电膜和第二导电膜加工为所希望的形状，以形成第一栅电极层310、第一栅电极层312、第二栅电极层313、以及第二栅电极层314(参照图3A)。通过使用ICP(Inductively Coupled Plasma：感应耦合等离子体)蚀刻法，对蚀刻条件(施加到线圈型电极层的电力量、施加到衬底侧电极层的电力量和衬底侧的电极温度等)进行适当调整，从而可以将第一栅电极层和第二栅电极层蚀刻为具有所希望的锥形形状。此外，还可以根据掩模的形状对锥形形状的角度等进行控制。此外，作为蚀刻用气体，可适当地使用以Cl2、BCl3、SiCl4或CCl4等为代表的氯类气体，以CF4、SF6或NF3等为代表的氟类气体或O2。
本实施方式虽然示出将第一栅电极层及第二栅电极层形成为具有垂直的侧面的例子，但是本发明不局限于此，第一栅电极层及第二栅电极层双方都可以具有锥形形状，或者可以只有一方栅电极层为锥形，而另一方栅电极层通过各向异性蚀刻具有垂直的侧面。锥形角度在层叠的栅电极层之间可以不同或相同。由于形成为锥形，在其上层叠的膜的覆盖度提高，并且缺陷减少，因此可靠性提高。
通过在形成栅电极层时的蚀刻步骤，栅极绝缘层308及309稍微被蚀刻，其厚度有可能变薄(所谓的膜减少)。
在本实施方式中，为了实现薄膜晶体管的高速工作，形成在沟道方向上的宽度细的栅电极层(第一栅电极层310及第二栅电极层313)。
下面，说明为形成在沟道方向上的宽度细的栅电极层而采用的两个方法。
一个方法如下：在形成栅电极层的掩模之后，通过蚀刻、灰化等将掩模在宽度方向上变细，以形成宽度更细的掩模。通过使用预先形成为宽度细的形状的掩模，可以将栅电极层形成为宽度细的形状。
另一方法如下：形成一般的掩模，并使用该掩模形成栅电极层。接着，再将所获得的栅电极层在宽度方向上侧面蚀刻(side etching)而使它变细。由此，最终能够得到宽度细的栅电极层。通过上述步骤，可以之后形成沟道长度短的薄膜晶体管，而可以制造能够高速工作的薄膜晶体管。
接下来，以第一栅电极层310、第一栅电极层312、第二栅电极层313、以及第二栅电极层314为掩模添加赋予一导电类型的杂质元素304，以形成作为源区或漏区的具有一导电类型的杂质区域315a、315b、316a及316b，而且在半导体层303及305中形成沟道形成区317及318(参照图3B)。赋予一导电类型的杂质元素既可以为赋予n型的杂质元素(例如磷(P)或砷(As)等)，又可以为赋予p型的杂质元素(例如硼(B)、铝(Al)或镓(Ga)等)。在本实施方式中，使用赋予n型的杂质元素，即磷(P)作为赋予一导电类型的杂质元素。在本实施方式中，使用磷化氢(PH3)作为包含杂质元素的掺杂气体。这里，进行添加，来使作为源区或漏区的具有一导电类型的杂质区域315a、315b、316a及316b以大约5×1019至5×1020atoms/cm3的浓度包含赋予一导电类型的杂质元素。
在本实施方式中，将杂质区域隔着栅极绝缘层与栅电极层重叠的区域表示为Lov区域，将杂质区域隔着栅极绝缘层不与栅电极层重叠的区域表示为Loff区域。
具有一导电类型的杂质区域315a、315b、316a及316b用作源区或漏区。
为了激活杂质元素，可以进行加热处理、强光照射或激光照射。在激活的同时，可以恢复对于栅极绝缘层的等离子体损害或对于栅极绝缘层和半导体层的界面的等离子体损害。
接着，形成覆盖栅电极层和栅极绝缘层的层间绝缘层。在本实施方式中，采用包含氢的绝缘膜311和绝缘层319的叠层结构(参照图3C)。绝缘膜311及绝缘层319可以使用采用了溅射法或等离子体CVD的氮化硅膜、氮氧化硅膜、氧氮化硅膜或氧化硅膜等，也可以使用其他包含硅的绝缘膜的单层或三层以上的叠层结构。
然后，在氮环境下于300至550℃进行1至12小时的热处理，进行使半导体层氢化的步骤。优选在400至500℃下进行。这一步骤是通过作为层间绝缘层的绝缘膜311所含的氢来终止半导体层中的悬空键的步骤。在本实施方式中，在410℃下进行1小时的加热处理。
绝缘膜311和绝缘层319还可以使用选自氮化铝(AlN)、氧氮化铝(AlON)、其中氮的含量多于氧的含量的氮氧化铝(AlNO)、氧化铝、类金刚石碳(DLC)、含氮碳膜(CN)以及含有无机绝缘材料的其它物质的材料来形成。还可以使用硅氧烷树脂。另外，也可以使用有机绝缘材料，作为有机材料可以使用聚酰亚胺、丙烯、聚酰胺、聚酰亚胺酰胺、抗蚀剂或苯并环丁烯、聚硅氮烷。也可以使用通过涂敷法形成的平整度好的涂敷膜。
绝缘膜311和绝缘层319可以使用浸渍法、喷涂法、刮刀法、辊涂法、帘涂法、刮刀涂敷法、CVD法或蒸镀法等来形成。该绝缘膜311和绝缘层319也可以通过液滴喷射法来形成。当使用液滴喷射法时，可以节省材料液体。另外，还可以使用如液滴喷射法那样能够转印或描绘图案的方法，例如印刷法(诸如丝网印刷或胶版印刷之类的图案形成方法)等。
接着，通过使用由抗蚀剂构成的掩模，在绝缘膜311和绝缘层319中形成达到半导体层的接触孔(开口部)。根据所使用的材料的选择比，可以进行一次或多次的蚀刻。通过进行蚀刻，去除绝缘膜311和绝缘层319，来形成达到作为源区或漏区的具有一导电类型的杂质区域315a 315b、316a、316b的开口部。蚀刻可以采用湿蚀刻及干蚀刻中的单方或双方。作为湿蚀刻的蚀刻剂，优选使用诸如包含氟化氢铵和氟化铵的混合溶液之类的氢氟酸类溶液。作为蚀刻用气体，可适当地使用以Cl2、BCl3、SiCl4或CCl4等为代表的氯类气体，以CF4、SF6或NF3等为代表的氟类气体或O2。也可以将惰性气体添加到所使用的蚀刻用气体。作为所添加的惰性元素，可以使用选自He、Ne、Ar、Kr、Xe的一种或多种元素。
覆盖开口部地形成导电膜，并通过蚀刻导电膜形成与各源区或漏区的一部分分别电连接的源电极层或漏电极层，即布线层320a、320b、321a及321b。布线层可以通过在使用PVD法、CVD法、蒸镀法等形成导电膜之后将它蚀刻为所希望的形状而形成。也可以通过使用液滴喷射法、印刷法、电镀法等在预定的部分上选择性地形成导电层。另外，还可以采用回流方法或镶嵌方法。布线层由诸如Ag、Au、Cu、Ni、Pt、Pd、Ir、Rh、W、Al、Ta、Mo、Cd、Zn、Fe、Ti、Zr、Ba之类的金属、Si、Ge、其合金或其氮化物材料来构成。也可以采用它们的叠层结构。在本实施方式中，形成厚度为60nm的钛(Ti)膜、厚度为40nm的氮化钛膜、厚度为700nm的铝膜、厚度为200nm的钛(Ti)膜来形成叠层结构，并将它们加工成所希望的形状。
在本实施方式中，由于能够高速工作的薄膜晶体管322只对沟道形成区317局部地进行薄膜化，所以作为源区及漏区的杂质区域315a及315b的与作为源电极层及漏电极层的布线层320a及320b接触的区域不被薄膜化，其膜厚度厚于沟道形成区317。因此，当形成暴露源区及漏区的开口(接触孔)时，可以防止位于开口附近的半导体层被去除而消失，并且可以防止(半导体层和布线层之间的)接触电阻的增大。其结果，可以在制造步骤中防止成品率的降低，并可以实现完成的半导体装置的高性能化。
通过上述步骤，可以制造包括能够高速工作的薄膜晶体管322及对高电压具有高耐压性的薄膜晶体管323的半导体装置，该薄膜晶体管322通过将半导体层的沟道形成区局部地薄膜化来形成，而该薄膜晶体管323的半导体层不被薄膜化(参照图3D)。
根据本发明，可以提供一种实现低耗电量及高可靠性的半导体装置。
实施方式2
在本实施方式中，参照图4A至4E说明其目的在于实现低耗电量及高可靠性的另一种半导体装置及其制造方法。本实施方式示出在根据实施方式1而制造的半导体装置中将侧壁结构的绝缘层设置于薄膜晶体管的栅电极层的侧面的例子。因此，省略同一部分或具有同样功能的部分的重复说明。
图4A示出正在制造的半导体装置，图4A所示的步骤是实施方式1的图3A所示的半导体装置的制造步骤的后续步骤。在图4A至4E中，在同一衬底上选择性地制造其特性不相同的薄膜晶体管。
接下来，以第一栅电极层310、第一栅电极层312、第二栅电极层313、以及第二栅电极层314为掩模添加赋予一导电类型的杂质元素330，以形成具有一导电类型的第一杂质区域331a、331b、332a及332b(参照图4A)。赋予一导电类型的杂质元素既可以为赋予n型的杂质元素(例如磷(P)或砷(As)等)，又可以为赋予p型的杂质元素(例如硼(B)、铝(Al)或镓(Ga)等)。在本实施方式中，使用赋予n型的杂质元素，即磷(P)作为赋予一导电类型的杂质元素。在本实施方式中，使用磷化氢(PH3)作为包含杂质元素的掺杂气体。这里，进行添加，来使具有一导电类型的杂质区域331a、331b、332a及332b以大约1×1017至5×1018atoms/cm3的浓度包含赋予一导电类型的杂质元素。
在第一栅电极层310、第一栅电极层312、第二栅电极层313、以及第二栅电极层314的侧面上形成侧壁结构的绝缘层333a至333d(参照图4B)。绝缘层333a至333d可以通过如下步骤形成：在形成覆盖栅极绝缘层308及309、第一栅电极层310、第一栅电极层312、第二栅电极层313、以及第二栅电极层314的绝缘层之后，通过利用RIE(Reactive Ion Etching；反应性离子蚀刻)法的各向异性蚀刻对该绝缘层进行加工，来以自对准方式将侧壁结构的绝缘层333a至333d形成于第一栅电极层310、第一栅电极层312、第二栅电极层313、以及第二栅电极层314的侧壁。这里，对绝缘层没有特别的限制，优选采用通过使TEOS(Tetra-Ethyl-Ortho-Silicate；四乙氧基硅烷)或硅烷等和氧或氧化亚氮等反应而形成的氧化硅，该氧化硅具有良好台阶覆盖性。绝缘层可以通过热CVD法、等离子体CVD法、常压CVD法、偏压(bias)ECRCVD法、溅射法等而形成。
在本实施方式中，虽然当蚀刻绝缘层时去除第二栅电极层上的绝缘层而暴露第二栅电极层，但是也可以将绝缘层333a至333d形成为绝缘层残留在第二栅电极层上的形状。在本实施方式中，在之后步骤中，将作为保护膜的绝缘膜341形成在第二栅电极层上。像这样，通过保护第二栅电极层，可以防止在进行蚀刻加工时第二栅电极层变薄。另外，在将硅化物形成于源区及漏区的情况下，在形成硅化物时成膜的金属膜和栅电极层不接触，因此即使金属膜的材料和栅电极层的材料容易反应也可以防止化学反应或扩散等的不良。作为蚀刻法，可以采用各种蚀刻法如干蚀刻法、湿蚀刻法等。在本实施方式中，采用干蚀刻法。作为蚀刻用气体，可适当地使用以Cl2、BCl3、SiCl4或CCl4等为代表的氯类气体，以CF4、SF6或NF3等为代表的氟类气体或O2。
接下来，以第一栅电极层310、第一栅电极层312、第二栅电极层313、第二栅电极层314及绝缘层333a至333d为掩模添加赋予一导电类型的杂质元素334，以形成具有一导电类型的第二杂质区域335a、335b、336a及336b、第三n型杂质区域337a、337b、338a及338b。
在本实施方式中，使用赋予n型的杂质元素，即磷(P)作为赋予一导电类型的杂质元素334。这里，进行添加，来使具有一导电类型的第二杂质区域335a、335b、336a及336b以大约5×1019至5×1020atoms/cm3的浓度包含赋予一导电类型的杂质元素。并且，沟道形成区339及340分别形成在半导体层303及305中(参照图4C)。
具有一导电类型的第二杂质区域335a、335b、336a及336b是高浓度杂质区域，并用作源极及漏极。另一方面，第三n型杂质区域337a、337b、338a及338b是低浓度杂质区域，并成为LDD(LightlyDoped Drain；轻掺杂漏)区域。第三n型杂质区域337a、337b、338a及338b形成在不被第一栅电极层310及312、第二栅电极层313及314覆盖的Loff区域，因此发挥降低截止电流的效果。其结果，可以制造更高可靠性及更低耗电量的半导体装置。
注意，图4A至4E示出用作LDD区域的低浓度杂质区域形成在将半导体层局部地薄膜化的区域的例子，但是用作LDD区域的低浓度杂质区域也既可以形成在不将半导体层薄膜化的区域，又可以形成在被薄膜化的区域及不被薄膜化的区域双方。
在栅极绝缘层308及309、第一栅电极层310及312、第二栅电极层313及314、以及绝缘层333a至333d上形成绝缘膜341，并在绝缘膜341上形成绝缘层342(参照图4D)。在栅极绝缘层308及309、绝缘膜341及绝缘层342中形成到达半导体层的源区或漏区的开口，并在开口中形成作为源电极层或漏电极层的布线层343a、343b、344a及344b。绝缘膜341、绝缘层342、布线层343a、343b、344a及344b可以通过与实施方式1所示的绝缘膜311、绝缘层319、布线层320a、320b、321a及321b分别相同的材料及工艺而形成。
在本实施方式中，由于薄膜晶体管345只对沟道形成区339局部地进行薄膜化，所以作为源区及漏区的杂质区域335a及335b的与作为源电极层及漏电极层的布线层343a及343b接触的区域不被薄膜化，其膜厚度厚于沟道形成区。因此，当形成暴露源区及漏区的开口(接触孔)时，可以防止位于开口附近的半导体层被去除而消失，并且可以防止(半导体层和布线层之间的)接触电阻的增大。其结果，可以在制造步骤中防止成品率的降低，并可以实现完成的半导体装置的高性能化。
通过上述步骤，可以制造包括在Loff区域中形成有低浓度杂质区域的薄膜晶体管345、以及在Loff区域中形成有低浓度杂质区域的薄膜晶体管346的半导体装置(参照图4E)。
在采用本发明的本实施方式的半导体装置中，在同一衬底300上形成有多种薄膜晶体管345及346，其中半导体层的沟道形成区的膜厚度互不相同。通过将被要求高速工作的薄膜晶体管345的半导体层303的沟道形成区339局部地薄膜化，使半导体层303的沟道形成区339的膜厚度薄于被要求对电压的高耐压性的薄膜晶体管346的半导体层305的沟道形成区340。由于被要求高速工作的薄膜晶体管345只对沟道形成区局部地进行薄膜化，所以源区及漏区的与源电极层及漏电极层接触的区域不被薄膜化，其膜厚度厚于沟道形成区。至于栅极绝缘层，被要求高速工作的薄膜晶体管345的栅极绝缘层的膜厚度优选薄于被要求对电压的高耐压性的薄膜晶体管346的栅极绝缘层。
可以将半导体层的沟道形成区的膜厚度不相同的薄膜晶体管345及346分别设置于被要求高速工作的区域、及被要求对电压的高耐压性的区域，以使该薄膜晶体管345及346在同一电路中发挥需要的作用。例如，在具有存储器等的电路的半导体装置中，可以将存储器内的特定薄膜晶体管的半导体层的沟道形成区选择性地并局部地薄膜化，相反，将被施加大电流及电压的特定薄膜晶体管的半导体层保持为厚的状态。
在将多个电路设置于半导体装置的情况下，也可以根据每个电路所需要的功能而设置半导体层的沟道形成区的膜厚度不相同的薄膜晶体管。将薄膜晶体管345及346分别选择性地设置于被要求高速工作的电路、及被要求对电压的高耐压性的电路，即可。例如，在将包括存储元件的存储单元阵列、升压电路部、驱动电路部、控制电路部等设置于存储器的情况下，可以将设置于被要求高速工作的驱动电路部、控制电路部等的薄膜晶体管的半导体层的沟道形成区选择性地并局部地薄膜化，而不将被要求对电压的高耐压性的存储单元阵列的存储元件或薄膜晶体管的半导体层薄膜化，其膜厚度比设置于驱动电路部、控制电路部等的薄膜晶体管的半导体层厚。
在除了存储器以外还设置有多个电路的半导体装置中，可以在作为逻辑电路需要进行高速工作的电路中设置将半导体层局部地薄膜化的薄膜晶体管，并在被施加高电压的电路如电源电路等中设置半导体层不被薄膜化而具有能够耐受高电压的厚度的薄膜晶体管。
在本发明的半导体装置中，设置于被要求高速工作的驱动电路部及控制电路部等的薄膜晶体管345的半导体层的膜厚度为5nm以上30nm以下，优选为10nm以上20nm以下，即可。另一方面，设置于被要求对电压的高耐压性的存储单元阵列及电源电路的薄膜晶体管346的半导体层的膜厚度为25nm以上100nm以下，优选为50nm以上60nm以下，即可。
在本发明的半导体装置中，设置于被要求高速工作的驱动电路部及控制电路部等的薄膜晶体管345的半导体层的沟道形成区的膜厚度为5nm以上30nm以下，优选为10nm以上20nm以下，即可。另一方面，设置于被要求高速工作的驱动电路部及控制电路部等的薄膜晶体管345的半导体层的源区及漏区、以及设置于被要求对电压的高耐压性的存储单元阵列及电源电路的薄膜晶体管346的半导体层(源区、漏区、及沟道形成区)的膜厚度为25nm以上100nm以下，优选为50nm以上60nm以下，即可。
在本发明中，将设置于被要求高速工作的驱动电路部及控制电路部等的薄膜晶体管345的半导体层的沟道形成区局部地薄膜化(膜厚度为5nm以上30nm以下，优选为10nm以上20nm以下)，而不将源区及漏区的与源电极层及漏电极层连接的区域薄膜化(膜厚度为25nm以上100nm以下，优选为50nm以上60nm以下)。因此，也可以将半导体层的沟道形成区以外的源区及漏区的一部分、可设置在沟道形成区和源区及漏区之间的低浓度杂质区域等薄膜化。
在本发明的半导体装置中，设置于被要求高速工作的驱动电路部及控制电路部等的薄膜晶体管345的栅极绝缘层308的膜厚度为1nm以上10nm以下，优选为5nm左右，即可。另一方面，设置于被要求对电压的高耐压性的存储单元阵列及电源电路等的薄膜晶体管346的栅极绝缘层309的膜厚度为50nm以上150nm以下，优选为60nm以上80nm以下。
在本实施方式中，被要求高速工作的薄膜晶体管345的沟道长度优选短于被要求对电压的高耐压性的薄膜晶体管346。本实施方式的被要求高速工作的薄膜晶体管345的沟道长度优选为0.1μm至1μm。而且，设置于被要求对电压的高耐压性的存储单元阵列及电源电路的薄膜晶体管346的沟道长度优选为1μm至5μm(更优选为1μm至3μm)。
在薄膜晶体管中，通过缩短表示为栅电极的源极和漏极之间的距离的沟道长度而缩短流过晶体管的沟道的载流子的迁移距离，可以实现高速化。
在沟道形成区的膜厚度厚且沟道长度短的情况下，因为源极和漏极之间的电场的影响，所以在栅极电压为阈值电压以下的亚阈值区域中，电流流在沟道形成区的下一侧。因而，亚阈值上升，而且阈值电压降低。通过减少沟道形成区的膜厚度，电流流在沟道形成区的下一侧的通路被遮挡，而可以抑制泄漏电流。因此，可以抑制亚阈值的上升，并可以抑制阈值电压的降低。因此，通过减少沟道形成区的膜厚度，可以抑制在沟道长度短的区域中的阈值电压的负偏移，并且可以制造亚阈值小的薄膜晶体管。由于亚阈值小，所以可以抑制当栅极电压为OV时的流过源极和漏极之间的电流，并可以将阈值电压设定为低电压。
通过将设置于被要求高速工作的驱动电路部及控制电路部等的薄膜晶体管的半导体层的沟道形成区薄膜化，可以起到将整个沟道形成区耗尽层化的作用，而可以抑制短沟道效应。另外，可以降低薄膜晶体管的阈值电压。因此，在设置于驱动电路部及控制电路部等的薄膜晶体管中，可以实现微细化及高性能化。由此，可以进行半导体装置的低电压驱动，而可以实现低耗电量化。另外，通过将半导体层(或者，还包括栅极绝缘层)薄膜化，可以实现薄膜晶体管的微细化，因此可以减少驱动电路部及控制电路部的面积，而可以将半导体装置进一步小型化。
再者，由于被要求高速工作的薄膜晶体管345只对沟道形成区局部地进行薄膜化，所以源区及漏区的与作为源电极层及漏电极层的布线层接触的区域不被薄膜化，其膜厚度厚于沟道形成区。因此，当形成暴露源区及漏区的开口(接触孔)时，可以防止位于开口附近的半导体层被去除而消失，并且可以防止(半导体层和布线层之间的)接触电阻的增大。其结果，可以在制造步骤中防止成品率的降低，并可以实现完成的半导体装置的高性能化。
另一方面，设置于被要求对电压的高耐压性的存储单元阵列及电源电路等的薄膜晶体管将半导体层(或者，还包括栅极绝缘层)保持为比驱动电路部及控制电路部等厚，而可以实现对电压的高耐压性、以及半导体装置的高可靠性。
因此，本发明的半导体装置可以实现低耗电量及高可靠性。
实施方式3
在本实施方式中，参照图5A至5E、图6A及6B说明其目的在于实现低耗电量及高可靠性的另一种半导体装置及其制造方法。本实施方式示出在根据实施方式1及2而制造的半导体装置中将硅化物设置于薄膜晶体管的源区及漏区的例子。因此，省略同一部分或具有同样功能的部分的重复说明。
图5A示出正在制造的半导体装置，其步骤对应于实施方式2的图4C所示的半导体装置。在图5A至5E、图6A及6B中，在同一衬底上选择性地制造其特性不相同的薄膜晶体管。
在本实施方式中，如图5A至5E所示，第一栅电极层351及352的形状与第二栅电极层353及354的形状不同，而且第一栅电极层351及352的端部不与第二栅电极层353及354的端部一致。第一栅电极层351及352的端部位于比第二栅电极层353及354的端部更外侧。因为以第二栅电极层353及354为掩模将杂质元素添加到半导体层，所以重叠于在第一栅电极层351及352中不与第二栅电极层353及354层叠的区域的半导体层中形成杂质区域。
因此，分别形成与第一栅电极层351部分重叠的具有一导电类型的第三杂质区域355a及355b，以及与第一栅电极层352部分重叠的具有一导电类型的第三杂质区域356a及356b。像这样，栅电极层隔着栅极绝缘层覆盖杂质区域的一部分的Lov区域可以缓和漏附近的电场，并可以抑制由热载流子导致的导通电流的不良。其结果，可以形成能够高速工作的薄膜晶体管。
以绝缘层333a至333d、第一栅电极层351及352、第二栅电极层353及354为掩模蚀刻栅极绝缘层308及309，以暴露半导体层303及305的源区及漏区。栅极绝缘层308及309选择性地被蚀刻而成为栅极绝缘层357及358(参照图5B)。在本实施方式中，示出经由栅极绝缘层将杂质元素添加(掺杂)到半导体层的例子，但是也可以当形成覆盖第一栅电极层及第二栅电极层的侧面的绝缘层333a至333d时蚀刻栅极绝缘层308及309而在半导体层露出的状态下添加杂质元素。
在半导体层303及305、绝缘层333a至333d、第二栅电极层353及354上形成导电膜359(参照图5C)。关于导电膜359的材料，形成包含钛(Ti)、镍(Ni)、钨(W)、钼(Mo)、钴(Co)、锆(Zr)、铪(Hf)、钽(Ta)、钒(V)、钕(Nd)、铬(Cr)、铂(Pt)、钯(Pd)等的膜。这里，通过溅射法形成镍膜。
接着，通过加热处理、GRTA法、LRTA法等使露出的源区及漏区的半导体层中的硅和导电膜359反应，以形成硅化物360a及360b、硅化物361a及361b。也可以通过激光照射或利用灯的光照射形成硅化物。然后，去除没有与半导体层反应的导电膜359(参照图5D)。
接下来，形成包含氢的绝缘膜362作为钝化膜。作为该绝缘膜362，使用等离子体CVD法或溅射法形成厚度为100至200nm的包含硅的绝缘膜，即可，可以通过与实施方式1所示的绝缘膜311相同的材料及工艺而形成。
再者，在氮环境下于300至550℃进行1至12小时的热处理，进行使半导体层氢化的步骤。优选在400至500℃下进行。这一步骤是通过绝缘膜362所含的氢来终止半导体层中的悬空键的步骤。
然后，形成作为层间绝缘膜的绝缘层363(参照图5E)。在本发明中，作为用来实现平整化的层间绝缘膜，优选使用耐热性及绝缘性高且平整率高的绝缘膜。绝缘层363可以通过与实施方式1所示的绝缘层319相同的材料及工艺而形成。
通过使用由抗蚀剂构成的掩模，在绝缘膜362及绝缘层363中形成到达半导体层303及305的接触孔(开口部)。根据所使用的材料的选择比，可以进行一次或多次的蚀刻。通过进行蚀刻，形成达到作为源区或漏区的硅化物360a及360b、硅化物361a及361b的开口部。
形成导电膜，并通过蚀刻导电膜形成与硅化物360a及360b、硅化物361a及361b分别电连接的源电极层或漏电极层，即布线层364a、364b、365a及365b。布线层364a、364b、365a及365b可以通过在使用PVD法、CVD法、蒸镀法等形成导电膜之后将它蚀刻为所希望的形状而形成。也可以通过使用液滴喷射法、印刷法、电镀法等在预定的部分上选择性地形成导电层。另外，还可以采用回流方法或镶嵌方法。布线层364a、364b、365a及365b由诸如Ag、Au、Cu、Ni、Pt、Pd、Ir、Rh、W、Al、Ta、Mo、Cd、Zn、Fe、Ti、Zr Ba之类的金属、Si、Ge、其合金或其金属氮化物材料构成。也可以采用它们的叠层结构如Ti/Al/Ti。
这里，示出硅化物360a及360b、硅化物361a及361b形成在作为源区及漏区的杂质区域的表面附近的例子，但是也可以将硅化物形成在更广的区域中，或者，可以将硅化物形成在整个杂质区域中。硅化物可以根据导电膜的厚度或加热条件(温度、时间)而控制。图6B示出如下例子：与薄膜晶体管366的硅化物360a及360b相比，硅化物372a及372b形成在薄膜晶体管370的更广区域中，而且与薄膜晶体管367的硅化物361a及361b相比，硅化物373a及373b形成在薄膜晶体管371的源区及漏区的更广区域中。
在本实施方式中，由于薄膜晶体管370只对沟道形成区339局部地进行薄膜化，所以作为源区或漏区的包含硅化物的杂质区域中与作为源电极层及漏电极层的布线层364a及364b接触的区域不被薄膜化，其膜厚度厚于沟道形成区。因此，当形成暴露源区及漏区的开口(接触孔)时，可以防止位于开口附近的半导体层被去除而消失，并且可以防止(半导体层和布线层之间的)接触电阻的增大。其结果，可以在制造步骤中防止成品率的降低，并可以实现完成的半导体装置的高性能化。
通过上述步骤，可以制造包括在Lov及Loff区域中形成有低浓度杂质区域的薄膜晶体管366、以及在Lov及Loff区域中形成有低浓度杂质区域的薄膜晶体管367的半导体装置(参照图6A)。再者，薄膜晶体管366及367具有硅化物结构，因此可以实现源区及漏区的低电阻化，并可以实现半导体装置的高速化。另外，能够以低电压工作，而可以降低耗电量。
在采用本发明的本实施方式的半导体装置中，在同一衬底300上形成有两种薄膜晶体管370及371，其中半导体层的膜厚度互不相同。通过将被要求高速工作的薄膜晶体管370的半导体层303薄膜化，使半导体层303的膜厚度薄于被要求对电压的高耐压性的薄膜晶体管371的半导体层305，使半导体层303的膜厚度变薄。至于栅极绝缘层，被要求高速工作的薄膜晶体管370的栅极绝缘层的膜厚度优选薄于被要求对电压的高耐压性的薄膜晶体管371的栅极绝缘层。
可以将半导体层的膜厚度不相同的薄膜晶体管370及371分别设置于被要求高速工作的区域、及被要求对电压的高耐压性的区域，以使该薄膜晶体管370及371在同一电路中发挥需要的作用。例如，在具有存储器等的电路的半导体装置中，可以将存储器内的特定薄膜晶体管的半导体层选择性地薄膜化，相反，将被施加大电流及电压的特定薄膜晶体管的半导体层保持为厚的状态。
在将多个电路设置于半导体装置的情况下，也可以根据每个电路所需要的功能而设置半导体层的膜厚度不相同的薄膜晶体管。将薄膜晶体管370及371分别选择性地设置于被要求高速工作的电路、及被要求对电压的高耐压性的电路，即可。例如，在将包括存储元件的存储单元阵列、升压电路部、驱动电路部、控制电路部等设置于存储器的情况下，可以将设置于被要求高速工作的驱动电路部、控制电路部等的薄膜晶体管的半导体层选择性地薄膜化，而不将被要求对电压的高耐压性的存储单元阵列的存储元件或薄膜晶体管的半导体层薄膜化，其膜厚度比设置于驱动电路部、控制电路部等的薄膜晶体管的半导体层厚。
在采用本发明的本实施方式的半导体装置中，在同一衬底300上形成有多种薄膜晶体管370及371，其中半导体层的沟道形成区的膜厚度互不相同。通过将被要求高速工作的薄膜晶体管370的半导体层303的沟道形成区339局部地薄膜化，使半导体层303的沟道形成区339的膜厚度薄于被要求对电压的高耐压性的薄膜晶体管371的半导体层305的沟道形成区340。由于被要求高速工作的薄膜晶体管370只对沟道形成区局部地进行薄膜化，所以源区及漏区的与源电极层及漏电极层接触的区域不被薄膜化，其膜厚度厚于沟道形成区。至于栅极绝缘层，被要求高速工作的薄膜晶体管370的栅极绝缘层的膜厚度优选薄于被要求对电压的高耐压性的薄膜晶体管371的栅极绝缘层。
可以将半导体层的沟道形成区的膜厚度不相同的薄膜晶体管370及371分别设置于被要求高速工作的区域、及被要求对电压的高耐压性的区域，以使该薄膜晶体管370及371在同一电路中发挥需要的作用。例如，在具有存储器等的电路的半导体装置中，可以将存储器内的特定薄膜晶体管的半导体层的沟道形成区选择性地并局部地薄膜化，相反，将被施加大电流及电压的特定薄膜晶体管的半导体层保持为厚的状态。
在将多个电路设置于半导体装置的情况下，也可以根据每个电路所需要的功能而设置半导体层的沟道形成区的膜厚度不相同的薄膜晶体管。将薄膜晶体管370及371分别选择性地设置于被要求高速工作的电路、及被要求对电压的高耐压性的电路，即可。例如，在将包括存储元件的存储单元阵列、升压电路部、驱动电路部、控制电路部等设置于存储器的情况下，可以将设置于被要求高速工作的驱动电路部、控制电路部等的薄膜晶体管的半导体层的沟道形成区选择性地并局部地薄膜化，而不将被要求对电压的高耐压性的存储单元阵列的存储元件或薄膜晶体管的半导体层薄膜化，其膜厚度比设置于驱动电路部、控制电路部等的薄膜晶体管的半导体层厚。
在除了存储器以外还设置有多个电路的半导体装置中，可以在作为逻辑电路需要进行高速工作的电路中设置将半导体层局部地薄膜化的薄膜晶体管，并在被施加高电压的电路如电源电路等中设置半导体层不被薄膜化而具有能够耐受高电压的厚度的薄膜晶体管。
在采用本发明的本实施方式的半导体装置中，设置于被要求高速工作的驱动电路部及控制电路部等的薄膜晶体管370的半导体层的沟道形成区的膜厚度为5nm以上30nm以下，优选为10nm以上20nm以下，即可。另一方面，设置于被要求高速工作的驱动电路部及控制电路部等的薄膜晶体管370的半导体层的源区及漏区、以及设置于被要求对电压的高耐压性的存储单元阵列及电源电路的薄膜晶体管371的半导体层(源区、漏区、及沟道形成区)的膜厚度为25nm以上100nm以下，优选为50nm以上60nm以下，即可。
在本实施方式中，将设置于被要求高速工作的驱动电路部及控制电路部等的薄膜晶体管370的半导体层的沟道形成区局部地薄膜化(膜厚度为5nm以上30nm以下，优选为10nm以上20nm以下)，而不将作为源区及漏区的硅化物及杂质区域的与作为源电极层及漏电极层的布线层364a及364b连接的区域薄膜化(膜厚度为25nm以上100nm以下，优选为50nm以上60nm以下)。因此，也可以将半导体层的沟道形成区以外的源区及漏区的一部分、可设置在沟道形成区和源区及漏区之间的低浓度杂质区域等薄膜化。
在本发明的半导体装置中，设置于被要求高速工作的驱动电路部及控制电路部等的薄膜晶体管370的栅极绝缘层308的膜厚度为1nm以上10nm以下，优选为5nm左右，即可。另一方面，设置于被要求对电压的高耐压性的存储单元阵列及电源电路等的薄膜晶体管371的栅极绝缘层309的膜厚度为50nm以上150nm以下，优选为60nm以上80nm以下。
在本实施方式中，被要求高速工作的薄膜晶体管370的沟道长度优选短于被要求对电压的高耐压性的薄膜晶体管371。本实施方式的被要求高速工作的薄膜晶体管370的沟道长度优选为0.1μm至1μm。而且，设置于被要求对电压的高耐压性的存储单元阵列及电源电路的薄膜晶体管371的沟道长度优选为1μm至5μm(更优选为1μm至3μm)。
在薄膜晶体管中，通过缩短表示为栅电极的源极和漏极之间的距离的沟道长度而缩短流过晶体管的沟道的载流子的迁移距离，可以实现高速化。
在沟道形成区的膜厚度厚且沟道长度短的情况下，因为源极和漏极之间的电场的影响，所以在栅极电压为阈值电压以下的亚阈值区域中，电流流在沟道形成区的下一侧。因而，亚阈值上升，而且阈值电压降低。通过减少沟道形成区的膜厚度，电流流在沟道形成区的下一侧的通路被遮挡，而可以抑制泄漏电流。因此，可以抑制亚阈值的上升，并可以抑制阈值电压的降低。因此，通过减少沟道形成区的膜厚度，可以抑制在沟道长度短的区域中的阈值电压的负偏移，并且可以制造亚阈值小的薄膜晶体管。由于亚阈值小，所以可以抑制当栅极电压为OV时的流过源极和漏极之间的电流，并可以将阈值电压设定为低电压。
通过将设置于被要求高速工作的驱动电路部及控制电路部等的薄膜晶体管的半导体层的沟道形成区薄膜化，可以起到将整个沟道形成区耗尽层化的作用，而可以抑制短沟道效应。另外，可以降低薄膜晶体管的阈值电压。因此，在设置于驱动电路部及控制电路部等的薄膜晶体管中，可以实现微细化及高性能化。由此，可以进行半导体装置的低电压驱动，而可以实现低耗电量化。另外，通过将半导体层(或者，还包括栅极绝缘层)薄膜化，可以实现薄膜晶体管的微细化，因此可以减少驱动电路部及控制电路部的面积，而可以将半导体装置进一步小型化。
再者，由于被要求高速工作的薄膜晶体管370只对沟道形成区局部地进行薄膜化，所以源区及漏区的与作为源电极层及漏电极层的布线层接触的区域不被薄膜化，其膜厚度厚于沟道形成区。因此，当形成暴露源区及漏区的开口(接触孔)时，可以防止位于开口附近的半导体层被去除而消失，并且可以防止(半导体层和布线层之间的)接触电阻的增大。其结果，可以在制造步骤中防止成品率的降低，并可以实现完成的半导体装置的高性能化。
另一方面，设置于被要求对电压的高耐压性的存储单元阵列及电源电路等的薄膜晶体管将半导体层(或者，还包括栅极绝缘层)保持为比驱动电路部及控制电路部等厚，而可以实现对电压的高耐压性、以及半导体装置的高可靠性。
因此，本发明的半导体装置可以实现低耗电量及高可靠性。
实施方式4
在本实施方式中，参照附图说明具有存储器的半导体装置的一个例子，该半导体装置是其目的在于实现低耗电量及高可靠性的半导体装置。
在本实施方式的半导体装置中，存储器具有存储单元阵列及驱动存储单元阵列的驱动电路部。设置于存储单元阵列的存储元件及控制用薄膜晶体管因驱动电压高而被要求对电压的高耐压性，相反，设置于驱动电路部的薄膜晶体管被要求高速工作，因此在存储单元阵列206及驱动电路部204中形成具有包括膜厚度不同的沟道形成区的半导体层的半导体元件。
在具有绝缘表面的衬底100上，形成作为基底膜的绝缘层101。在本实施方式中，采用叠层结构作为绝缘层101，形成10至200nm(优选为50至150nm)的氮氧化硅膜，并形成50至200nm(优选为100至150nm)的氧氮化硅膜。在本实施方式中，通过等离子体CVD法形成绝缘层101。基底膜可以具有单层结构或诸如两层、三层之类的叠层结构。
作为绝缘层101的材料，可以使用氧化硅、氮化硅、氧氮化硅、氮氧化硅等的无机材料、丙烯酸、甲基丙烯酸及其衍生物、或聚酰亚胺、芳族聚酰胺、聚苯并咪唑(polybenzimidazole)等的耐热高分子、或硅氧烷树脂。还可以使用诸如聚乙烯醇、聚乙烯醇缩丁醛之类的乙烯树脂、环氧树脂、酚醛树脂、酚醛清漆树脂、丙烯树脂、三聚氰胺树脂、聚氨酯树脂等的树脂材料。另外，还可以使用苯并环丁烯、聚对二甲苯、氟化亚芳基醚、聚酰亚胺等的有机材料、包含水溶性均聚物和水溶性共聚物的组成物材料等。此外，可以使用诸如光固化型聚苯并噁唑之类的噁唑树脂。
绝缘层101可以通过溅射法、PVD(物理气相沉积)法、诸如减压CVD法(LPCVD法)或等离子体CVD法之类的CVD(化学气相沉积)法等来形成。另外，还可以使用液滴喷射法、印刷法(诸如丝网印刷或胶版印刷之类的图案形成方法)、诸如旋涂之类的涂敷法、浸渍法、分散器法等。
作为衬底100，可以使用玻璃衬底、石英衬底。另外，也可以使用能够耐受本实施方式的处理温度的耐热塑料衬底，或者也可以使用诸如膜之类的柔性衬底。作为塑料衬底，可以使用由PET(聚对苯二甲酸乙二酯)、PEN(聚萘二甲酸乙二醇酯)、PES(聚醚砜)构成的衬底，而且作为柔性衬底，可以使用丙烯等的合成树脂。
接着，在绝缘层101上形成半导体膜。使用溅射法、LPCVD法、或等离子体CVD法等方法形成25至200nm(优选为30至150nm)厚的半导体膜，即可。
在本实施方式中，在绝缘层101上形成非晶半导体膜，并将非晶半导体膜激光结晶化，以形成作为结晶半导体膜的半导体膜102(参照图7A)。
对于这样所获得的半导体膜，为了控制薄膜晶体管的阈值电压，选择性地掺杂微量的杂质元素(硼或磷)。该杂质元素的掺杂也可以对晶化步骤之前的非晶半导体膜进行。若在非晶半导体膜的状态下掺杂杂质元素，则还可以通过其后进行的用于晶化的加热处理来激活杂质。此外，还可以改善掺杂时产生的缺陷等。
使用掩模将半导体膜102加工为所希望的形状。在本实施方式中，在去除形成在半导体膜102上的氧化膜之后，重新形成氧化膜。然后，制造光掩模，并进行采用光刻法的加工处理，以形成半导体层158、半导体层159、半导体层105及半导体层106(参照图7B)。
形成与半导体层158、159、105及106的侧面接触的绝缘层107a至107h(参照图7C)。通过形成与半导体层158、159、105及106的侧面接触的绝缘层107a至107h，可以提高在半导体层158、159、105及106的端部中的栅极绝缘层的覆盖度。因此，可以防止由在半导体层158、159、105及106的端部中的栅极绝缘层的覆盖不良引起的缺陷如半导体层和栅电极层的短路、泄漏电流的产生、以及静电击穿等。
绝缘层107a至107h通过如下方法而形成：在形成半导体层158、159、105及106之后，堆积氧化硅膜或氮化硅膜，并通过进行各向异性蚀刻而加工，可以以自对准方式形成绝缘层107a至107h。
绝缘层107a至107h也可以通过对半导体层158、159、105及106的端部进行氧化处理选择性地进行绝缘化而形成。可以通过在包含氧的环境下的等离子体处理进行氧化处理。另外，也可以使用水溶液对表面进行氧化处理(也称为湿氧化)。也可以首先在进行等离子体处理之前将卤素如氟或氯等引入到半导体层的端部，再进行等离子体处理。通过添加卤素，由于氧化速度高所以优先地进行氧化，可以在半导体层的端部中形成膜厚度厚的绝缘层。
通过使用栅极绝缘层充分地覆盖半导体层158、159、105及106的端部，优选地是通过增加与半导体层158、159、105及106的侧面接触的区域的膜厚度而可以缓和施加到半导体层158、159、105及106的端部的电场，并可以防止产生泄漏电流等。
另外，优选使绝缘层107a至107h的介电常数比栅极绝缘层108及109小。通过使绝缘层107a至107h的介电常数比栅极绝缘层108及109小，可以缓和在半导体层的端部中，尤其是在半导体层的角部中的电场集中。例如，绝缘层107a至107h可以由相对介电常数为2.5以下的低介电常数材料构成。作为低介电常数材料，可以使用通过CVD法而形成的多孔氧化硅、包含碳或氟的氧化硅等。通过使用低介电常数材料形成绝缘层107a至107h，可以得到与增加膜厚度的情况相同的效果。可以防止过高电场局部地施加到栅极绝缘层，而可以防止栅极绝缘层的绝缘不良。因此，可以高成品率地制造薄膜晶体管，并可以提高完成的半导体装置的可靠性。
形成覆盖半导体层158及159的一部分、半导体层105及106的掩模157。掩模157覆盖存储单元阵列206及驱动电路部204的一部分。使用掩模157将半导体层158及159局部地蚀刻而薄膜化，以在驱动电路部204中形成半导体层103及104。由此，形成在沟道形成区中其膜厚度比存储单元阵列206的半导体层105及106薄的驱动电路部204的半导体层103及104(参照图7C)。进行蚀刻而形成的半导体层103及104具有凹部，该凹部为被薄膜化的区域。
既可通过进行一次的蚀刻步骤将半导体层薄膜化，又可通过进行多次的蚀刻步骤将半导体层薄膜化。而且，既可使用蚀刻气体(或蚀刻溶液)直接蚀刻半导体层，又可对半导体层的表面部分地进行处理而改性来只选择性地去除改性区域。
另一方面，设置于驱动电路部204的半导体层103及104的源区及漏区、以及设置于存储单元阵列206的半导体层105及106的源区、漏区及沟道形成区的膜厚度被设定为比半导体层103及104的沟道形成区厚，即25nm以上100nm以下，优选为50nm以上60nm以下。
在本实施方式中，其特征在于，将被要求高速工作的薄膜晶体管的半导体层的沟道形成区局部地薄膜化(膜厚度为5nm以上30nm以下，优选为10nm以上20nm以下)，而不将源区及漏区的与源电极层及漏电极层连接的区域薄膜化(膜厚度为25nm以上100nm以下，优选为50nm以上60nm以下)。因此，也可以将半导体层的沟道形成区以外的源区及漏区的一部分、可设置在沟道形成区和源区及漏区之间的低浓度杂质区域等薄膜化。
通过将半导体层的沟道形成区薄膜化，可以抑制短沟道效应。另外，也可以降低晶体管的阈值电压，并实现低电压驱动。在半导体层的端部提供倾斜角(锥角)。其角度优选为45度至95度。该倾斜角优选接近垂直，以避免由如下现象引起的负面影响：其特性与半导体层的中央部不同的寄生晶体管形成在半导体层的端部中。
作为蚀刻加工，等离子体蚀刻(干蚀刻)或湿蚀刻都可以采用，但是当处理大面积衬底时，优选采用等离子体蚀刻。作为蚀刻气体，使用诸如CF4、NF3、Cl2、BCl3之类的氟类气体或氯类气体，也可以适当地添加He或Ar等惰性气体。另外，在应用大气压放电的蚀刻加工的情况下，能够进行局部放电加工，因此不需要在衬底的整个表面上形成掩模。
在半导体层105上形成绝缘层110。绝缘层110采用氧化硅、或氧化硅和氮化硅的叠层结构来形成。绝缘层110可以通过使用等离子体CVD法或减压CVD法堆积绝缘层而形成，但是优选通过进行利用等离子体处理的固相氧化或固相氮化而形成。这是因为通过对半导体层(典型地为硅层)进行等离子体处理来使它氧化或氮化而形成的绝缘层很致密且具有高绝缘耐压性和良好的可靠性的缘故。绝缘层110用作向电荷累积层111注入电荷的隧道绝缘层，所以优选为如上所述那样结实的绝缘层。绝缘层110优选以1nm至20nm，更优选以3nm至6nm的厚度形成。
作为通过等离子体处理形成的理想的绝缘层110的一个例子，在氧环境下进行等离子体处理来在半导体层上以3nm至6nm的厚度形成氧化硅层，然后在氮环境下对该氧化硅层的表面进行氮化等离子体处理来形成氮等离子体处理层。具体而言，首先，在氧环境下通过等离子体处理在半导体层上以3nm至6nm的厚度形成氧化硅层。之后，通过在氮环境下接着进行等离子体处理而在氧化硅层的表面或表面附近设置氮浓度高的氮等离子体处理层。表面附近是指从氧化硅层的表面大约有0.5nm至1.5nm的深度的部分。例如，通过在氮环境下进行等离子体处理，得到在从氧化硅层的表面大约有1nm的深度的部分以20至50原子％的比例含有氮的结构。
通过对作为半导体层的典型例子的硅层的表面进行等离子体处理而氧化，可以形成在界面上没有歪斜的致密氧化层。另外，通过对该氧化层进行等离子体处理而氮化，并以氮代替表层部的氧来形成氮化层，可以进一步实现致密化。由此，可以形成绝缘耐压高的绝缘层。
总之，通过采用上述利用等离子体处理的固相氧化处理或固相氮化处理，即使使用耐热温度是700℃以下的玻璃衬底，也可以获得与以950℃至1050℃形成的热氧化膜同等的绝缘层。换句话说，可以形成可靠性高的隧道绝缘层作为非易失性存储元件的隧道绝缘层。
在绝缘层110上形成电荷累积层111。该电荷累积层111可以是单层或多个层的叠层。
电荷累积层111可以是由半导体材料或导电材料的层或颗粒形成的浮栅。作为半导体材料，可以采用硅、硅锗等。在采用硅时，可以采用非晶硅或多晶硅。此外，也可以采用掺杂有磷的多晶硅。作为导电材料，可以采用从钽(Ta)、钛(Ti)、钼(Mo)和钨(W)中选出的元素；以上述元素作为其主要成分的合金；组合了上述元素的合金膜(典型地为Mo-W合金膜或Mo-Ta合金膜)；或者具有导电性的硅膜。在由这些材料构成的导电层下，可以形成有诸如氮化钽、氮化钨、氮化钛或氮化钼之类的氮化物；或者诸如硅化钨、硅化钛或硅化钼之类的硅化物。另外，可以采用由上述半导体材料之间、导电材料之间、或半导体材料及导电材料构成的叠层结构。例如，可以采用硅层及锗层的叠层结构。
或者，可以将电荷累积层111形成为具有能够保持电荷的陷阱的、具有绝缘性的层。作为这种材料的典型例子，可以采用硅化合物或锗化合物。作为硅化合物，可以采用氮化硅、氧氮化硅、添加了氢的氧氮化硅等。作为锗化合物，可以采用氮化锗、添加了氧的氮化锗、添加了氮的氧化锗、添加了氧和氢的氮化锗、添加了氮和氢的氧化锗等。
去除半导体层上的氧化膜，形成栅极绝缘层108及109，该栅极绝缘层108覆盖半导体层103及104、绝缘层107a至107d，而该栅极绝缘层109覆盖半导体层105及106、绝缘层107e至107h、绝缘层110、以及电荷累积层111。栅极绝缘层108及109通过如下步骤形成：通过使用等离子体CVD法或溅射法等形成绝缘膜，并只对驱动电路部204的绝缘膜选择性地蚀刻而薄膜化，来形成膜厚度不相同的栅极绝缘层108及109。通过将栅极绝缘层108薄膜化，发挥在驱动电路部204中以低电压使晶体管高速工作的效果。另一方面，通过在存储单元阵列206中形成膜厚度厚的栅极绝缘层109，可以提高薄膜晶体管及存储元件对高电压的耐性，因此可以提高可靠性。
注意，虽然形成在半导体层105上方的栅极绝缘层109在之后完成的存储元件中用作控制绝缘层，但是形成在半导体层106上的栅极绝缘层109在薄膜晶体管中用作栅极绝缘层，因此在本说明书中，将它称为栅极绝缘层109。
在本发明的半导体装置中，设置于驱动电路部204的薄膜晶体管的栅极绝缘层108的膜厚度为1nm以上10nm以下，优选为5nm左右，即可。另一方面，设置于存储单元阵列206的薄膜晶体管的栅极绝缘层109的膜厚度为50nm以上150nm以下，优选为60nm以上80nm以下。
栅极绝缘层108及109可以采用氧化硅、或氧化硅和氮化硅的叠层结构来形成。栅极绝缘层108及109可以通过使用等离子体CVD法或减压CVD法堆积绝缘膜而形成，或者，优选通过进行利用等离子体处理的固相氧化或固相氮化而形成。这是因为通过对半导体层进行等离子体处理来使它氧化或氮化而形成的栅极绝缘层很致密且具有高绝缘耐压性和良好的可靠性的缘故。
另外，作为栅极绝缘层108及109，也可以使用高介电常数材料。通过使用高介电常数材料作为栅极绝缘层108及109，可以降低栅极泄漏电流。作为高介电常数材料，可以使用二氧化锆、氧化铪、二氧化钛、五氧化钽等。另外，也可以通过进行利用等离子体处理的固相氧化形成氧化硅层。
另外，膜厚度薄的氧化硅膜可以通过如下方法而形成：使用GRTA法、LRTA法等将半导体区域的表面氧化，来形成热氧化膜。为了在低成膜温度下形成栅极泄漏电流小的致密绝缘膜，优选将氩等的稀有气体元素包含在反应气体中，来将它混入所形成的绝缘膜中。
此后，在栅极绝缘层108及109上层叠形成作为栅电极层使用的膜厚为20至100nm的第一导电膜和膜厚为100至400nm的第二导电膜。第一导电膜和第二导电膜可采用诸如溅射法、蒸镀法、CVD法之类的方法形成。第一导电膜和第二导电膜可由选自钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)、钕(Nd)的元素、或者以所述元素为主成分的合金材料或者化合物材料形成。此外，作为第一导电膜和第二导电膜还可以使用掺杂有磷等杂质元素的多晶硅膜为代表的半导体膜或AgPdCu合金。此外，也不限于两层结构，例如，可以为依次层叠作为第一导电膜的膜厚为50nm的钨膜、作为第二导电膜的膜厚为500nm的铝和硅的合金(Al-Si)膜、作为第三导电膜的膜厚为30nm的氮化钛膜形成的三层结构。此外，在为三层结构的情况下，还可以使用氮化钨代替第一导电膜的钨，使用铝和钛的合金膜(Al-Ti)代替第二导电膜的铝和硅的合金(Al-Si)膜，使用钛膜代替第三导电膜的氮化钛膜。此外，还可以为单层结构。在本实施方式中，形成膜厚为30nm的氮化钽作为第一导电膜，形成膜厚为370nm的钨(W)作为第二导电膜。
接下来，使用光刻法形成由抗蚀剂构成的掩模，将第一导电膜和第二导电膜加工为所希望的形状，以形成第一栅电极层112、第一栅电极层113、第一栅电极层114、第二栅电极层116、第二栅电极层117、第二栅电极层118、第一控制栅电极层115、以及第二控制栅电极层119(参照图8B)。通过使用ICP(Inductively Coupled Plasma：感应耦合等离子体)蚀刻法，对蚀刻条件(施加到线圈型电极层的电力量、施加到衬底侧电极层的电力量和衬底侧的电极温度等)进行适当调整，从而可以将第一栅电极层和第二栅电极层蚀刻为具有所希望的锥形形状。此外，还可以根据掩模的形状对锥形形状的角度等进行控制。此外，作为蚀刻用气体，可适当地使用以Cl2、BCl3、SiCl4或CCl4等为代表的氯类气体，以CF4、SF6或NF3等为代表的氟类气体或O2。
本实施方式虽然示出将第一栅电极层及第二栅电极层(第一控制栅电极层、第二控制栅电极层)形成为具有垂直的侧面的例子，但是本发明不局限于此，第一栅电极层及第二栅电极层(第一控制栅电极层、第二控制栅电极层)双方都可以具有锥形形状，或者可以只有某一方栅电极层(第一控制栅电极层、第二控制栅电极层)为锥形形状，而另一方栅电极层通过各向异性蚀刻具有垂直的侧面。锥形角度在层叠的栅电极层之间可以不同或相同。由于形成为锥形形状，在其上层叠的膜的覆盖度提高，并且缺陷减少，因此可靠性提高。
通过在形成栅电极层(及控制栅电极层)时的蚀刻步骤，栅极绝缘层108及109稍微被蚀刻，其厚度有可能变薄(所谓的膜减少)。
在本实施方式中，设置于驱动电路部的薄膜晶体管的沟道长度优选短于设置于存储单元阵列的薄膜晶体管。本实施方式的设置于驱动电路部的薄膜晶体管的沟道长度优选为0.1μm至1μm。而且，设置于存储单元阵列的薄膜晶体管的沟道长度优选为1μm至5μm(更优选为1μm至3μm)。
接下来，形成覆盖半导体层104、105及106的掩模121。以掩模121、第一栅电极层112、以及第二栅电极层116为掩模添加赋予p型的杂质元素120，来形成p型杂质区域122a及122b。在本实施方式中，使用硼(B)作为杂质元素，因此使用乙硼烷(B2H6)作为包含杂质元素的掺杂气体(在掺杂气体中，B2H6用氢(H2)稀释，在该气体中B2H6的比例是15％)，以70sccm的气体流量、180μA/cm的束电流、80kV的加速电压、和2.0×1015ions/cm2的添加剂量来进行掺杂。这里，进行添加，来使p型杂质区域122a及122b以大约1×1020至5×1021atoms/cm3的浓度包含赋予p型的杂质元素。由此，在半导体层103中形成沟道形成区123(参照图8C)。
p型杂质区域122a及122b为高浓度p型杂质区域，它们用作源区及漏区。
然后，形成覆盖半导体层103的掩模125。以掩模125、第一栅电极层113、第一栅电极层114、第二栅电极层117、第二栅电极层118、第一控制栅电极层115、以及第二控制栅电极层119为掩模添加赋予n型的杂质元素124，来形成n型杂质区域126a及126b、n型杂质区域127a及127b、n型杂质区域128a及128b。在本实施方式中，使用磷(P)作为杂质元素。这里，进行添加，来使n型杂质区域126a及126b、n型杂质区域127a及127b、n型杂质区域128a及128b以大约5×1019至5×1020atoms/cm3的浓度包含赋予n型的杂质元素。由此，在半导体层104中形成沟道形成区129，在半导体层105中形成沟道形成区130，并且在半导体层106中形成沟道形成区131(参照图9A)。
n型杂质区域126a及126b、n型杂质区域127a及127b、n型杂质区域128a及128b为高浓度n型杂质区域，它们用作源极及漏极。
通过O2灰化或抗蚀剂剥离液去除掩模125，还除去氧化膜。此后，可以以覆盖栅电极层侧面的方式形成绝缘膜，即侧壁。侧壁可以通过使用等离子体CVD法或减压CVD(LPCVD)法，由具有硅的绝缘膜形成。
为了激活杂质元素，可以进行加热处理、强光照射或激光照射。在激活的同时，可以恢复对于栅极绝缘层的等离子体损害或对于栅极绝缘层和半导体层的界面的等离子体损害。
接着，形成覆盖栅电极层、控制栅电极层及栅极绝缘层的层间绝缘层。在本实施方式中，采用绝缘膜167和绝缘层168的叠层结构(参照图9B)。绝缘膜167及绝缘层168可以使用采用了溅射法或等离子体CVD的氮化硅膜、氮氧化硅膜、氧氮化硅膜或氧化硅膜，也可以使用其他包含硅的绝缘膜的单层或三层以上的叠层结构。
然后，在氮环境下于300至550℃进行1至12小时的热处理，进行使半导体层氢化的步骤。优选在400至500℃下进行。这一步骤是通过作为层间绝缘层的绝缘膜167所含的氢来终止半导体层中的悬空键的步骤。在本实施方式中，在410℃下进行1小时的加热处理。
绝缘膜167和绝缘层168还可以使用选自氮化铝(AlN)、氧氮化铝(AlON)、其中氮的含量多于氧的含量的氮氧化铝(AlNO)、氧化铝、类金刚石碳(DLC)、含氮碳膜(CN)以及含有无机绝缘材料的其它物质的材料来形成。还可以使用硅氧烷树脂。另外，也可以使用有机绝缘材料，作为有机材料可以使用聚酰亚胺、丙烯、聚酰胺、聚酰亚胺酰胺、抗蚀剂或苯并环丁烯、聚硅氮烷。也可以使用通过涂敷法形成的平整度好的涂敷膜。
绝缘膜167和绝缘层168可以使用浸渍法、喷涂法、刮刀法、辊涂法、帘涂法、刮刀涂敷法、CVD法或蒸镀法等来形成。该绝缘膜167和绝缘层168也可以通过液滴喷射法来形成。当使用液滴喷射法时，可以节省材料液体。另外，还可以使用如液滴喷射法那样能够转印或描绘图案的方法，例如印刷法(诸如丝网印刷或胶版印刷之类的图案形成方法)等。
接着，通过使用由抗蚀剂构成的掩模，在绝缘膜167、绝缘层168、栅极绝缘层108及109、绝缘层110中形成达到半导体层的接触孔(开口部)。根据所使用的材料的选择比，可以进行一次或多次的蚀刻。通过进行蚀刻，去除绝缘层168、绝缘膜167、栅极绝缘层108及109、绝缘层110，来形成达到作为源区或漏区的p型杂质区域122a及122b、n型杂质区域126a、126b、127a、127b、128a及128b的开口部。蚀刻可以采用湿蚀刻及干蚀刻中的单方或双方。作为湿蚀刻的蚀刻剂，优选使用诸如包含氟化氢铵和氟化铵的混合溶液之类的氢氟酸类溶液。作为蚀刻用气体，可适当地使用以Cl2、BCl3、SiCl4或CCl4等为代表的氯类气体，以CF4、SF6或NF3等为代表的氟类气体或O2。也可以将惰性气体添加到所使用的蚀刻用气体。作为所添加的惰性气体，可以使用选自He、Ne、Ar、Kr、Xe的一种或多种元素。
覆盖开口部地形成导电膜，并通过蚀刻导电膜形成与各源区或漏区的一部分分别电连接的源电极层或漏电极层，即布线层169a、169b、170a、170b、171a、171b、172a及172b。布线层可以通过在使用PVD法、CVD法、蒸镀法等形成导电膜之后将它蚀刻为所希望的形状而形成。也可以通过使用液滴喷射法、印刷法、电镀法等在预定的部分上选择性地形成导电层。另外，还可以采用回流方法或镶嵌方法。源电极层或漏电极层由诸如Ag、Au、Cu、Ni、Pt、Pd、Ir、Rh、W、Al、Ta、Mo、Cd、Zn、Fe、Ti、Zr、Ba之类的金属、Si、Ge、其合金或其氮化物材料构成。也可以采用它们的叠层结构。在本实施方式中，形成厚度为60nm的钛(Ti)膜、厚度为40nm的氮化钛膜、厚度为700nm的铝膜、厚度为200nm的钛(Ti)膜来形成叠层结构，并将它们加工成所希望的形状。
通过上述步骤，可以制造具有如下薄膜晶体管的半导体装置(参照图9C)：在驱动电路部204中形成有作为具有p型杂质区域的p沟道型薄膜晶体管的薄膜晶体管173、作为具有n型杂质区域的n沟道型薄膜晶体管的薄膜晶体管174，并在存储单元阵列206中形成有具有n型杂质区域的存储元件175、以及作为具有n型杂质区域的n沟道型薄膜晶体管的薄膜晶体管176。
在本实施方式中，由于薄膜晶体管173及174只对沟道形成区123及129局部地进行薄膜化，所以作为源区或漏区的p型杂质区域122a及122b、n型杂质区域126a及126b的与作为源电极层及漏电极层的布线层169a、169b、170a及170b接触的区域不被薄膜化，其膜厚度厚于沟道形成区123及129。因此，当形成暴露源区及漏区的开口(接触孔)时，可以防止位于开口附近的半导体层被去除而消失，并且可以防止(半导体层和布线层之间的)接触电阻的增大。其结果，可以在制造步骤中防止成品率的降低，并可以实现完成的半导体装置的高性能化。
在本实施方式的半导体装置中，其特征在于，在驱动电路部204及存储单元阵列206分别设置有薄膜晶体管173、174、存储元件175以及薄膜晶体管176，该设置于驱动电路部的薄膜晶体管173及174的半导体层103及104的沟道形成区的膜厚度薄于设置于存储单元阵列的存储元件175及薄膜晶体管176的半导体层105及106的沟道形成区的膜厚度。再者，设置于驱动电路部204的薄膜晶体管173及174的半导体层103及104对沟道形成区123及129局部地进行薄膜化，而不将源区及漏区的与源电极层及漏电极层接触的区域薄膜化，因此该区域的膜厚度厚于沟道形成区。
另外，设置于驱动电路部的薄膜晶体管173及174的栅极绝缘层的膜厚度也可以如本实施方式那样薄于设置于存储单元阵列的存储元件175及薄膜晶体管176的栅极绝缘层。
在本实施方式的半导体装置中，设置于驱动电路部的薄膜晶体管173及174的半导体层的膜厚度为5nm以上30nm以下，优选为10nm以上20nm以下，即可。另一方面，设置于存储单元阵列的存储元件175及薄膜晶体管176的半导体层的膜厚度为25nm以上100nm以下，优选为50nm以上60nm以下，即可。
在本实施方式的半导体装置中，设置于驱动电路部的薄膜晶体管173及174的半导体层的沟道形成区的膜厚度为5nm以上30nm以下，优选为10nm以上20nm以下，即可。另一方面，设置于驱动电路部的薄膜晶体管173及174的半导体层的源区及漏区、以及设置于存储单元阵列的薄膜晶体管176及存储元件175的半导体层(源区、漏区、及沟道形成区)的膜厚度为25nm以上100nm以下，优选为50nm以上60nm以下，即可。
在本实施方式中，将设置于被要求高速工作的驱动电路部204的薄膜晶体管173及174的半导体层103及104的沟道形成区局部地薄膜化(膜厚度为5nm以上30nm以下，优选为10nm以上20nm以下)，而不将源区及漏区的与源电极层及漏电极层连接的区域薄膜化(膜厚度为25nm以上100nm以下，优选为50nm以上60nm以下)。
在本发明的半导体装置中，设置于驱动电路部的薄膜晶体管173及174的栅极绝缘层的膜厚度为1nm以上10nm以下，优选为5nm左右，即可。另一方面，设置于存储单元阵列的存储元件175及薄膜晶体管176的栅极绝缘层的膜厚度为50nm以上150nm以下，优选为60nm以上80nm以下。
在沟道形成区的膜厚度厚且沟道长度短的情况下，因为源极和漏极之间的电场的影响，所以在栅极电压为阈值电压以下的亚阈值区域中，电流流在沟道形成区的下一侧。因而，亚阈值上升，而且阈值电压降低。通过减少沟道形成区的膜厚度，电流流在沟道形成区的下一侧的通路被遮挡，而可以抑制泄漏电流。因此，可以抑制亚阈值的上升，并可以抑制阈值电压的降低。因此，通过减少沟道形成区的膜厚度，可以抑制在沟道长度短的区域中的阈值电压的负偏移，并且可以制造亚阈值小的薄膜晶体管。由于亚阈值小，所以可以抑制当栅极电压为OV时的流过源极和漏极之间的电流，并可以将阈值电压设定为低电压。
通过将驱动电路部中的半导体层的沟道形成区薄膜化，可以起到将整个沟道形成区耗尽层化的作用，而可以抑制短沟道效应。另外，可以降低薄膜晶体管的阈值电压。因此，在设置于驱动电路部的薄膜晶体管中，可以实现微细化及高性能化。由此，可以进行半导体装置的低电压驱动，而可以实现低耗电量化。另外，通过将半导体层(或者，还包括栅极绝缘层)薄膜化，可以实现薄膜晶体管的微细化，因此可以减少驱动电路部及控制电路部的面积，而可以将半导体装置进一步小型化。
在本实施方式中，设置于驱动电路部的薄膜晶体管173及174的沟道长度优选短于设置于存储单元阵列的存储元件175及薄膜晶体管176。本实施方式的设置于驱动电路部的薄膜晶体管173及174的沟道长度优选为0.1μm至1μm。而且，设置于存储单元阵列的存储元件175及薄膜晶体管176的沟道长度优选为1μm至5μm(更优选为1μm至3μm)。
再者，由于被要求高速工作的薄膜晶体管173及174只对沟道形成区局部地进行薄膜化，所以源区及漏区的与作为源电极层及漏电极层的布线层接触的区域不被薄膜化，其膜厚度厚于沟道形成区。因此，当形成暴露源区及漏区的开口(接触孔)时，可以防止位于开口附近的半导体层被去除而消失，并且可以防止(半导体层和布线层之间的)接触电阻的增大。其结果，可以在制造步骤中防止成品率的降低，并可以实现完成的半导体装置的高性能化。
另一方面，设置于存储单元阵列的存储元件175及薄膜晶体管176将半导体层(或者，还包括栅极绝缘层)保持为比驱动电路部厚，而可以实现对驱动电压的高耐压性、以及高可靠性。
因此，本发明的半导体装置可以实现低耗电量及高可靠性。
实施方式5
在本实施方式中，参照附图说明具有存储器的半导体装置的一个例子，该半导体装置是其目的在于实现低耗电量及高可靠性的半导体装置。本实施方式示出在根据实施方式4而制造的半导体装置中将硅化物设置于薄膜晶体管及存储元件的源区及漏区的例子。因此，省略同一部分或具有同样功能的部分的重复说明。
图10A示出正在制造的半导体装置，图10A所示的步骤是实施方式4的图8C所示的半导体装置的制造步骤的后续步骤。在图10A至11C中，在同一衬底上选择性地制造其特性不相同的薄膜晶体管。
形成覆盖半导体层103的掩模751。以掩模751、第一栅电极层113、第一栅电极层114、第二栅电极层117、第二栅电极层118、第一控制栅电极层115、以及第二控制栅电极层119为掩模添加赋予n型的杂质元素750，来形成第一n型杂质区域752a及752b、第一n型杂质区域753a及753b、第一n型杂质区域754a及754b(参照图10A)。这里，进行添加，来使第一n型杂质区域752a及752b、第一n型杂质区域753a及753b、第一n型杂质区域754a及754b以大约1×1017至5×1018atoms/cm3的浓度包含赋予n型的杂质元素。在本实施方式中，使用磷(P)作为赋予n型的杂质元素。
以第一栅电极层112、113及114、第二栅电极层116、117及118、第一控制栅电极层115、以及第二控制栅电极层119为掩模选择性地去除栅极绝缘层108及109、绝缘层110，来形成栅极绝缘层762、763及765、第一绝缘层764、第二绝缘层761。
在第一栅电极层112、113及114、第二栅电极层116、117及118、第一控制栅电极层115、第二控制栅电极层119、栅极绝缘层762、763及765、第一绝缘层764、以及第二绝缘层761的侧面上形成侧壁结构的绝缘层708a至708h(参照图10B)。绝缘层708a至708h可以通过如下步骤形成：在形成覆盖栅电极层及半导体层的绝缘层之后，通过利用RIE(Reactive Ion Etching；反应性离子蚀刻)法的各向异性蚀刻对该绝缘层进行加工，来以自对准方式形成侧壁结构的绝缘层708a至708h。这里，对绝缘层没有特别的限制，优选采用通过使TEOS(Tetra-Ethyl-Ortho-Silicate；四乙氧基硅烷)或硅烷等和氧或氧化亚氮等反应而形成的氧化硅，该氧化硅具有良好台阶覆盖性。绝缘层可以通过热CVD法、等离子体CVD法、常压CVD法、偏压(bias)ECRCVD法、溅射法等而形成。
形成覆盖半导体层103的掩模710。以掩模710、第二栅电极层117及118、第二控制栅电极层119、以及绝缘层708a至708h为掩模添加赋予n型的杂质元素709，以形成第二n型杂质区域711a、711b、712a、712b、717a及717b、第三n型杂质区域713a、713b、714a、714b、718a及718b。在本实施方式中，使用赋予n型的杂质元素，即磷(P)作为赋予一导电类型的杂质元素709。这里，进行添加，来使第二n型杂质区域711a、711b、712a、712b、717a及717b以大约5×1019至5×1020atoms/cm3的浓度包含赋予n型的杂质元素。并且，沟道形成区715、716及719分别形成在半导体层104、105及106中(参照图10C)。
第二n型杂质区域711a、711b、712a、712b、717a及717b是高浓度杂质区域，并用作源极及漏极。另一方面，第三n型杂质区域713a、713b、714a、714b、718a及718b是低浓度杂质区域，并成为LDD(Lightly Doped Drain；轻掺杂漏)区域。其结果，可以制造更高可靠性及更低耗电量的半导体装置。
在半导体层103、104、105及106、绝缘层708a至708h、第二栅电极层116、117及118、第二控制栅电极层119上形成导电膜766(参照图10D)。关于导电膜766的材料，形成包含钛(Ti)、镍(Ni)、钨(W)、钼(Mo)、钴(Co)、锆(Zr)、铪(Hf)、钽(Ta)、钒(V)、钕(Nd)、铬(Cr)、铂(Pt)、钯(Pd)等的膜。这里，通过溅射法形成镍膜。
接着，通过加热处理、GRTA法、LRTA法等使露出的源区及漏区的半导体层中的硅和导电膜766反应，以形成硅化物767a、767b、768a、768b、769a、769b、770a及770b。也可以通过激光照射或利用灯的光照射形成硅化物。然后，去除没有与半导体层反应的导电膜766(参照图11A)。
接下来，形成包含氢的绝缘膜772作为钝化膜。作为该绝缘膜772，使用等离子体CVD法或溅射法形成厚度为100至200nm的包含硅的绝缘膜，即可，可以通过与实施方式1所示的绝缘膜311相同的材料及工艺而形成。
再者，在氮环境下于300至550℃进行1至12小时的热处理，进行使半导体层氢化的步骤。优选在400至500℃下进行。这一步骤是通过绝缘膜772所含的氢来终止半导体层中的悬空键的步骤。
然后，形成作为层间绝缘膜的绝缘层773(参照图11B)。在本发明中，作为用来实现平整化的层间绝缘膜，优选使用耐热性及绝缘性高且平整率高的绝缘膜。绝缘层773可以通过与实施方式1所示的绝缘层319相同的材料及工艺而形成。
通过使用由抗蚀剂构成的掩模，在绝缘膜772及绝缘层773中形成到达半导体层103、104、105及106的接触孔(开口部)。根据所使用的材料的选择比，可以进行一次或多次的蚀刻。通过进行蚀刻，形成达到作为源区或漏区的硅化物767a、767b、768a、768b、769a、769b、770a及770b的开口部。
形成导电膜，并通过蚀刻导电膜形成与硅化物767a、767b、768a、768b、769a、769b、770a及770b分别电连接的源电极层或漏电极层，即布线层774a、774b、775a、775b、776a、776b、777a及777b。布线层774a、774b、775a、775b、776a、776b、777a及777b可以通过在使用PVD法、CVD法、蒸镀法等形成导电膜之后将它蚀刻为所希望的形状而形成。也可以通过使用液滴喷射法、印刷法、电镀法等在预定的部分上选择性地形成导电层。另外，还可以采用回流方法或镶嵌方法。布线层774a、774b、775a、775b、776a、776b、777a及777b由诸如Ag、Au、Cu、Ni、Pt、Pd、Ir、Rh、W、Al、Ta、Mo、Cd、Zn、Fe、Ti、Zr、Ba之类的金属、Si、Ge、其合金或其金属氮化物材料构成。也可以采用它们的叠层结构如Ti/Al/Ti。
这里，示出硅化物767a、767b、768a、768b、769a、769b、770a及770b形成在作为源区及漏区的杂质区域的表面附近的例子，但是也可以将硅化物形成在整个杂质区域或更广的区域中。硅化物可以根据导电膜的厚度或加热条件(温度、时间)而控制。
通过上述步骤，可以制造具有如下薄膜晶体管的半导体装置(参照图11C)：在驱动电路部224中形成有作为具有p型杂质区域的p沟道型薄膜晶体管的薄膜晶体管778、作为具有n型杂质区域的n沟道型薄膜晶体管的薄膜晶体管779，并在存储单元阵列226中形成有具有n型杂质区域的存储元件780、以及作为具有n型杂质区域的n沟道型薄膜晶体管的薄膜晶体管781。再者，薄膜晶体管778、779及781、存储元件780具有硅化物结构，因此可以实现源区及漏区的低电阻化，并可以实现半导体装置的高速化。另外，能够以低电压工作，而可以降低耗电量。
在本实施方式中，由于薄膜晶体管778及779只对沟道形成区局部地进行薄膜化，所以作为源区或漏区的包含硅化物的杂质区域的与作为源电极层及漏电极层的布线层774a、774b、775a及775b接触的区域不被薄膜化，其膜厚度厚于沟道形成区。因此，当形成暴露源区及漏区的开口(接触孔)时，可以防止位于开口附近的半导体层被去除而消失，并且可以防止(半导体层和布线层之间的)接触电阻的增大。其结果，可以在制造步骤中防止成品率的降低，并可以实现完成的半导体装置的高性能化。
在本实施方式的半导体装置中，其特征在于，在驱动电路部224及存储单元阵列226分别设置有薄膜晶体管778、779、存储元件780以及薄膜晶体管781，该设置于驱动电路部的薄膜晶体管778及779的半导体层的膜厚度薄于设置于存储单元阵列的存储元件780及薄膜晶体管781的半导体层的膜厚度。另外，设置于驱动电路部的薄膜晶体管778及779的栅极绝缘层的膜厚度也可以如本实施方式那样薄于设置于存储单元阵列的存储元件780及薄膜晶体管781的栅极绝缘层。
在本实施方式的半导体装置中，设置于驱动电路部的薄膜晶体管778及779的半导体层的膜厚度为5nm以上30nm以下，优选为10nm以上20nm以下，即可。另一方面，设置于存储单元阵列的存储元件780及薄膜晶体管781的半导体层的膜厚度为25nm以上100nm以下，优选为50nm以上60nm以下，即可。
在本实施方式的半导体装置中，其特征在于，在驱动电路部224及存储单元阵列226分别设置有薄膜晶体管778、779、存储元件780以及薄膜晶体管781，该设置于驱动电路部的薄膜晶体管778及779的半导体层的沟道形成区的膜厚度薄于设置于存储单元阵列226的存储元件780及薄膜晶体管781的半导体层的沟道形成区的膜厚度。再者，设置于驱动电路部224的薄膜晶体管778及779的半导体层对沟道形成区局部地进行薄膜化，而不将源区及漏区的与源电极层及漏电极层接触的区域薄膜化，因此该区域的膜厚度厚于沟道形成区。
另外，设置于驱动电路部224的薄膜晶体管778及779的栅极绝缘层的膜厚度也可以如本实施方式那样薄于设置于存储单元阵列的存储元件780及薄膜晶体管781的栅极绝缘层。
在本实施方式的半导体装置中，设置于驱动电路部224的薄膜晶体管778及779的半导体层的膜厚度为5nm以上30nm以下，优选为10nm以上20nm以下，即可。另一方面，设置于存储单元阵列226的存储元件780及薄膜晶体管781的半导体层的膜厚度为25nm以上100nm以下，优选为50nm以上60nm以下，即可。
在本实施方式的半导体装置中，设置于驱动电路部224的薄膜晶体管778及779的半导体层的沟道形成区的膜厚度为5nm以上30nm以下，优选为10nm以上20nm以下，即可。另一方面，设置于驱动电路部224的薄膜晶体管778及779的半导体层的源区及漏区、以及设置于存储单元阵列226的存储元件780及薄膜晶体管781的半导体层(源区、漏区、及沟道形成区)的膜厚度为25nm以上100nm以下，优选为50nm以上60nm以下，即可。
在本实施方式中，将设置于被要求高速工作的驱动电路部224的薄膜晶体管778及779的半导体层的沟道形成区局部地薄膜化(膜厚度为5nm以上30nm以下，优选为10nm以上20nm以下)，而不将源区及漏区的与源电极层及漏电极层连接的区域薄膜化(膜厚度为25nm以上100nm以下，优选为50nm以上60nm以下)。
在本发明的半导体装置中，设置于驱动电路部的薄膜晶体管778及779的栅极绝缘层的膜厚度为1nm以上10nm以下，优选为5nm左右，即可。另一方面，设置于存储单元阵列的存储元件780及薄膜晶体管781的栅极绝缘层的膜厚度为50nm以上150nm以下，优选为60nm以上80nm以下。
在沟道形成区的膜厚度厚且沟道长度短的情况下，因为源极和漏极之间的电场的影响，所以在栅极电压为阈值电压以下的亚阈值区域中，电流流在沟道形成区的下一侧。因而，亚阈值上升，而且阈值电压降低。通过减少沟道形成区的膜厚度，电流流在沟道形成区的下一侧的通路被遮挡，而可以抑制泄漏电流。因此，可以抑制亚阈值的上升，并可以抑制阈值电压的降低。因此，通过减少沟道形成区的膜厚度，可以抑制在沟道长度短的区域中的阈值电压的负偏移，并且可以制造亚阈值小的薄膜晶体管。由于亚阈值小，所以可以抑制当栅极电压为OV时的流过源极和漏极之间的电流，并可以将阈值电压设定为低电压。
通过将驱动电路部中的半导体层的沟道形成区薄膜化，可以起到将整个沟道形成区耗尽层化的作用，而可以抑制短沟道效应。另外，可以降低薄膜晶体管的阈值电压。因此，在设置于驱动电路部的薄膜晶体管中，可以实现微细化及高性能化。由此，可以进行半导体装置的低电压驱动，而可以实现低耗电量化。另外，通过将半导体层(或者，还包括栅极绝缘层)薄膜化，可以实现薄膜晶体管的微细化，因此可以减少驱动电路部及控制电路部的面积，而可以将半导体装置进一步小型化。
在本实施方式中，设置于驱动电路部的薄膜晶体管778及779的沟道长度优选短于设置于存储单元阵列的存储元件780及薄膜晶体管781。本实施方式的设置于驱动电路部的薄膜晶体管778及779的沟道长度优选为0.1μm至1μm。而且，设置于存储单元阵列的存储元件780及薄膜晶体管781的沟道长度优选为1μm至5μm(更优选为1μm至3μm)。
再者，由于被要求高速工作的薄膜晶体管778及779只对沟道形成区局部地进行薄膜化，所以源区及漏区的与作为源电极层及漏电极层的布线层接触的区域不被薄膜化，其膜厚度厚于沟道形成区。因此，当形成暴露源区及漏区的开口(接触孔)时，可以防止位于开口附近的半导体层被去除而消失，并且可以防止(半导体层和布线层之间的)接触电阻的增大。其结果，可以在制造步骤中防止成品率的降低，并可以实现完成的半导体装置的高性能化。
另一方面，设置于存储单元阵列的存储元件780及薄膜晶体管781将半导体层(或者，还包括栅极绝缘层)保持为比驱动电路部厚，而可以实现对驱动电压的高耐压性、以及高可靠性。
因此，本发明的半导体装置可以实现低耗电量及高可靠性。
实施方式6
在本实施方式中，参照附图说明非易失性半导体存储装置的一个例子，该半导体存储装置是其目的在于实现低耗电量及高可靠性的半导体装置。
非易失性存储元件的特征在于，在结构上类似于MOSFET(金属氧化物半导体场效应晶体管)，并在沟道形成区上具有能够以长时间累积电荷的区域。因为这一电荷累积区在绝缘层上形成并与周围的区域绝缘分离，所以它也可称为浮栅电极层。此外，因为浮栅电极层具有累积电荷的功能，所以它也称为电荷累积层。在本说明书中，包括浮栅电极层的该电荷累积区主要称为电荷累积层。在浮栅电极层上，还隔着绝缘层设置有控制栅电极层。
在具有以上结构的所谓的浮栅非易失性半导体存储装置(有时只称为半导体装置)中，进行电荷通过施加到控制栅电极层的电压累积到电荷累积层中并从中释放的动作。即，通过将电荷注入到电荷累积层/从电荷累积层中释放电荷，可存储数据。具体地，电荷向电荷累积层的注入/从电荷累积层的释放可通过在其中形成沟道形成区的半导体层和控制栅电极层之间施加高电压来进行。此时，认为Fowler-Nordheim(F-N)隧道电流(NAND型)或热电子(NOR型)流过沟道形成区上的绝缘层。因此，该绝缘层也称为隧道绝缘层。
存储在位于电荷累积层和控制栅电极层之间的第二绝缘层中的电容、以及存储在位于电荷累积层和半导体层之间的第一绝缘层中的电容可以根据半导体层、电荷累积层、控制栅电极层的大小的组合而控制。因此，还可以控制所施加的电压值。
作为用于将电子注入到电荷累积层的方法，有利用热电子的方法或利用F-N隧道电流的方法。在利用热电子的情况下，将正电压施加到控制栅电极层并将高电压施加到漏极以生成热电子。因此，可将热电子注入到电荷累积层中。在利用F-N隧道电流的情况下，将正电压施加到控制栅电极层使得电子通过F-N隧道电流从半导体层注入到电荷累积层中。
作为利用本发明的半导体装置的一个例子，可给出具有非易失性存储元件的各种非易失性半导体存储装置。图12示出非易失性存储单元阵列的等效电路的一个例子。存储1位信息的存储单元MS01包括选择晶体管S01和非易失性存储元件M01。选择晶体管S01串联连接在位线BL0和非易失性存储元件M01之间，而选择晶体管S01的栅极连接到字线WL1。非易失性存储元件M01的栅极连接到字线WL11。当将数据写入到非易失性存储元件M01时，将字线WL1和位线BL0设定为H电平，将BL1设定为L电平，并将高电压施加到字线WL11，使得电荷如以上所述地累积在电荷累积层中。当擦除数据时，将字线WL1和位线BL0设定为H电平，并将负的高电压施加到字线WL11，即可。
在该存储单元MS01中，通过使用半导体层30及32分别形成选择晶体管S01和非易失性存储元件M01，可以防止与其它选择晶体管或非易失性存储元件的相互干扰。此外，因为包含在存储单元MS01中的选择晶体管S01和非易失性存储元件M01都是n沟道型，所以当这双方由一个半导体层构成时，可省略用于连接这两个元件的布线。
图13示出将非易失性存储元件直接连接到位线的NOR型的等效电路。在这种存储单元阵列中，字线WL和位线BL被设置成互相交叉，且非易失性存储元件被设置在每一个交叉部分中。在NOR型中，各个非易失性存储元件的漏极连接到位线BL，而非易失性存储元件的源极共同连接到源线SL。
此外，当将多个非易失性存储元件(例如图13所示的M01到M23)视为一个块，且这些非易失性存储元件由半导体层构成时，擦除工作可以以块为单位来进行。
例如，NOR型的工作如下：当写入数据时，将源线SL设定为0V，将高电压施加到为写入数据而被选择的字线WL，并将对应于数据“0”或“1”的电位施加到位线BL。例如，将对应于“0”的H电平电位或对应于“1”的L电平电位施加到位线BL。在为写入数据“0”而被施加H电平的非易失性存储元件中，热电子在漏极附近生成而被注入到电荷累积层中。在写入数据“1”时，这种电子注入不发生。
在赋予数据“0”的存储单元中，由于漏极和源极之间的强横向电场而在漏极附近生成的热电子被注入到电荷累积层中。像这样，阈值电压随着电子被注入到电荷累积层中而上升的状态为“0”。当赋予数据“1”时，不生成热电子，电子不注入到电荷累积层，因而保持阈值电压低的状态，即擦除状态。
当擦除数据时，将约10V的正电压施加到源线SL，并将位线BL设定为浮置状态。并且，通过将负的高电压施加到字线WL(将负的高电压施加到控制栅极)，从电荷累积层中释放电子。因此，得到数据“1”，即擦除状态。
数据读出通过以下步骤进行：将源线SL设定为0V，将位线BL设定为约0.8V，并将设定为数据“0”和“1”的阈值的中间值的读出电压施加到被选择的字线WL，并利用与位线BL连接的读出放大器来判断是否有非易失性存储元件的电流引入。
图14示出NAND型存储单元阵列的等效电路。位线BL与将多个非易失性存储元件串联连接的NAND单元NS1连接。多个NAND单元形成一个块BLK。图14所示的块BLK1具有32条字线(字线WL0到WL31)。在块BLK1中，位于同一行的非易失性存储元件共同连接到对应该行的字线上。
在此情况下，因为选择晶体管S1和S2以及非易失性存储元件M0到M31串联连接，所以它们可通过利用一个半导体层34来一起形成。因此，可省略用于连接非易失性存储元件的布线，而可提高集成度。此外，与邻接的NAND单元的隔离可容易地进行。还可以分离地形成选择晶体管S1和S2的半导体层36、以及NAND单元的半导体层38。当进行从非易失性存储元件M0到M31的电荷累积层中释放电荷的擦除工作时，该擦除工作可以以该NAND单元为单位来进行。此外，也可通过使用一个半导体层40来形成共同连接到一条字线的非易失性存储元件(例如，M30的一行)。
在将NAND单元NS1设定为擦除状态，即NAND单元NS1中的每个非易失性存储元件的阈值为负电压的状态后进行写入工作。从源线SL一侧的存储元件M0顺序地进行写入。下面，以对存储元件M0的写入为例子进行简单说明。
图23A示出写入“0”的情况。通过将例如Vcc(电源电压)施加到选择栅极线SG2来使选择晶体管S2导通，并将位线BL设定为0V(接地电压)。通过将选择栅极线SG1设定为0V来使选择晶体管S1截止。接着，将存储元件M0的字线WL0设定为高电压Vpgm(约20V)，并将其它字线设定为中间电压Vpass(约10V)。因为位线BL的电压是0V，所以被选择的存储元件M0的沟道形成区的电位也是0V。字线WL0和沟道形成区之间有大的电位差，因此，由于如上所述的F-N隧道电流，电子被注入到存储元件M0的电荷累积层中。由此，存储元件M0的阈值电压具有正值(写入“0”的状态)。
另一方面，在写入“1”的情况下，如图23B所示将位线BL设定为例如Vcc(电源电压)。因为选择栅极线SG2的电压为Vcc，所以当与选择晶体管S2的阈值电压Vth相比，Vcc变低(Vth＞Vcc)时选择晶体管S2截止。因此，存储元件M0的沟道形成区成为浮置状态。接着，当将高电压Vpgm(20V)施加到字线WL0并将中间电压Vpass(10V)施加到其它字线时，沟道形成区的电压通过各字线和沟道形成区的电容耦合而从Vcc-Vth上升到例如8V左右。因为沟道形成区的电压升压到高电压，所以与写入“0”的情况不同，字线WL0和沟道形成区之间有小的电位差。因此，电子不通过F-N隧道电流注入到存储元件M0的电荷累积层。因此，存储元件M0的阈值保持为负值(写入“1”的状态)。
在进行擦除工作的情况下，如图24A所示，将负的高电压(Vers)施加到被选择的块内的所有字线。使位线BL和源线SL成为浮置状态。由此，在块内的所有存储元件中，电荷累积层中的电子通过隧道电流释放到半导体层。其结果，这些存储元件的阈值电压在负方向上偏移。
在图24B所示的读出工作中，将被选择读出的存储元件M0的字线WL0设定为电压Vr(例如，0V)，并将未选择的存储元件的字线WL1到WL31以及选择栅极线SG1和SG2设定为略高于电源电压的读出用中间电压Vread。即，如图13所示，除选择存储元件外的其它存储元件用作转移晶体管(transfer transistor)。由此，检测是否有电流流过被选择读出的存储元件M0。即，当存储在存储元件M0中的数据是“0”时，存储元件M0截止，因此位线BL不放电。另一方面，当存储在存储元件M0中的数据是“1”时，存储元件M0导通，因此位线BL放电。
图17示出非易失性半导体存储装置的电路框图的一个例子。在该非易失性半导体存储装置中，存储单元阵列52和外围电路54在同一衬底上形成。存储单元阵列52具有图12、13或14所示的结构。外围电路54具有以下的结构。
用于选择字线的行解码器62和用于选择位线的列解码器64被设置在存储单元阵列52的周围。将地址通过地址缓冲器56传送到控制电路58，并将内部行地址信号和内部列地址信号分别传送到行解码器62和列解码器64。
为了写入或擦除数据，采用通过使电源电位升压而获得的电位。因此，设置有通过控制电路58根据工作模式而控制的升压电路60。将升压电路60的输出通过行解码器62或列解码器64提供给字线WL或位线BL。将从列解码器64输出的数据输入到读出放大器66。由读出放大器66读出的数据被保持在数据缓冲器68中，该数据通过控制电路58的控制而被随机地访问，并且通过数据输入/输出缓冲器70输出。另外，写入数据通过数据输入/输出缓冲器70暂时保持在数据缓冲器68中，而且通过控制电路58的控制传送到列解码器64。
由此，在该非易失性半导体存储装置中，存储单元阵列52需要使用不同于电源电位的电位。因此，优选的是至少存储单元阵列52和外围电路54之间互相电绝缘分离。
在本实施方式的半导体装置中，形成在同一衬底上的多个薄膜晶体管根据所形成的电路(或薄膜晶体管的各作用)需要互不相同的功能。通过应用本发明，可以根据所需要的功能有差异地设定薄膜晶体管的薄膜的膜厚度而控制薄膜晶体管的特性。
在本实施方式的半导体装置中，其特征在于，存储单元阵列52、升压电路60、作为驱动电路部的行解码器62和列解码器64、以及作为进行数据写入及数据读出的控制电路的控制电路58分别具有薄膜晶体管，其中设置于行解码器62、列解码器64及控制电路58的薄膜晶体管的半导体层的沟道形成区的膜厚度薄于设置于存储单元阵列52及升压电路60的薄膜晶体管的半导体层的沟道形成区的膜厚度。另外，设置于行解码器62、列解码器64及控制电路58的薄膜晶体管的栅极绝缘层的膜厚度也可以薄于设置于存储单元阵列52及升压电路60的薄膜晶体管的栅极绝缘层。
在本实施方式的半导体装置中，存储单元阵列52、升压电路60、作为驱动电路部的行解码器62和列解码器64、以及作为进行数据写入及数据读出的控制电路的控制电路58分别具有薄膜晶体管。通过将设置于行解码器62、列解码器64及控制电路58的薄膜晶体管的半导体层的沟道形成区局部地薄膜化，使设置于行解码器62、列解码器64及控制电路58的薄膜晶体管的沟道形成区的膜厚度薄于设置于存储单元阵列52及升压电路60的薄膜晶体管的半导体层的沟道形成区。由于设置于被要求高速工作的行解码器62、列解码器64及控制电路58的薄膜晶体管只对沟道形成区局部地进行薄膜化，所以源区及漏区的与源电极层及漏电极层接触的区域不被薄膜化，其膜厚度厚于沟道形成区。至于栅极绝缘层，被要求高速工作的薄膜晶体管的栅极绝缘层的膜厚度优选薄于设置于被要求对电压的高耐压性的存储单元阵列52及升压电路60的薄膜晶体管的栅极绝缘层。
在本实施方式的半导体装置中，设置于行解码器62、列解码器64及控制电路58的薄膜晶体管的半导体层的沟道形成区的膜厚度为5nm以上30nm以下，优选为10nm以上20nm以下，即可。另一方面，设置于行解码器62、列解码器64及控制电路58的薄膜晶体管的半导体层的源区及漏区、以及设置于存储单元阵列52及升压电路60的薄膜晶体管的半导体层(源区、漏区、及沟道形成区)的膜厚度为25nm以上100nm以下，优选为50nm以上60nm以下，即可。
在本实施方式中，将设置于行解码器62、列解码器64及控制电路58的薄膜晶体管的半导体层的沟道形成区局部地薄膜化(膜厚度为5nm以上30nm以下，优选为10nm以上20nm以下)，而不将源区及漏区的与源电极层及漏电极层连接的区域薄膜化(膜厚度为25nm以上100nm以下，优选为50nm以上60nm以下)。因此，也可以将半导体层的沟道形成区以外的源区及漏区的一部分、可设置在沟道形成区和源区及漏区之间的低浓度杂质区域等薄膜化。
在本发明的半导体装置中，设置于行解码器62、列解码器64及控制电路58的薄膜晶体管的栅极绝缘层的膜厚度为1nm以上10nm以下，优选为5nm左右，即可。另一方面，设置于存储单元阵列52及升压电路60的薄膜晶体管的栅极绝缘层的膜厚度为50nm以上150nm以下，优选为60nm以上80nm以下。
在沟道形成区的膜厚度厚且沟道长度短的情况下，因为源极和漏极之间的电场的影响，所以在栅极电压为阈值电压以下的亚阈值区域中，电流流在沟道形成区的下一侧。因而，亚阈值上升，而且阈值电压降低。通过减少沟道形成区的膜厚度，电流流在沟道形成区的下一侧的通路被遮挡，而可以抑制泄漏电流。因此，可以抑制亚阈值的上升，并可以抑制阈值电压的降低。因此，通过减少沟道形成区的膜厚度，可以抑制在沟道长度短的区域中的阈值电压的负偏移，并且可以制造亚阈值小的薄膜晶体管。由于亚阈值小，所以可以抑制当栅极电压为OV时的流过源极和漏极之间的电流，并可以将阈值电压设定为低电压。
通过将行解码器62、列解码器64及控制电路58的半导体层的沟道形成区薄膜化，可以起到将整个沟道形成区耗尽层化的作用，而可以抑制短沟道效应。另外，可以降低薄膜晶体管的阈值电压。因此，在设置于驱动电路部及控制电路部等的薄膜晶体管中，可以实现微细化及高性能化。由此，可以进行半导体装置的低电压驱动，而可以实现低耗电量化。另外，通过将半导体层(或者，还包括栅极绝缘层)薄膜化，可以实现薄膜晶体管的微细化，因此可以减少驱动电路部及控制电路部的面积，而可以将半导体装置进一步小型化。
在本实施方式中，设置于驱动电路部及控制电路部的薄膜晶体管的沟道长度优选短于设置于存储单元阵列的薄膜晶体管。本实施方式的设置于驱动电路部及控制电路部的薄膜晶体管的沟道长度优选为0.1μm至1μm。而且，设置于存储单元阵列的薄膜晶体管的沟道长度优选为1μm至5μm(更优选为1μm至3μm)。
再者，由于设置于驱动电路部及控制电路部的薄膜晶体管只对沟道形成区局部地进行薄膜化，所以源区及漏区的与作为源电极层及漏电极层的布线层接触的区域不被薄膜化，其膜厚度厚于沟道形成区。因此，当形成暴露源区及漏区的开口(接触孔)时，可以防止位于开口附近的半导体层被去除而消失，并且可以防止(半导体层和布线层之间的)接触电阻的增大。其结果，可以在制造步骤中防止成品率的降低，并可以实现完成的半导体装置的高性能化。
另一方面，设置于存储单元部及升压电路的薄膜晶体管将半导体层(或者，还包括栅极绝缘层)保持为比驱动电路部及控制电路部厚，而可以实现对驱动电压的高耐压性、以及高可靠性。
因此，本发明的半导体装置可以实现低耗电量及高可靠性。
实施方式7
在本实施方式中，示出在实施方式1至6所示的半导体装置中将杂质元素添加到半导体层的方法不同的例子。因此，省略同一部分或具有同样功能的部分的重复说明。下面，参照图16A至16D说明本实施方式的半导体装置的制造步骤。
在衬底400上，形成绝缘层401作为基底膜(参照图16A)。
作为具有绝缘表面的衬底400，可以使用玻璃衬底、石英衬底、蓝宝石衬底、陶瓷衬底、在表面上形成有绝缘层的金属衬底等。另外，也可以使用能够耐受本实施方式的处理温度的耐热塑料衬底，或者也可以使用诸如膜之类的柔性衬底。作为塑料衬底，可以使用由PET(聚对苯二甲酸乙二酯)、PEN(聚萘二甲酸乙二醇酯)、PES(聚醚砜)构成的衬底，而且作为柔性衬底，可以使用丙烯等的合成树脂。
作为绝缘层401，可以使用氧化硅、氮化硅、氧氮化硅或氮氧化硅等，并可采用单层结构或两层等的叠层结构。
另外，绝缘层401还可以使用选自氮化铝、其中氧的含量多于氮的含量的氧氮化铝、其中氮的含量多于氧的含量的氮氧化铝、氧化铝、类金刚石碳(DLC)、含氮碳、聚硅氮烷以及含有无机绝缘材料的其它物质的材料来形成。还可以使用含有硅氧烷的材料。
绝缘层401可以通过溅射法、PVD(物理气相沉积)法、诸如减压CVD法(LPCVD法)或等离子体CVD法之类的CVD(化学气相沉积)法、能够选择性地形成图案的液滴喷射法、能够转印或描绘图案的印刷法(诸如丝网印刷或胶版印刷之类的图案形成方法)、诸如旋涂之类的涂敷法、浸渍法、分散器法等来形成。
薄膜晶体管是当某个特定的电压(称为阈值或阈值电压)被施加到栅电极时导通而当该特定的电压以下的电压被施加到栅电极时截止的开关元件。因此，为了使电路准确地工作，精密地控制阈值电压是非常重要的。
但是，TFT的阈值电压因为如下各种不确定的原因而有时会向负侧或正侧移动(偏移)：由污染导致的可动离子的影响；TFT的栅极周围的功函数差异或界面电荷的影响；等等。
作为解决上述问题的方法而提出的技术中，有沟道掺杂方法。沟道掺杂方法是如下技术：将赋予一导电类型的杂质元素(典型地为P、As、B等)至少添加到TFT的沟道形成区，来故意偏移阈值电压而控制。
通过向绝缘层401添加赋予p型的杂质元素402作为赋予一导电类型的杂质元素，形成作为p型杂质区域的绝缘层403(参照图16B)。
杂质元素402可以通过离子注入法或离子掺杂法而引入(添加)。杂质元素402是赋予p型的杂质元素，可以使用硼(B)、砷(As)等。在使用掺杂法添加杂质元素402的情况下，其剂量为大约1×1013atoms/cm2，即可。
在作为p型杂质区域的绝缘层403上形成半导体膜404(参照图16C)。在本实施方式中，形成非晶半导体膜作为半导体膜404。作为半导体膜材料，优选使用硅，除了硅以外还可以使用硅锗半导体，可以通过溅射法、等离子体CVD法或减压CVD法而形成。
对绝缘层403及半导体膜404进行加热处理，以使半导体膜404结晶化。在本实施方式中，将激光405照射到绝缘层403及半导体膜404来进行结晶化。通过该激光照射处理，包含在绝缘层403中的赋予p型的杂质元素扩散到半导体膜404，因此该绝缘层403成为赋予p型的杂质元素的浓度比绝缘层403低的绝缘层406，并且半导体膜404成为包含赋予p型的杂质元素且具有结晶性的半导体膜407(参照图16D)。
只要将包含在半导体膜407中的赋予p型的杂质元素的浓度设定为大约5×1015atoms/cm3至1×1016atoms/cm3，即可。该杂质元素的添加是为了控制晶体管的阈值电压而进行的，该杂质元素添加到沟道形成区而发挥有效的作用。
像这样，通过将杂质元素添加到作为基底膜的绝缘层并进行加热处理将杂质元素间接添加到半导体膜，而不将杂质元素通过掺杂等直接添加到半导体膜，可以防止在掺杂时发生的缺陷等，并不影响到半导体膜的结晶性。再者，通过进行其目的在于结晶化的加热处理，还可以实现杂质元素的激活。
通过将如上所述那样得到的结晶半导体膜407加工为所希望的形状，可以用作实施方式1至6中的半导体装置的半导体层。
在本发明的半导体装置中，也可以根据所需要的薄膜晶体管特性选择性地进行沟道掺杂。例如，在存储元件部、以及驱动存储元件的驱动电路部中，可以有差异地设定沟道掺杂到存储元件部的薄膜晶体管的沟道形成区的杂质元素的浓度、以及沟道掺杂到驱动电路部的薄膜晶体管的沟道形成区的杂质元素的浓度。在采用NOR型存储元件部的情况下，通过以其浓度高于驱动电路部的条件将硼等沟道掺杂到存储元件部，可以控制使存储元件部的薄膜晶体管常通(normallyon)，等等。
在如本实施方式那样首先将杂质元素添加到作为形成在半导体膜下的基底膜的绝缘层再通过加热处理将杂质元素添加到半导体膜的情况下，将杂质元素以所希望的浓度选择性地添加到作为基底膜的绝缘层，即可。当然，也可以在形成半导体膜之后将杂质元素以所希望的浓度直接且选择性地添加到半导体膜。
因此，本发明的半导体装置可以实现低耗电量及高可靠性。
实施方式8
在本实施方式中，示出在实施方式1至7所示的半导体装置中将半导体层蚀刻成不同形状的例子。因此，省略同一部分或具有同样功能的部分的重复说明。下面，参照图25至27D说明本实施方式的半导体装置的制造步骤。
在本实施方式中，示出只有半导体层的与布线层如源电极层或漏电极层等接触的区域选择性地不被薄膜化而将包括沟道形成区的其他区域局部地薄膜化的例子。
图25对应于实施方式1，并且图25对应于图1。
在图25中，在设置于被要求高速工作的驱动电路和控制区域等的薄膜晶体管501中，半导体层502的沟道形成区局部地被薄膜化，而且用作源区或漏区的杂质区域503a及503b的半导体层端部也被薄膜化。因此，只有半导体层502的与源电极层或漏电极层505a及505b连接的杂质区域503a及503b部分(包括其附近)选择性地不被薄膜化，其膜厚度厚于沟道形成区等的其他区域。注意，504a及504b表示具有侧壁结构的绝缘层。
图26A和26B对应于实施方式3，并且图26A对应于图6A。
在图26A中，在设置于被要求高速工作的驱动电路和控制区域等的薄膜晶体管511中，半导体层512的沟道形成区局部地被薄膜化，而且用作源区及漏区的包含硅化物的杂质区域513a及513b的半导体层端部也被薄膜化。因此，只有半导体层512的与源电极层或漏电极层515a及515b连接的杂质区域513a及513b部分(包括其附近)选择性地不被薄膜化，其膜厚度厚于沟道形成区等的其他区域。注意，514a及514b表示具有侧壁结构的绝缘层。
图26B也对应于实施方式3，并且图26B对应于图6B。
在图26B中，在设置于被要求高速工作的驱动电路和控制区域等的薄膜晶体管521中，半导体层522的沟道形成区局部地被薄膜化，而且用作源区及漏区的包含硅化物的杂质区域523a及523b的半导体层端部也被薄膜化。因此，只有半导体层522的与源电极层或漏电极层525a及525b连接的杂质区域523a及523b部分(包括其附近)选择性地不被薄膜化，其膜厚度厚于沟道形成区等的其他区域。注意，524a及524b表示具有侧壁结构的绝缘层。
硅化物既可以形成在作为源区及漏区的杂质区域表面上，又可以形成在用作源区及漏区的整个杂质区域中。硅化物可以根据导电膜的厚度或加热条件(温度、时间)而控制。图26B示出将硅化物形成为更厚的膜而使硅化物区域到达作为基底膜的绝缘层的例子。在图26B中，硅化物反映半导体层的形状，只在被形成源电极层及漏电极层的部分的半导体层的源区及漏区中，在硅化物下残留不是硅化物的半导体层的杂质区域。
在采用本实施方式的图25、图26A及26B所示的半导体层的形状的情况下，被要求高速工作的薄膜晶体管和被要求对高电压的耐性的薄膜晶体管根据半导体层的形状而具有互不相同的覆盖半导体层的侧面的侧壁绝缘层。图27A至27D示出具有图25、图26A及26B所示的形状的半导体层的制造方法。
图27A至27D示出一种半导体装置的制造方法，该半导体装置在具有绝缘表面的衬底550上形成有被要求高速工作的薄膜晶体管和被要求对高电压的耐性的薄膜晶体管。
在衬底550上形成绝缘层551作为基底膜，然后与实施方式1的图2C同样地形成半导体层552、553、以及覆盖半导体层的侧面的绝缘层554a至554d(参照图27A)。
形成覆盖半导体层553的掩模555，并蚀刻覆盖半导体层552的侧面的绝缘层554a及554b，以形成被薄膜化了的绝缘层557a及557b(参照图27B)。在此情况下，在半导体层552、绝缘层554a及554b能够得到选择比的条件下进行蚀刻。在半导体层552、绝缘层554a及554b不能得到充分的蚀刻选择比的情况下，优选还在半导体层552上设置掩模。
去除掩模555，并形成覆盖半导体层553的掩模556。也可以不去除掩模555来将它直接用作掩模556。而且，形成选择性地覆盖半导体层552的掩模558a及558b(参照图27C)。掩模558a及558b覆盖半导体层552的不被薄膜化的区域，即为了与源电极层及漏电极层电连接而形成的区域。通过使用掩模558a及558b，将半导体层552选择性地薄膜化，以形成半导体层559(参照图27D)。在此情况下，在半导体层552、绝缘层557a及557b能够得到选择比的条件下进行蚀刻。在半导体层552、绝缘层557a及557b不能得到充分的蚀刻选择比的情况下，优选还在绝缘层557a及557b上设置掩模。
在本实施方式中，虽然示出分别进行不同步骤的蚀刻以将作为侧壁绝缘层的绝缘层薄膜化并将半导体层局部地薄膜化的例子，但是也可以同时进行蚀刻将侧壁绝缘层及半导体层薄膜化(在图27的情况下，不进行图27B所示的步骤，而从图27A进入图27C所示的步骤的例子)。在此情况下，以半导体层及侧壁绝缘层的蚀刻率大致相同的蚀刻条件，即蚀刻选择比为大约1的条件进行蚀刻，即可。这是例如通过将O2气体适当地混合到氟类蚀刻气体来可实现的。另外，可以使用HBr气体、或HBr和Cl2的混合气体代替将O2气体混合到氟类气体的蚀刻气体。此时，也可以将惰性气体如He或Ar等混合到蚀刻气体。
如上所述，可以形成局部地实现薄膜化的半导体层。
在采用本发明的本实施方式的半导体装置中，在同一衬底上形成有半导体层的沟道形成区的膜厚度不相同的多种薄膜晶体管。通过将被要求高速工作的薄膜晶体管的半导体层的沟道形成区局部地薄膜化，使该半导体层的沟道形成区的膜厚度薄于被要求对电压的高耐压性的薄膜晶体管的半导体层的沟道形成区。由于被要求高速工作的薄膜晶体管只对沟道形成区局部地进行薄膜化，所以源区及漏区的与源电极层及漏电极层接触的区域不被薄膜化，其膜厚度厚于沟道形成区。至于栅极绝缘层，被要求高速工作的薄膜晶体管的栅极绝缘层的膜厚度优选薄于被要求对电压的高耐压性的薄膜晶体管的栅极绝缘层。
例如，在具有存储器等的电路的半导体装置中，可以将存储器内的特定薄膜晶体管的半导体层的沟道形成区选择性地并局部地薄膜化，相反，将被施加大电流及电压的特定薄膜晶体管的半导体层保持为厚的状态。
在将多个电路设置于半导体装置的情况下，也可以根据每个电路所需要的功能而设置半导体层的沟道形成区的膜厚度不相同的薄膜晶体管。将薄膜晶体管分别选择性地设置于被要求高速工作的电路、及被要求对电压的高耐压性的电路，即可。例如，在将包括存储元件的存储单元阵列、升压电路部、驱动电路部、控制电路部等设置于存储器的情况下，可以将设置于被要求高速工作的驱动电路部、控制电路部等的薄膜晶体管的半导体层的沟道形成区选择性地并局部地薄膜化，而不将被要求对电压的高耐压性的存储单元阵列的存储元件或薄膜晶体管的半导体层薄膜化，其膜厚度比设置于驱动电路部、控制电路部等的薄膜晶体管的半导体层厚。
在除了存储器以外还设置有多个电路的半导体装置中，可以在作为逻辑电路需要进行高速工作的电路中设置将半导体层局部地薄膜化的薄膜晶体管，并在被施加高电压的电路如电源电路等中设置半导体层不被薄膜化而具有能够耐受高电压的厚度的薄膜晶体管。
在采用本发明的本实施方式的半导体装置中，设置于被要求高速工作的驱动电路部及控制电路部等的薄膜晶体管的半导体层的沟道形成区的膜厚度为5nm以上30nm以下，优选为10nm以上20nm以下，即可。另一方面，设置于被要求高速工作的驱动电路部及控制电路部等的薄膜晶体管的半导体层的源区及漏区、以及设置于被要求对电压的高耐压性的存储单元阵列及电源电路的薄膜晶体管的半导体层(源区、漏区、及沟道形成区)的膜厚度为25nm以上100nm以下，优选为50nm以上60nm以下，即可。
在本实施方式中，将设置于被要求高速工作的驱动电路部及控制电路部等的薄膜晶体管的半导体层的沟道形成区局部地薄膜化(膜厚度为5nm以上30nm以下，优选为10nm以上20nm以下)，而不将源区及漏区的与源电极层及漏电极层连接的区域薄膜化(膜厚度为25nm以上100nm以下，优选为50nm以上60nm以下)。因此，也可以将半导体层的沟道形成区以外的源区及漏区的一部分、可设置在沟道形成区和源区及漏区之间的低浓度杂质区域等薄膜化。
在本发明的半导体装置中，设置于被要求高速工作的驱动电路部及控制电路部等的薄膜晶体管的栅极绝缘层的膜厚度为1nm以上10nm以下，优选为5nm左右，即可。另一方面，设置于被要求对电压的高耐压性的存储单元阵列及电源电路等的薄膜晶体管的栅极绝缘层的膜厚度为50nm以上150nm以下，优选为60nm以上80nm以下。
在沟道形成区的膜厚度厚且沟道长度短的情况下，因为源极和漏极之间的电场的影响，所以在栅极电压为阈值电压以下的亚阈值区域中，电流流在沟道形成区的下一侧。因而，亚阈值上升，而且阈值电压降低。通过减少沟道形成区的膜厚度，电流流在沟道形成区的下一侧的通路被遮挡，而可以抑制泄漏电流。因此，可以抑制亚阈值的上升，并可以抑制阈值电压的降低。因此，通过减少沟道形成区的膜厚度，可以抑制在沟道长度短的区域中的阈值电压的负偏移，并且可以制造亚阈值小的薄膜晶体管。由于亚阈值小，所以可以抑制当栅极电压为OV时的流过源极和漏极之间的电流，并可以将阈值电压设定为低电压。
通过将半导体层的沟道形成区局部地薄膜化，可以起到将整个沟道形成区耗尽层化的作用，而可以抑制短沟道效应。另外，可以降低薄膜晶体管的阈值电压。因此，在设置于驱动电路区域的薄膜晶体管中，可以实现微细化及高性能化。由此，可以进行半导体装置的低电压驱动，而可以实现低耗电量化。另外，通过将半导体层的沟道形成区(或者，还包括栅极绝缘层)薄膜化，可以实现薄膜晶体管的微细化，因此可以减少面积，而可以将半导体装置进一步小型化。
再者，由于被要求高速工作的薄膜晶体管只对沟道形成区局部地进行薄膜化，所以源区及漏区的与作为源电极层及漏电极层的布线层接触的区域不被薄膜化，其膜厚度厚于沟道形成区。因此，当形成暴露源区及漏区的开口(接触孔)时，可以防止位于开口附近的半导体层被去除而消失，并且可以防止(半导体层和布线层之间的)接触电阻的增大。其结果，可以在制造步骤中防止成品率的降低，并可以实现完成的半导体装置的高性能化。
另一方面，设置于被要求对电压的高耐压性的存储单元阵列及电源电路等的薄膜晶体管将半导体层(或者，还包括栅极绝缘层)保持为比驱动电路部及控制电路部等厚，而可以实现对电压的高耐压性、以及高可靠性。
因此，本发明的半导体装置可以实现低耗电量及高可靠性。
本实施方式可以与上述实施方式1至7适当地组合。
实施方式9
在本实施方式中，说明上述实施方式所示的半导体装置的使用方式的一个例子。具体地说，参照附图说明能够以非接触方式进行数据输入及输出的半导体装置的适用例子。能够以非接触方式进行数据输入及输出的半导体装置根据利用方式而被称为RFID标签、ID标签、IC标签、IC芯片、RF标签、无线标签、电子标签或无线芯片。
下面，参照图19A说明本实施方式所示的半导体装置的俯视结构的一个例子。图19A至19C所示的半导体装置2180包括设置有构成存储单元阵列或驱动电路部的多个元件如薄膜晶体管等的薄膜集成电路2131、以及用作天线的导电层2132。用作天线的导电层2132电连接到薄膜集成电路2131。对于薄膜集成电路2131，可以适用上述实施方式1至5所示的根据本发明的具有薄膜晶体管的半导体装置。
另外，图19B和19C是图19A的截面示意图。将用作天线的导电层2132设置在构成存储单元阵列及驱动电路部的元件上方，即可。例如，可以将用作天线的导电层2132隔着绝缘层2130设置在实施方式1所示的结构上方(参照图19B)。
在采用本发明的本实施方式的半导体装置中，具有其特性不相同的多种薄膜晶体管，其中半导体层的沟道形成区的膜厚度不相同。在本实施方式中，将薄膜晶体管2141和薄膜晶体管2140分别设置在存储单元阵列和驱动电路部中，该薄膜晶体管2140的半导体层的沟道形成区被局部地薄膜化。
在本实施方式的半导体装置中，其特征在于，在存储单元阵列及驱动电路部中分别设置有薄膜晶体管2141及2140，该设置于驱动电路部的薄膜晶体管2140的半导体层的膜厚度薄于设置于存储单元阵列的薄膜晶体管2141的半导体层的膜厚度。另外，设置于驱动电路部的薄膜晶体管2140的栅极绝缘层的膜厚度也可以如本实施方式那样薄于设置于存储单元阵列的薄膜晶体管2141的栅极绝缘层。在本实施方式的半导体装置中，在存储单元阵列及驱动电路部中分别设置有薄膜晶体管2141及2140，通过将薄膜晶体管2140的半导体层的沟道形成区局部地薄膜化，使该半导体层的沟道形成区的膜厚度薄于薄膜晶体管2141的半导体层的沟道形成区。由于被要求高速工作的薄膜晶体管2140只对沟道形成区局部地进行薄膜化，所以源区及漏区的与源电极层及漏电极层接触的区域不被薄膜化，其膜厚度厚于沟道形成区。至于栅极绝缘层，被要求高速工作的薄膜晶体管2140的栅极绝缘层的膜厚度优选薄于被要求对电压的高耐压性的薄膜晶体管2141的栅极绝缘层。
在采用本发明的本实施方式的半导体装置中，设置于被要求高速工作的驱动电路部及控制电路部等的薄膜晶体管2140的半导体层的沟道形成区的膜厚度为5nm以上30nm以下，优选为10nm以上20nm以下，即可。另一方面，设置于被要求高速工作的驱动电路部及控制电路部等的薄膜晶体管2140的半导体层的源区及漏区、以及设置于被要求对电压的高耐压性的存储单元阵列及电源电路的薄膜晶体管2141的半导体层(源区、漏区、及沟道形成区)的膜厚度为25nm以上100nm以下，优选为50nm以上60nm以下，即可。
在本实施方式中，将设置于被要求高速工作的驱动电路部及控制电路部等的薄膜晶体管2140的半导体层的沟道形成区局部地薄膜化(膜厚度为5nm以上30nm以下，优选为10nm以上20nm以下)，而不将源区及漏区的与源电极层及漏电极层连接的区域薄膜化(膜厚度为25nm以上100nm以下，优选为50nm以上60nm以下)。因此，也可以将半导体层的沟道形成区以外的源区及漏区的一部分、可设置在沟道形成区和源区及漏区之间的低浓度杂质区域等薄膜化。
在本发明的半导体装置中，设置于驱动电路部的薄膜晶体管2140的栅极绝缘层的膜厚度为1nm以上10nm以下，优选为5nm左右，即可。另一方面，设置于存储单元阵列的薄膜晶体管2141的栅极绝缘层的膜厚度为50nm以上150nm以下，优选为60nm以上80nm以下。
在沟道形成区的膜厚度厚且沟道长度短的情况下，因为源极和漏极之间的电场的影响，所以在栅极电压为阈值电压以下的亚阈值区域中，电流流在沟道形成区的下一侧。因而，亚阈值上升，而且阈值电压降低。通过减少沟道形成区的膜厚度，电流流在沟道形成区的下一侧的通路被遮挡，而可以抑制泄漏电流。因此，可以抑制亚阈值的上升，并可以抑制阈值电压的降低。因此，通过减少沟道形成区的膜厚度，可以抑制在沟道长度短的区域中的阈值电压的负偏移，并且可以制造亚阈值小的薄膜晶体管。由于亚阈值小，所以可以抑制当栅极电压为OV时的流过源极和漏极之间的电流，并可以将阈值电压设定为低电压。
通过将驱动电路部的半导体层的沟道形成区薄膜化，可以起到将整个沟道形成区耗尽层化的作用，而可以抑制短沟道效应。另外，可以降低薄膜晶体管的阈值电压。因此，在设置于驱动电路部的薄膜晶体管中，可以实现微细化及高性能化。由此，可以进行半导体装置的低电压驱动，而可以实现低耗电量化。另外，通过将半导体层(或者，还包括栅极绝缘层)薄膜化，可以实现薄膜晶体管的微细化，因此可以减少驱动电路部及控制电路部的面积，而可以将半导体装置进一步小型化。
在本实施方式中，设置于驱动电路部的薄膜晶体管2140的沟道长度优选短于设置于存储单元阵列的薄膜晶体管2141。本实施方式的设置于驱动电路部的薄膜晶体管2140的沟道长度优选为0.1μm至1μm。而且，设置于存储单元阵列的薄膜晶体管2141的沟道长度优选为1μm至5μm(更优选为1μm至3μm)。
再者，由于被要求高速工作的薄膜晶体管2140只对沟道形成区局部地进行薄膜化，所以源区及漏区的与作为源电极层及漏电极层的布线层接触的区域不被薄膜化，其膜厚度厚于沟道形成区。因此，当形成暴露源区及漏区的开口(接触孔)时，可以防止位于开口附近的半导体层被去除而消失，并且可以防止(半导体层和布线层之间的)接触电阻的增大。其结果，可以在制造步骤中防止成品率的降低，并可以实现完成的半导体装置的高性能化。
另一方面，设置于存储单元阵列的薄膜晶体管2141将半导体层(或者，还包括栅极绝缘层)保持为比驱动电路部厚，而可以实现对驱动电压的高耐压性、以及高可靠性。
除了上述以外，也可以在将用作天线的导电层2132另外设置在衬底2133之后，贴合该衬底2133和薄膜集成电路2131，其中间夹着导电层2132(参照图19C)。在图19C所示的例子中，形成在绝缘层2130上的导电层2136通过导电粒子2134电连接到用作天线的导电层2132，该导电粒子2134包含在具有附着性的树脂2135中。
本实施方式可以与上述实施方式1至8自由地组合。另外，本实施方式所制造的半导体装置可以通过剥离步骤从衬底剥离并附着到柔性衬底上，以将该半导体装置设置在柔性衬底上。因此，该半导体装置可以具有柔性。
柔性衬底相当于由PET(聚对苯二甲酸乙二酯)、PEN(聚萘二甲酸乙二醇酯)、PES(聚醚砜)、聚丙烯、聚丙硫醚、聚碳酸酯、聚醚酰亚胺、聚苯硫醚、聚苯醚、聚砜、聚邻苯二甲酰胺等构成的衬底、由聚丙烯、聚酯、乙烯、聚氟乙烯、聚氯乙烯等构成的膜、由纤维材料构成的纸、基材膜(聚酯、聚酰胺、无机蒸镀膜、纸类等)、以及附着性合成树脂膜(丙烯类合成树脂、环氧类合成树脂等)的叠层膜等。对膜和被处理体进行加热处理和加压处理。当进行加热处理和加压处理时，设置在膜的最外表面的附着层或设置在最外层的层(不是附着层)通过加热处理熔化并通过施加压力附着。衬底可设有或不设有附着层。附着层相当于包含诸如热固化树脂、紫外线固化树脂、环氧树脂类附着剂、树脂添加剂之类的附着剂的层。
在本发明的半导体装置中，也可以在将具有半导体元件的元件形成层形成于能够承受工艺条件(温度等)的第一衬底上之后将具有半导体元件的元件形成层转移到第二衬底上，以制造具有元件形成层的半导体装置。此外，在本说明书中，“转移”意思是“将形成于第一衬底上的元件形成层从第一衬底剥离并将其移至第二衬底。”即，也可以说“将设置元件形成层的位置移至另一个衬底。”
对于将元件形成层转移到另一个衬底的步骤，可以适当地采用如下方法：在衬底和元件形成层之间形成剥离层和绝缘层，将金属氧化物膜设置在剥离层和绝缘层之间，并通过进行结晶化使该金属氧化物膜脆弱化，以将所述元件形成层从衬底剥离的方法；将包含氢的非晶硅膜设置在高耐热性衬底和元件形成层之间，并通过激光照射或蚀刻去除所述非晶硅膜，以将所述元件形成层从衬底剥离的方法；在衬底和元件形成层之间形成剥离层和绝缘层，将金属氧化物膜设置在剥离层和绝缘层之间，通过进行结晶化使该金属氧化物膜脆弱化，并通过利用溶液或诸如NF3、BrF3或ClF3之类的氟化卤气体蚀刻来去除剥离层的一部分，然后在被脆弱化了的金属氧化物膜中进行剥离的方法；形成有元件形成层的衬底被机械地去除或通过用溶液或诸如NF3、BrF3或ClF3之类的氟化卤气体蚀刻来去除的方法；等等。还可以采用如下方法：将包含氮、氧、氢等的膜(例如，包含氢的非晶硅膜、包含氢的合金膜、包含氧的合金膜等)用作剥离层，并通过将激光照射到剥离层来作为气体释放包含在剥离层中的氮、氧或氢，从而促进元件形成层和衬底之间的剥离的方法。
当组合上述的剥离方法时，转移步骤可容易地进行。即，可以首先进行激光照射，通过利用气体或溶液等蚀刻剥离层，或通过利用锋利的刀或手术刀等机械地进行去除以使剥离层和元件形成层处于容易剥离的状态，再通过物理力(通过机械等)进行剥离。
对于存储单元阵列，可以将天线重叠地设置或者不重叠地设置在周围。在重叠的情况下，既可与整个表面重叠，又可与一部分重叠。
在本实施方式中，示出将用作天线的导电层2132设置为线圈形状而使用电磁感应方式或电磁耦合方式的例子。但是，本发明的半导体装置不局限于此，还可以采用微波方式。在采用微波方式的情况下，可以根据所使用的电磁波的波长而适当地设定用作天线的导电层2132的形状。
例如，在利用微波方式(例如，UHF频带(860MHz频带到960MHz频带)、2.45GHz频带等)作为半导体装置2180的信号传输方式的情况下，用作天线的导电层的长度等的形状可鉴于用于信号传输的电磁波的波长来适当地设定。例如，用作天线的导电层可被形成为线形(例如，偶极天线(参照图20A))、平坦的形状(例如，贴片天线(参照图20B))、带形(参照图20C及20D)等。用作天线的导电层2132的形状不限于直线形。例如，鉴于电磁波的波长可将导电层设定为曲线形、蛇形或组合它们的形状。
用作天线的导电层2132利用导电材料通过CVD法、溅射法、诸如丝网印刷或凹版印刷之类的印刷法、液滴喷射法、分散器法、镀敷法等形成。作为导电材料，使用诸如铝(Al)、钛(Ti)、银(Ag)、铜(Cu)、金(Au)、铂(Pt)、镍(Ni)、钯(Pd)、钽(Ta)和钼(Mo)之类的金属元素、包含该金属元素的合金材料或化合物材料，而且采用单层结构或叠层结构。
例如，在通过丝网印刷法形成用作天线的导电层2132的情况下，它可通过选择性地印刷粒径为几nm到几十μm的导电体粒子被溶解或分散在有机树脂中的导电胶来提供。作为导电体粒子，可以使用银(Ag)、金(Au)、铜(Cu)、镍(Ni)、铂(Pt)、钯(Pd)、钽(Ta)、钼(Mo)和钛(Ti)等中的任何一种以上的金属粒子、卤化银的微粒子、或分散纳米粒子。此外，包含在导电胶中的有机树脂可以是选自用作金属粒子的结合剂、溶剂、分散剂和覆盖剂的有机树脂中的一种或多种。典型为诸如环氧树脂和硅树脂之类的有机树脂。另外，当形成导电层时，优选在挤出导电胶之后进行焙烧。例如，在利用以银为主要成分的微粒子(例如，粒径为1nm以上100nm以下的微粒子)作为导电胶的材料的情况下，导电层可通过在150℃至300℃的范围的温度下焙烧并固化来获得。也可利用以焊料或无铅焊料为主要成分的微粒子，在此情况下优选使用粒径为20μm以下的微粒子。焊料和无铅焊料具有低成本的优点。
应用本发明的半导体装置可以实现低耗电量化。因此，对如本实施方式所示那样能够以非接触方式进行数据输入及输出且尺寸小的半导体装置很有效。
实施方式10
在本实施方式中，参照附图说明根据上述本发明而形成的能够以非接触方式进行数据输入及输出的半导体装置的适用例子。能够以非接触方式进行数据输入及输出的半导体装置根据利用方式而被称为RFID标签、ID标签、IC标签、IC芯片、RF标签、无线标签、电子标签或无线芯片。
下面，参照图21A说明本发明的半导体装置的结构。图21A是表示本发明的半导体装置的一个方式的框图。在图21A中，半导体装置900具有天线901和集成电路902。集成电路902具有电源电路903、解调电路904、调制电路905、控制电路907、以及存储器909。本发明的整流电路可以用于电源电路903及解调电路904。
当接收来自询问器的电波时，天线901中该电波被转换成交流电压。在电源电路903中，对来自天线901的交流电压进行整流而产生电源用电压。
在电源电路903产生的电源用电压被提供给集成电路902中的解调电路904、调制电路905、控制电路907或存储器909等的各种电路。在电源电路中，也可以使用调节器将电源用电压稳定化或者调整其高低。
解调电路904解调天线901所接收的交流信号，并将它输出到后续级的控制电路907。控制电路907根据从解调电路904输入的信号进行计算处理，并另外产生信号。当进行所述计算处理时，存储器909可以用作一次或二次高速缓冲存储器(cache memory)。另外，控制电路907分析从解调电路904输入的信号，并根据来自询问器的指令内容而输出存储器909内的信息或者在存储器909中存储指令内容。从控制电路907输出的信号被编码，而发送到调制电路905。调制电路905根据该信号调制天线901所接收的电波。由询问器接收在天线901被调制的电波。因此，可以知道从半导体装置900输出的信息。
像这样，通过调制用作载体(载波)的电波，进行半导体装置900和询问器之间的通信。关于载体，根据规格而可举出各种频率如125kHz、13.56MHz、950MHz等。而且，根据规格而可举出各种调制方式如调幅、调频及调相等。可以采用根据规格的任何调制方式。
信号的传输方式可以根据载体的波长而分成各种方式如电磁耦合方式、电磁感应方式、微波方式等。
存储器909具有存储单元阵列、驱动存储单元阵列的驱动电路部、进行数据写入及读出的控制电路等。存储器909具有选自如下存储器的一种或多种：有机存储器；DRAM(动态随机存取存储器)；SRAM(静态随机存取存储器)；FeRAM(铁电随机存取存储器)；掩模ROM(只读存储器)；PROM(可编程只读存储器)；EPROM(电可编程只读存储器)；EEPROM(电可擦除和可编程只读存储器)；以及闪存。
在本实施方式中，虽然说明了具有天线901的半导体装置900的结构，但是本发明的半导体装置不一定需要具有天线。另外，也可以将振荡电路或二次电池提供于图21A所示的半导体装置。
半导体装置900既可以通过电磁波将电源电压提供给各电路，而不安装电源(电池)，又可以通过安装电源(电池)使用电磁波和电源(电池)将电源电压提供给各电路。
另外，在图21A中，说明了只有一个天线的半导体装置的结构，但是本发明不局限于该结构。也可以具有用来接收电力的天线、以及用来接收信号的天线双方。当只有一个天线时，例如在以950MHz的电波进行电力供给及信号传输双方的情况下，大电力传输到远处，有可能引起其他无线设备的接收阻碍。因此，优选通过降低电波的频率而以短距离进行电力供给，但是在此情况下通信距离必然减少。与此相反，当具有两个天线时，可以分别使用用于电力供给的电波频率、以及用于信号传输的电波频率，例如当发送电力时，可以以13.56MHz的电波频率使用磁场，而当发送信号时，可以以950MHz的电波频率使用电场。像这样，通过根据功能而分别使用天线，可以只在短距离通信中进行电力供给，而信号传输也可以在长距离进行。
接着，说明能够以非接触方式进行数据输入及输出的半导体装置的使用方式的一个例子。在包括显示部3210的便携式终端的侧面设有通信装置3200，且在产品3220的侧面设有半导体装置3230(参照图21B)。当通信装置3200被放置得接近产品3220所包括的半导体装置3230时，在显示部3210上显示关于产品的原料或来源、每一个生产步骤中的检查结果、流通过程的历史、产品描述等与商品有关的信息。此外，当在传送带上传送产品3260时，可利用通信装置3240和设置在产品3260上的半导体装置3250来进行对产品3260的检测(参照图21C)。由此，通过将半导体装置用于系统，可容易地获得信息，而可以实现高功能化及高附加价值化。另外，根据本发明的半导体装置可以实现低耗电量化，而可以将设置在产品上的半导体装置小型化。
可将作为根据本发明而形成的半导体装置的存储装置等应用于具有存储器的各种领域的电子设备。例如，可将本发明的非易失性半导体存储装置应用于诸如摄像机或数码照相机之类的影像拍摄装置、护目镜显示器(安装在头部的显示器)、导航系统、音频再现装置(汽车音响或音频组件等)、计算机、游戏机、便携式信息终端(移动计算机、移动电话、便携式游戏机或电子书等)以及设置有存储介质的图像再现装置(具体地，用于再现诸如DVD(数字通用盘)之类的存储介质的内容并具有用于显示所再现的图像的显示器的装置)等电子设备。图22A至22E示出这些电子设备的具体例子。
图22A和22B示出数码照相机。图22B示出图22A的后侧。该数码照相机包括外壳2511、显示部2112、镜头2513、控制键2514、快门2515等。此外，该数码照相机还包括可移动存储器2516，且由该数码照相机拍摄的数据被存储在存储器2516中。可以将作为根据本发明而形成的半导体装置的非易失性半导体存储装置等应用于存储器2516。
图22C示出作为便携式终端的一个典型例子的移动电话。该移动电话包括外壳2521、显示部2522、控制键2523等。此外，移动电话还包括可移动存储器2525，且可将诸如该移动电话的电话号码等数据、图像数据、音频数据等存储在存储器2525中并再现。可以将作为根据本发明而形成的半导体装置的非易失性半导体存储装置等应用于存储器2525。
图22D示出作为音频装置的一个典型例子的数码播放器。图22D中所示的数码播放器包括主体2530、显示部2531、存储器2532、操作部2533、耳机2534等。另外，可以使用头戴式耳机或无线耳机代替该耳机2534。可以将作为根据本发明而形成的半导体装置的非易失性半导体存储装置等应用于存储器2532。例如，通过利用具有20至200千兆字节(GB)的存储容量的NAND型非易失性存储器并操作操作部2533，可记录和再现影像或音频(音乐)。通过在显示部2531的黑色背景上显示白色文字，可抑制耗电量。这对于便携式音频装置特别有效。另外，设置于存储器2532的非易失性半导体存储装置可以是可移动的。
图22E示出电子书(也称为电子纸)。该电子书包括主体2541、显示部2542、操作键2543和存储器2544。此外，可将调制解调器内置于主体2541中，或可采用能够进行无线信息收发的结构。可以将作为根据本发明而形成的半导体装置的非易失性半导体存储装置等应用于存储器2544。例如，通过利用具有20至200千兆字节(GB)的存储容量的NAND型非易失性存储器并操作操作键2543，可记录和再现影像或音频(音乐)。另外，设置于存储器2544的非易失性半导体存储装置可以是可移动的。
如上所述，本发明的半导体装置的应用范围十分广泛，使得可将该半导体装置应用于各种领域的电子设备。
实施方式11
根据本发明，可形成用作包括处理器电路的芯片(下文中也称为处理器芯片、无线芯片、无线处理器、无线存储器或无线标签)的半导体装置。本发明的半导体装置的用途广泛，可以应用于通过无接触地确认对象物的历史等的信息而有助于生产及管理等的任何商品。例如，可以将本发明的半导体装置设于纸币、硬币、有价证券、证书、无记名债券、包装容器、书籍、记录介质、身边带的东西、交通工具、食品、衣物、保健用品、生活用品、药品、以及电子设备等而使用。对这些例子参照图18A至18G进行说明。
纸币和硬币是市场中流通的货币，并包括在特定领域中作为真实金钱来流通的票据(现金优惠券)、纪念硬币等。有价证券是指支票、证券、期票等，且可设有包括处理器电路的芯片190(参照图18A)。证书是指驾驶执照、居民卡等，且可设有包括处理器电路的芯片191(参照图18B)。身边带的东西是指鞋、眼镜等，且可设有包括处理器电路的芯片197(参照图18C)。无记名债券是指邮票、米票、各种礼品票等。包装容器是指用于包装盒饭等的纸、塑料瓶等，且可设有包括处理器电路的芯片193(参照图18D)。书籍是指书、本等，且可设有包括处理器电路的芯片194(参照图18E)。记录介质是指DVD软件、录像带等，且可设有包括处理器电路的芯片195(参照图18F)。交通工具是指自行车等的车辆、船舶等，且可设有包括处理器电路的芯片196(参照图18G)。食品是指食料品、饮料等。衣物是指衣服、鞋等。保健用品是指医疗设备、保健设备等。生活用品是指家具、照明装置等。药品是指医药、农药等。电子设备是指液晶显示装置、EL显示装置、电视机(电视接收机或薄式电视接收机)、移动电话等。
作为这种半导体装置的设置方法，被贴在产品的表面上或者嵌入在产品中。例如，如果是书，就被埋在纸中，而如果是由有机树脂构成的包装，就被埋在该有机树脂中。
像这样，通过将半导体装置设置到包装容器类、记录介质、身边带的东西、食品、衣物、生活用品类、电子设备等，可以实现检查系统或租赁店的系统等的效率化。通过将半导体装置设置到交通工具，可以防止对其的伪造或偷窃。另外，通过将半导体装置嵌入到动物等生物中，可以容易识别各个生物。例如，通过将具有传感器的半导体装置安装或嵌入到家畜等生物中，可以不仅识别生年、性别或种类等，而且可以容易管理体温等健康状态。
本实施方式可以与上述实施方式1至10自由地组合。
本申请基于2007年2月22日向日本专利局提交的日本专利申请编号2007-041685，在此引入其全部内容作为参考。

Claims (28)

1.一种半导体装置，包括：
包括存储单元阵列和驱动电路部的存储器，该存储单元阵列包括第一薄膜晶体管，该驱动电路部包括第二薄膜晶体管，
其中，所述存储单元阵列和所述驱动电路部设置在具有绝缘表面的衬底上，
所述第一薄膜晶体管包括：第一栅电极层；包括第一源区、第一漏区及第一沟道形成区的第一半导体层；在所述第一半导体层的侧面上的第一绝缘层；以及覆盖所述第一半导体层和所述第一绝缘层的第一栅极绝缘层，
所述第二薄膜晶体管包括：第二栅电极层；包括第二源区、第二漏区及比所述第一沟道形成区薄的第二沟道形成区的第二半导体层；在所述第二半导体层的侧面上的第二绝缘层；以及覆盖所述第二半导体层和所述第二绝缘层的第二栅极绝缘层。
2.根据权利要求1所述的半导体装置，其中具有侧壁结构的绝缘层设置于所述第一栅电极层及所述第二栅电极层的侧面。
3.根据权利要求1所述的半导体装置，其中硅化物设置于所述第一源区、所述第一漏区、所述第二源区及所述第二漏区的表面部。
4.根据权利要求1所述的半导体装置，其中所述第一绝缘层及所述第二绝缘层都具有侧壁结构。
5.根据权利要求1所述的半导体装置，
其中，所述存储器包括升压电路，
所述升压电路包括第三薄膜晶体管，该第三薄膜晶体管包括第三栅电极层；包括第三源区、第三漏区及比所述第二半导体层的所述第二沟道形成区厚的第三沟道形成区的第三半导体层；以及第三栅极绝缘层。
6.根据权利要求1所述的半导体装置，
其中，电源电路设置在所述具有绝缘表面的衬底上，
所述电源电路包括第三薄膜晶体管，该第三薄膜晶体管包括：第三栅电极层；包括第三源区、第三漏区及比所述第二半导体层的所述第二沟道形成区厚的第三沟道形成区的第三半导体层；以及第三栅极绝缘层。
7.根据权利要求1所述的半导体装置，
其中，所述第一源区和所述第一漏区具有与所述第一半导体层相同的厚度。
8.一种半导体装置，包括：
包括存储单元阵列和驱动电路部的存储器，该存储单元阵列包括第一薄膜晶体管，该驱动电路部包括第二薄膜晶体管，
其中，所述存储单元阵列和所述驱动电路部设置在具有绝缘表面的衬底上，
所述第一薄膜晶体管包括：第一栅电极层；包括第一源区、第一漏区及第一沟道形成区的第一半导体层；在所述第一半导体层的侧面上的第一绝缘层；以及覆盖所述第一半导体层和所述第一绝缘层的第一栅极绝缘层，
所述第二薄膜晶体管包括：第二栅电极层；包括第二源区、第二漏区及比所述第一沟道形成区薄的第二沟道形成区的第二半导体层；在所述第二半导体层的侧面上的第二绝缘层；以及覆盖所述第二半导体层和所述第二绝缘层的第二栅极绝缘层，
所述第二沟道形成区比所述第二源区和所述第二漏区薄。
9.根据权利要求8所述的半导体装置，其中具有侧壁结构的绝缘层设置于所述第一栅电极层及所述第二栅电极层的侧面。
10.根据权利要求8所述的半导体装置，其中硅化物设置于所述第一源区、所述第一漏区、所述第二源区及所述第二漏区的表面部。
11.根据权利要求8所述的半导体装置，其中所述第一绝缘层及所述第二绝缘层都具有侧壁结构。
12.根据权利要求8所述的半导体装置，
其中，所述存储器包括升压电路，
所述升压电路包括第三薄膜晶体管，该第三薄膜晶体管包括第三栅电极层；包括第三源区、第三漏区及比所述第二半导体层的所述第二沟道形成区厚的第三沟道形成区的第三半导体层；以及第三栅极绝缘层。
13.根据权利要求8所述的半导体装置，
其中，电源电路设置在所述具有绝缘表面的衬底上，
所述电源电路包括第三薄膜晶体管，该第三薄膜晶体管包括：第三栅电极层；包括第三源区、第三漏区及比所述第二半导体层的所述第二沟道形成区厚的第三沟道形成区的第三半导体层；以及第三栅极绝缘层。
14.根据权利要求8所述的半导体装置，
其中，所述第一源区和所述第一漏区具有与所述第一半导体层相同的厚度。
15.一种半导体装置，包括：
包括存储单元阵列和驱动电路部的存储器，该存储单元阵列包括第一薄膜晶体管，该驱动电路部包括第二薄膜晶体管，
其中，所述存储单元阵列和所述驱动电路部设置在具有绝缘表面的衬底上，
所述第一薄膜晶体管包括：第一栅电极层；包括第一源区、第一漏区及第一沟道形成区的第一半导体层；在所述第一半导体层的侧面上的第一绝缘层；以及覆盖所述第一半导体层和所述第一绝缘层的第一栅极绝缘层，
所述第二薄膜晶体管包括：第二栅电极层；包括第二源区、第二漏区及比所述第一沟道形成区薄的第二沟道形成区的第二半导体层；在所述第二半导体层的侧面上的第二绝缘层；以及覆盖所述第二半导体层和所述第二绝缘层的第二栅极绝缘层，
其中，所述第二栅绝缘层比所述第一栅极绝缘层薄。
16.根据权利要求15所述的半导体装置，其中具有侧壁结构的绝缘层设置于所述第一栅电极层及所述第二栅电极层的侧面。
17.根据权利要求15所述的半导体装置，其中硅化物设置于所述第一源区、所述第一漏区、所述第二源区及所述第二漏区的表面部。
18.根据权利要求15所述的半导体装置，其中所述第一绝缘层及所述第二绝缘层都具有侧壁结构。
19.根据权利要求15所述的半导体装置，
其中，所述存储器包括升压电路，
所述升压电路包括第三薄膜晶体管，该第三薄膜晶体管包括：第三栅电极层；包括第三源区、第三漏区及比所述第二半导体层的所述第二沟道形成区厚的第三沟道形成区的第三半导体层；以及第三栅极绝缘层。
20.根据权利要求15所述的半导体装置，
其中，电源电路设置在所述具有绝缘表面的衬底上，
所述电源电路包括第三薄膜晶体管，该第三薄膜晶体管包括：第三栅电极层；包括第三源区、第三漏区及比所述第二半导体层的所述第二沟道形成区厚的第三沟道形成区的第三半导体层；以及第三栅极绝缘层。
21.根据权利要求15所述的半导体装置，
其中，所述第一源区和所述第一漏区具有与所述第一半导体层相同的厚度。
22.一种半导体装置，包括：
包括存储单元阵列和驱动电路部的存储器，该存储单元阵列包括第一薄膜晶体管，该驱动电路部包括第二薄膜晶体管，
其中，所述存储单元阵列和所述驱动电路部设置在具有绝缘表面的衬底上，
所述第一薄膜晶体管包括：第一栅电极层；包括第一源区、第一漏区及第一沟道形成区的第一半导体层；在所述第一半导体层的侧面上的第一绝缘层；以及覆盖所述第一半导体层和所述第一绝缘层的第一栅极绝缘层，
所述第二薄膜晶体管包括：第二栅电极层；包括第二源区、第二漏区及比所述第一沟道形成区薄的第二沟道形成区的第二半导体层；在所述第二半导体层的侧面上的第二绝缘层；以及覆盖所述第二半导体层和所述第二绝缘层的第二栅极绝缘层，
其中，
所述第二栅绝缘层比所述第一栅极绝缘层薄，
所述第二沟道形成区比所述第二源区和所述第二漏区薄。
23.根据权利要求22所述的半导体装置，其中具有侧壁结构的绝缘层设置于所述第一栅电极层及所述第二栅电极层的侧面。
24.根据权利要求22所述的半导体装置，其中硅化物设置于所述第一源区、所述第一漏区、所述第二源区及所述第二漏区的表面部。
25.根据权利要求22所述的半导体装置，其中所述第一绝缘层及所述第二绝缘层都具有侧壁结构。
26.根据权利要求22所述的半导体装置，
其中，所述存储器包括升压电路，
所述升压电路包括第三薄膜晶体管，该第三薄膜晶体管包括：第三栅电极层；包括第三源区、第三漏区及比所述第二半导体层的所述第二沟道形成区厚的第三沟道形成区的第三半导体层；以及第三栅极绝缘层。
27.根据权利要求22所述的半导体装置，
其中，电源电路设置在所述具有绝缘表面的衬底上，
所述电源电路包括第三薄膜晶体管，该第三薄膜晶体管包括：第三栅电极层；包括第三源区、第三漏区及比所述第二半导体层的所述第二沟道形成区厚的第三沟道形成区的第三半导体层；以及第三栅极绝缘层。
28.根据权利要求22所述的半导体装置，
其中，所述第一源区和所述第一漏区具有与所述第一半导体层相同的厚度。
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