CN101221954B - 在片上系统中使用动态随机存取存储器部件的方法及系统 - Google Patents

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Abstract

一种片上系统半导体电路，包括：一逻辑电路，该逻辑电路具有至少一带有一薄栅极介电材料的第一晶体管；至少一连接该逻辑电路的动态随机存取存储器单元，该至少一动态随机存取存储器单元具有至少一存储电容和至少一厚栅极介电材料的存取晶体管；及，一与该逻辑电路和该存储器单元一起操作的模拟电路，该模拟电路具有至少一厚栅极介电材料的开关晶体管和至少一开关电容；其中，该存储器单元的存储电容和开关晶体管是同一类型；并且其中，该厚栅极介电材料开关晶体管和该模拟电路的开关电容用制造该动态随机存取存储器单元的工艺制造。

Description

在片上系统中使用动态随机存取存储器部件的方法及系统
技术领域
本发明主要涉及集成电路(IC)设计，尤其是涉及一种包含核心逻辑电路、存储模块及带有开关电容的模拟电路的片上系统(SoC)设计。 
背景技术
在IC工业中，SoC典型地包括数字逻辑电路、存储模块和模拟电路。逻辑电路包含核心晶体管和I/O或外围晶体管。核心晶体管可以是若干个具有薄栅极介电材料的高速晶体管。I/O晶体管可以是若干具有厚栅极介电材料的低速晶体管。存储模块，如DRAM单元阵列，包括许多存储器单元，每一存储器单元典型地包含存取晶体管和存储电容，如金属-绝缘体-金属电容。存取晶体管的栅极介电材料的等效二氧化硅层厚度设计得比核心逻辑晶体管的等效二氧化硅曾厚度要厚，以防止妨碍DRAM单元功能的泄漏电流。存储电容带有0或1的一位信息。当存储电容充有电子时，它代表逻辑1。当存储电容是空的时候，它代表逻辑0。存取晶体管可让控制电路读取或写入电容。由于电容的电流泄漏，控制电路需要通过读取单元然后给它们写入逻辑1而再充电或更新所有带有逻辑1的电容。这种更新操作每一秒内自动发生数千次。当DRAM单元没电时，它们的数据就会消失。模拟电路常包含开关电容电路，该开关电容电路包括两个开关电容、两个开关晶体管和一个运算放大器。为了开关电容电路正常工作，两个开关电容的电容比值需要保持在非常精确的数值上。 
按照惯例，尽管模拟开关电容电路的晶体管与制造数字逻辑电路中的晶体管实质上在同一工艺期间制造，但开关电容电路的电容制作过程与存储器单元的存储电容制造过程分开。这将会增加制造成本并降低产率，这在更新颖的半导体工艺技术中，如90nm代，变得日益重要。 
而且，常规的开关电容电路的制造工艺以平面方式而不是垂直方式构造开关电容。因此，常规的开关电容体积大，并常占据大块面积。 
因此，需要设计一种包含逻辑电路、存储模块及模拟电路的SoC的方法及系统，该SoC有效地利用布线面积，且制造成本低廉。
发明内容
一种片上系统半导体电路，包括：一逻辑电路，该逻辑电路具有一带有一第一栅极介电材料的第一晶体管(核心逻辑晶体管)；至少一连接该逻辑电路的动态随机存取存储器单元，该至少一动态随机存取存储器单元具有至少一存储电容和至少一带有一第二栅极介电材料的第二晶体管；及，一与该逻辑电路和该存储器单元一起操作的模拟电路，该模拟电路具有至少一开关电容和至少一带有一第三栅极介电材料的第三晶体管；其中，实质上用制作该存储电容同一的工艺步骤制造该开关电容，因此，该开关电容与该存储电容实质上具有相同的结构，并且每一电容形成于一由电容单元组成的二维阵列中，其中，该阵列的一外行或列包含不用于提供任何功能的电容单元。 
然而，可结合附图，从下列具体实施方式中理解本发明操作的结构和方法，及其它的目的和优点。 
附图说明
图1是本发明一实施例的开关电容电路图； 
图2是显示12英寸晶片上的单元电容分布图； 
图3是本发明一实施例的开关电容的金属-绝缘体-金属(MiM)电容结构图； 
图4是本发明一实施例的7×7电容阵列图； 
图5是显示本发明一实施例的多个电容阵列的中心排列示意图。 
具体实施方式
本发明揭示一种在片上系统(SoC)应用中使用嵌入式DRAM单元的方法和系统。一DRAM单元典型地具有至少一存取晶体管和至少一存储电容，该存储电容典型地是高面积效率的电容，如垂直构建的金属-绝缘体-金属(MiM)电容。因为SoC总是具有一DRAM模块，为了降低制造成本和改进面积效率，需要SoC模拟部分的晶体管和电容与存储模块的晶体管和电容用同一工艺形成。 
图1是本发明一实施例的SoC模拟部分的开关电容电路100，开关电容 电路100包括两个开关电容102、104，两个开关晶体管106、108，和一个运算放大器(op-amp)110。本领域技术人员可以理解开关106、108可用许多晶体管来实现。为了使开关电容电路100正常工作，开关电容102和104的电容比需要维持在非常精确的值上。在操作期间，开关晶体管106、108设计成可供选择地开和关，以便给开关电容102、104充电从而提供一等于Vin*(C104/C102)的输出电压Yout，其中，Vin代表输入电压，C102代表电容102的电容量，及C104代表电容104的电容量。 
本发明简化制造SoC的工艺，在该工艺中，将涉及到至少一非核心逻辑电路(如：I/O)、至少一存储模块及至少一模拟电路。为了降低制造成本及提高面积效率，在SoC中，至少一模拟电路，如一开关电容电路将使用制造DRAM模块的同一工艺制造。 
在该实施例中，开关电容102、104实质上通过制造DRAM单元中存储电容的同一工艺制造。因此，开关电容102、104的结构相似于DRAM存储电容的结构，该开关电容可以是金属-绝缘体-金属(MiM)电容、聚合物-绝缘体-聚合物(PIP)电容或沟槽电容。为了提供高精度的电容匹配，开关电容102、104较佳地是一冠型MiM电容。下列表1显示，对于同样的面积，相对于传统的平面型MiM电容，冠型MiM电容可存储相当多的电荷。 
表1 
   传统MiM(平面型)   1T-MiM(冠型)
  电容量   4.8pf   15pf
  STD偏差   0.3％   0.17％
  面积   3000um2   -3000um2
图2显示在一12英寸晶片上的单元的单元电容分布图。每100单元的平均电容是5.35fF，在5.2fF时-3σ，在5.5fF时+3σ，其中，西格玛标准偏差(σ)等于0.055fF。若将许多单元作为一个单位使用，分布将更窄。例如：将大约1000个5fF的单元一起连接起来可制作一个5pF单位的开关电容电路的电容。标准偏差将降低至单元电容的1/sqrt(N)＝1/sqrt(1000/100)或1/3.1。平均电容比的一标准偏差将从0.05/3.1＝0.016f降至5.35f，大约0.30％。换言之，最坏情形下的失配可控制在0.30％或8-位精度以下，这对大多数的开关电容电路来说足够好了。上述数据是基于一晶片。实际的电路尺 寸几百微米。这可理解为，具有更厚栅极介电材料的晶体管可以是一嵌入式DRAM单元的存取晶体管或甚至是一逻辑电路的I/O晶体管，这不是逻辑电路设计的核心部分。 
在图1显示的实施例中，模拟电路部件，例如开关晶体管106、108和开关电容102、104是用制造DRAM模块的同一工艺形成，如此一来，开关晶体管106、108的栅极介电材料层相对于核心逻辑电路晶体管具有相对更厚的EOT。在制造期间，SoC需要遵照某些预定的设计规则和条件。例如：如果具有介电常数小于8的非高K材料用于栅极介电材料时，EOT需等于或小于25
Figure 2007101997351_4
。如果使用具有介电常数大于8的非高K材料，EOT需等于或小于50
Figure 2007101997351_5
。 
因为开关晶体管106、108和开关电容102、104用DRAM制造工艺制造，而没有使用单独一套模拟电路工艺，开关电容电路100的制造成本和周期可大大降低。例如：在SoC芯片用90nm节点技术的工艺流程制造的情况下，下列表2显示，相对于传统方法，本发明所提议的实施例可以节省4个光刻掩模(即：N阱、P阱、N型LDD和P型LDD离子植入掩模)。 
表2 
   用本发明提议的实施例制造的SoC  用传统方法制造的SoC
  需要的掩模  A掩模  A+4掩模
  制造成本  X  X+10％
  制造周期  Y天  Y+10天
节省4个光刻掩模可分别降低10％的制造成本和10天的制造周期。开关晶体管108具有比核心逻辑电路之晶体管相对厚的栅极介电材料。该厚的栅极介电材料设计成预防妨碍DRAM功能的泄漏电流。该较厚的栅极介电材料晶体管可用于任何模拟电路，而不增加额外成本，因它们用同一DRAM工艺制造。例如：这种较厚的氧化物器件也可在锁相环(phase-lock-loops)中用作去耦电容和反馈滤波器(环路滤波器)。此外，尽管该厚和薄的栅极晶体管的EOT可以不同，为了简化制造工艺，它们的制造材料可以相同。 
图3是一剖面300，根据本发明一实施例，剖面300显示如何将一DRAM单元的MiM结构302用作图2显示的开关电容电路中的电容。金属-绝缘体-金属(MiM)结构已经被用于形成电容，因其具有低介面反应特性，这可提高电容性能。在剖面300中，MiM结构302形成为DRAM存储器单元304的一部分，并连接在作用区域306和接触孔308之间。DRAM存储器单元304设置在 衬底上，该衬底包括半导体材料，如：玻璃、体硅或SOI。MiM结构302可用镶嵌或光刻/等离子体工艺形成。底部或顶部电极可用含金属材料制成，如铝合金或铜。由于MiM结构302的单位面积高电容比，将它们作为充电泵或开关电容用作SoC应用中的单元电容是比较理想的。这种MiM电容可以下述的一些特定排列形成，以降低制程变异。 
图4是一二维电容阵列400，根据本发明一实施例，该电容阵列400包括于SoC中实现的7×7MiM电容单元404。该电容阵列中的每一MiM单元通过互连与相邻的MiM单元连接(图未示)。在该电容阵列外面部分上的MiM单元环，不用于提供功能，而是与虚拟单元一起实现，以确保所有内部单元402在印刷和蚀刻工艺期间以非常低的缺陷率均匀地进行。这些虚拟单元若需要时，可起去耦电容的功能。 
值得注意的是，电容阵列典型地可构建成具有0.5pF或1pF的电容。也值得注意的是，7×7格式仅是一范例，电容阵列可以是不同于图4显示的各种模式。 
图5是一示意图500，根据本发明一实施例，该示意图500显示用于SoC上的包括电容阵列502、504、506、508的一中心电容布线结构。在该实施例中，每一电容阵列502、504、506、508与图4中的电容阵列400相同，并且当一起使用时，它们用于构建图1显示的开关电容电路100中使用的电容102、104。例如，每一电容102、104用两个相等的互相对角地放置并连接的电容阵列形成。电容102通过将电容阵列502和508对角地连接(用线510表示它们的连接)在一起而形成，而电容104通过将电容阵列504和506对角地连接(用线512表示它们的连接)在一起而形成。通过这种方式构建电容，在水平、垂直或对角方向上的任何制程变异都可以消除，这样，电容102、104之间的电容比可保持稳定。可理解的是，为了消除水平、垂直或对角方向上的制程变异，根据一参考中心点，其它电容布线对称排列也可使用。对本申请来说，这种排列是指中心对称排列。值得注意的是，图4中的虚拟环不必单独地围绕单位502、504、506、508，但可作为围绕它们整体。 
在SoC中，其他部件，如逻辑电路I/O区域内的晶体管和PLL电路反馈滤波器，可用制造嵌入式存储器部件的厚氧化物晶体管的同一掩模制造，总制造成本可大大降低。 
上述说明提供了许多不同的实施例或实现本发明不同特征的实施例。描 述部件和工艺具体实施例以助于阐明本发明。当然，它们仅仅是实施例，而不是限制权利要求中描述的发明。 
尽管在此仅用一个或多个具体实施例说明及描述本发明。然而，既然可作出未脱离本发明思想及权利要求等同范围的其它变化形式及结构，因此其并不企图受所显示的细节的限制。相应地，可以用与本发明范围一致的方式构建大范围内的附属权利要求，如权利要求所述。 

Claims (6)

1.一种片上系统半导体电路，包括：
一逻辑电路，该逻辑电路具有至少一带有一第一栅极介电材料的第一晶体管；
至少一连接该逻辑电路的动态随机存取存储器单元，该至少一动态随机存取存储器单元具有至少一存储电容和至少一带有一第二栅极介电材料的第二晶体管；及，
一与该逻辑电路和该存储器单元一起操作的模拟电路，该模拟电路具有至少一开关电容和至少一带有一第三栅极介电材料的第三晶体管；
其中，该开关电容与该存储电容实质上具有相同的结构，并且每一电容形成于一由电容单元组成的二维阵列中，其中，该阵列的一外行或外列包含不用于提供任何功能的电容单元。
2.如权利要求1所述的电路，其特征在于，该开关电容是一金属-绝缘体-金属电容。
3.如权利要求1所述的电路，其特征在于，该开关电容是一冠型金属-绝缘体-金属电容。
4.如权利要求1所述的电路，其特征在于，该第一栅极介电材料晶体管包含一介电常数小于8的非高K材料，且该第一栅极介电材料具有一厚度等于或小于
Figure FSB00000674518600011
的等效二氧化硅层。
5.如权利要求1所述的电路，其特征在于，该第一栅极介电材料晶体管包含一介电常数大于8的高K材料，且该第一栅极介电材料具有一厚度等于或小于
Figure FSB00000674518600012
的等效二氧化硅层。
6.一种片上系统半导体电路，包括：
一逻辑电路，该逻辑电路具有至少一带有一第一栅极介电材料的第一晶体管；
至少一连接该逻辑电路的动态随机存取存储器单元，该至少一动态随机存取存储器单元具有至少一存储电容和至少一带有一第二栅极介电材料的第二晶体管；及，
一与该逻辑电路和该存储器单元一起操作的模拟电路，该模拟电路具有至少一开关电容和至少一带有一第三栅极介电材料的第三晶体管；
其中，该开关电容与该存储电容实质上具有相同的结构，并且每一电容形成于由至少二个电容单元组成的中心对称排列的二维电容阵列中，其中，该阵列的一外行或外列包含不用于提供任何功能的电容单元。
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