CN101164237B - 高速采样方法及电路 - Google Patents

Abstract

本发明揭露了一种高速采样系统及模数转换器。信号采样方法的一个实施例包括以速率Fs接收模拟信号并且生成所述信号的第一样本，并且以速率Fs/N从所述第一样本生成第二子样本，并且具有约(360/N)*(i-1)度的相对相位，其中i从1变化至N。在第一实施例中，在任何时间点上最多有两个第二采样器跟踪所述第一采样器的输出。在第二实施例中，在任何时间点上N个第二子采样器中仅有一个跟踪所述第一采样器的输出。第三实施例进一步包括以速率Fs/N从所述第二样本生成第三样本，并且相对相位为约((360/N)*(i-1)+180)度，其中i从1变化至N。一种交错模数转换的方法包括接收所述第三样本的相应时间交错ADC。

Description

高速采样方法及电路

技术领域

本发明一般涉及电子装置。尤其涉及一种高速采样电路，以及模数转换器(ADC)架构。 

技术背景

高速网络正不断演进。该演进包括网络工作速度的不断加快。网络实现已经形成的一种选择是通过双绞线物理连接的以太网络。提供个人计算机、工作站及服务器之间互连的高速LAN(局域网)中现今最为普遍的一种是10BASE-T形式的以太网。 

高速LAN技术包括100BASE-T(快速以太网)及1000BASE-T(千兆位以太网)。高速以太网技术使得每秒10兆位(Mbps)性能的10BASE-T向100Mbps性能的100BASE-T平滑演进。千兆位以太网以以太网的基本简单性提供了每秒1千兆位的数据率。因此就有将工作性能推进至甚至大于数据率的需求。 

通信网络速度的加快要求该通信网络所使用的ADC的速度亦加快。时间交错ADC架构可有效地提供高速模数转换，所述转换使用在比该模数转换的频率低得多的频率单独工作的ADC。因此，时间交错ADC架构可用来增大这些ADC的有效工作频率。 

图1示出了时间交错模数转换器架构。N个子样本、采样保持电路110、112及114接收模拟信号。每个采样保持电路的时钟工作频率为Fs/N，并且相位为约(360/N)*(i-1)，其中，i从1变化至N。各个采样保持电路在计算时刻上对输入模拟信号进行采样。将这些样本输入相应的M位ADC120、122及124。ADC120、122及124亦包括工作频率为Fs/N的时钟，并且相位为约(360/N)*(i-1)。该时钟信号的延迟相位关系产生来自这些ADC的以频率Fs生成的数字样本。结果是有效采样频率为Fs。N为时间交错ADC的数量，T为有 效采样频率Fs的周期。 

图1的时间交错架构为完全子采样(即，N个采样保持电路中的每一个生成子样本，并且这些子样本由ADC处理)。对于所需采样频率Fs高于可用的单独ADC或采样保持电路的工作频率这一应用来说，该时间交错架构是有益的。各单独ADC及采样保持电路必须仅在时钟频率Fs/N下工作。 

然而，图1的时间交错ADC架构受若干限制。例如，该时间交错ADC构架受增益误差、偏移误差及相位定时误差的影响，导致了该混合的子样本信号的信噪比(SNR)降级。 

图2示出了时间交错模数转换器架构的另一实施例。该实施例包括奈奎斯特率采样保持电路210，该电路对于N个M-位子采样ADC220、222、224生成样本。该前端采样保持电路通过以速率Fs保持采样模拟信号而有效地消除相位定时误差。该采样信号在被子采样之前保持不变。基本上，采样保持电路210使得该模拟信号的改变放缓。只要在采样保持电路210输出的静态(采样)期间进行该子采样，可消除该相位定时误差。 

尽管与图1实施例相比，图2的实施例可减少相位定时误差，但该实施例仍有所限制。首先，图2的该采样保持电路接收高频模拟信号，并且需以全速率Fs内部处理样本。其次，该采样保持电路输出仅在1/Fs时间周期内为稳定(或慢移)的。因此，ADC220、222及224的处理仍然是困难的。 

需要一种用于模拟信号高速采样及保持的方法及装置。该方法及装置需适用于时间交错ADC，并且消除上述缺点。 

发明内容

本发明包括一种对信号进行采样及保持的装置及方法，并且适于与时间交错ADC系统一起使用。 

一种信号采样的方法，包括：第一采样器以速率Fs接收模拟信号并且生成第一样本；第二采样器以速率Fs/N从所述第一样本生成第二子样本并且具有约(360/N)*(i-1)度的相对相位，其中i从1变化至N；及对所述第二采样器的时钟进行控制以保证在任何时间点上最多有两个第二采样器跟踪所述第一采样器的输出。 

较佳地，在任何时间点上所述N个第二采样器中最多有一个跟踪所述第一采样器的输出。 

较佳地，所述N个第二采样器中的每一个在某些时间点上跟踪所述第一采样器的输出。 

较佳地，进一步包括对第二采样器的输出进行缓冲，所述经缓冲的输出对多个时间交错ADC中的相应ADC进行驱动。 

较佳地，通过在Fs时钟信号的一个相位期间跟踪所述模拟信号，并且在所述Fs时钟信号的另一相位期间保持所述第一采样器的输出而生成所述第一样本。 

较佳地，由开关电容电路生成所述第二样本。 

较佳地，进一步包括通过在Fs/N时钟信号的一个相位期间跟踪所述第一采样器的输出信号，并且在所述Fs/N时钟信号的另一相位期间保持所述第二采样器的输出而生成所述第二子样本。 

较佳地，所述第二子样本的跟踪至保持的转换在保持所述第一采样器输出的期间发生。 

较佳地，所述第一采样器包括开关，当所述开关闭合时，所述开关的电阻 维持为基本恒定，并且所述开关接收所述模拟信号的全信号摆幅。 

较佳地，通过对驱动所述开关的时钟信号进行调制的电路将所述开关的电阻维持为基本恒定，藉此来维持所述开关内晶体管的基本恒定的栅源电压。 

一种高速交错模数转换方法，包括：第一采样器以速率Fs接收模拟信号并且生成所述信号的第一样本；第二采样器以速率Fs/N从所述第一样本生成第二样本，所述第二样本具有约(360/N)*(i-1)度的相对相位，其中i从1变化至N；对所述第二采样器的时钟进行控制以保证在任何时间点上最多有两个第二采样器跟踪所述第一采样器的输出；处理所述第二样本；及相应的时间交错ADC接收所述经处理的第二样本。 

一种采样电路，包括：第一采样器，其以速率Fs接收模拟信号并且生成第一样本；N个第二采样器，第i个第二采样器以速率Fs/N从所述第一样本生成第二子样本并且具有约(360/N)*(i-1)度的相位，其中i从1变化至N；其中，对所述第二采样器的时钟进行控制以保证在任何时间点上最多有两个第二采样器跟踪所述第一采样器的输出。 

较佳地，任何时间点上所述N个第二采样器中最多有一个采样器跟踪所述第一采样器的输出。 

较佳地，所述N个第二采样器中的每一个在某些时间点上跟踪所述第一采样器的输出。 

较佳地，还包括第二采样器的缓冲输出，所述经缓冲的输出对多个时间交错ADC中的相应ADC进行驱动。 

较佳地，通过在Fs时钟信号的一个相位期间跟踪所述模拟信号，并且在所述Fs时钟信号的另一相位期间保持所述第一采样器的输出而生成所述第一样本。 

较佳地，通过在Fs/N时钟信号的一个相位期间跟踪所述第一采样器的输出信号，并且在所述Fs/N时钟信号的另一相位期间保持所述第二采样器的输出信号而生成所述第二子样本。 

较佳地，在所述第一采样器输出的保持期间发生所述第二采样器的跟踪至保持的转换。 

如权利要求12所述的采样电路，其特征在于，所述第一采样器包括开关，当所述开关闭合时，所述开关的电阻维持为基本恒定，并且所述开关接收所述模拟信号的全信号摆幅。 

较佳地，通过对驱动所述开关的时钟信号进行调制的电路将所述开关的电阻维持为基本恒定，藉此来维持所述开关内晶体管的基本恒定的栅源电压。 

较佳地，对所述第二采样器的时钟的占空比进行控制以保证在任何时间点上最多有两个所述第二采样器跟踪所述第一采样器的输出。 

以示例的方式阐明本发明的原理，结合附图参考下文的详细描述可清楚地了解本发明的其它方面及优点。 

附图说明

图1示出了时间交错模数转换器架构； 

图2示出了另一时间交错模数转换器架构。 

图3A、3B及3C为示出高速采样方法实施例的流程图； 

图4A及4B示出了提供微分输出的开关电容S/H电路的电路图及时序图； 

图5示出了双采样开关电容微分电路的电路图； 

图6示出了包括双采样子样本ADC的时间交错模数转换器架构； 

图7A示出了可在高速时间交错ADC架构内实现的采样架构； 

图7B示出了用于控制图7A的子采样的采样保持电路架构的时钟信号； 

图7C示出了开关控制电路； 

图8示出了包括在互补相位进行采样的子采样采样保持架构； 

图9示出了为在采样保持架构内的运放提供虚地的子采样采样保持架构； 

图10A示出了与高速开关串联的双采样、子采样的采样保持电路架构； 

图10B及10C示出了用于控制图10A的双采样、子采样的采样保持电路架构的时钟信号； 

图11示出了图7的采样架构，其与交错ADC连接； 

图12示出了图8的包括在相反相位进行采样的子采样采样保持电路，其与时间交错ADC连接。 

图13示出了为图9的采样保持架构内的运放提供虚地的子采样采样保持架构，其与时间交错ADC连接。 

图14示出了与图9的高速开关串联连接的双采样、子采样的采样保持电路架构，其与时间交错ADC连接。 

图15示出了与以太网连接的装置，其可包括采样保持以及模数转换的实施例。 

具体实施方式

如用于说明的附图所示，在高速采样保持电路以及高速ADC架构的装置及方法中实现本发明。图3A、3B及3C示出了对信号进行采样并从该信号生成数字样本之方法的高层次实施例。图4A、5及6示出了可用于该高速采样及ADC架构之代替实施例的电路。图7A、8、9及10A分别示出了采样器的实施例。这些实施例可使用图3A、3B及3C所示的方法。图11、12、13及14示出了高速采样及时间交错ADC架构。图15示出了可使用该高速采样及交错ADC实施例的以太网元件的一般实现。 

如前所述，图3A、3B及3C示出了对信号进行采样并从该信号生成数字样本之方法的高层次实施例。详述使用这些方法的电路可使这些方法的特征及益处更为清楚。 

图3A为包括另一种信号采样方法之步骤的流程图。第一步骤310包括以速率Fs接收模拟信号及生成第一样本。第二步骤320包括以速率Fs/N从该第一样本生成第二样本，该第二样本具有(360/N)*(i-1)度的相对相位，其中i从1 变化至N。第三步骤330包括以速率Fs/N从该第二样本生成第三样本，其相对相位为约((360/N)*(i-1)+180)度。以速率Fs生成第一样本与以速率Fs/N生成第二及第三样本的混合形成了以Fs/N速率生成的采样及保持输出。 

图3B为包括信号采样方法之步骤的流程图。第一步骤312包括第一采样器以速率Fs接收模拟信号及生成第一样本。第二步骤322包括第二采样器以速率Fs/N从该第一样本生成第二子样本并且具有(360/N)*(i-1)度的相对相位，其中i从1变化至N；并且其中，在任何时间点上最多有两个第二子采样器跟踪该第一采样器的输出。一个代替实施例包括在任何给定时间点上最多有一个第二子采样器跟踪该第一采样器的输出。以速率Fs生成第一样本与以速率Fs/N生成第二样本的混合形成了以Fs/N速率生成的跟踪及保持输出。 

图3C为包括高速交错模数转换方法之步骤的流程图。第一步骤314包括以速率Fs接收模拟信号及生成第一样本。第二步骤324包括以速率Fs/N从该第一样本生成第二样本，该第二样本具有(360/N)*(i-1)度的相对相位，其中i从1变化至N。第三步骤334包括以速率Fs/N从该第二样本生成第三样本，其相对相位为((360/N)*(i-1)+180)度。第四步骤344包括处理该第三样本。第五步骤354包括相应的时间交错ADC接收该经处理的第三样本。 

开关电容电路

图4A及4B示出了提供微分输出的开关电容S/H电路的电路图及时序图。如下文所述，开关电容电路适用于使用前述的对模拟信号采样并生成数字样本之方法的电路。开关电容电路可包括：第一电容，所述电容器在时钟信号的一个相位(例如该时钟信号为高电平)对输入信号进行采样(采样使该电容充电)，并且在该时钟信号的第二相位期间将该电荷转移至处理电路。该处理电路可包括在该开关电容电路的运放420的反馈中的开关电容。 

图4A示出了接收模拟信号并生成采样及保持(S/H)信号的开关电容电路。通过时钟信号phil及phile闭合开关410、412而对该模拟信号进行采样，致使充电电容(Ccharge)充电。图4B中的控制信号的定时波形反映了该充电序列，称为采样。开关413及414亦闭合，致使反馈充电电容(Ccharge′)预充 电至由两个参考电压vcmin及vcmout所确定的电压。电压vcmout可保持为与运放420之输出的共模电压相等。电压vcmin可设置为可使开关412、416、413及417快速精确工作的电压。包括附加的电压vcmin′以阐明该充电电容Ccharge的任一侧可使用不同的电源电压。电压vcmin′可设置为与该输入模拟信号的输入共模电压相等的(不同的)电压。开关415、416、417及418由时钟信号phi2及phi2e控制，并且在采样相位期间断开。 

后续相位(估值相位、处理)包括将该充电电容的电荷转移至该反馈电路。如图4B的时序图所示，时钟信号phil及phile在该相位期间为低电平，而时钟信号phi2及phi2e在该相位期间为高电平。 

图4A的开关电容电路采样器的一个不良特征为运放420(设该运放为甲类放大器)仅在该估值相位期间有助于该模拟信号的采样。由于该运放在采样相位及保持相位这两者期间俱耗电，因此需要更有效地利用该运放。 

双采样电路

图4A的开关电容电路并非最优，因为运放(仍设该运放为甲类放大器)在对开关电容电路充电的期间对处理没有帮助。即，该运放耗电，但在开关电容电路的采样期间并不提供任何有用的益处。图5示出了双采样的开关电容微分电路的电路图。该电路结构可更有效地使用运放。因此，双采样电路的一个特征为使用双采样电路的时间交错ADC系统仅需一半数量的运放与ADC(设各ADC包括双采样电路)。如下文所述，双采样的开关电容微分电路可适用于使用前述的对模拟信号采样并生成数字样本之实施例的电路。 

图5的双采样电路包括两组往复转换工作的(乒乓(ping-pong))电容(Cping，Cpong)。当“乒”电容采样(充电)时，该“乓”电容处于估值相位。估值相位一般包括将相应电容的电荷转移至运放。在相反相位中，这些电容的角色互换。即，当乒电容处于估值相位时，乓电容采样(充电)。由于其优化了运放510的运算使用，该乒乓结构是有益的。即，在采样的两个周期中都使用作为开关电容ADC架构的主要耗电元件之一的运放510。由占空比约为50％的时钟来决定该乒乓架构中两个不同的相位。 

用于图5的双采样电路的时钟信号如图4B所示。用时钟来触发输入乒乓电路的开关电容电路以使它们为异相。此外，亦用时钟来触发位于运放510反馈端的开关电容电路进以使它们为异相。当充电电容Cpong充电时，充电电容Cping放电，并且当充电电容Cping充电时，充电电容Cpong放电。 

图5电路的双采样所提供的转换速率是图4电路的两倍。即，各时钟周期生成的样本数量是图4电路的两倍。对于图2所示的方块图，若该采样频率为Fs，则各时间交错ADC输出的样本速率为2*(Fs/N)，分辩率为M-位。因此，通过使用具有时间交错ADC的双采样，仅需使用一半数量的ADC。 

图6示出了时间交错模数转换器，它包括双样本的子采样ADC。各双样本子ADC的时钟(Fs/N)的相位为(360/N)*(i)，其中i现在从0变化至(N/2-1)。触发该双采样的“乓”相位的时钟与触发该“乒”相位的时钟异相约180度，并且可在各ADC内部生成。代替实施例包括N/2个子ADC的每一个接收两个相位为(360/N)*(i)与(360/N)*(i)+180(约)的时钟。 

举例来说，若N＝8，则图5的双采样实施例仅需4个双采样子ADC。用于该子ADC的时钟(Fs/8)的相位分别为0、45、90、135度。应注意，当运放的数量减少为一半时，相关开关电容电路的开关与电容的数量并不因实现双采样结构而减少。 

如前所述，可以以不同电压作为共模电压in(vcmin，vcmin′)的偏置。这允许开关电容电路提供两种不同电源之间的隔离。两种电源的存在使得充电电容Cping、Cpong的任一侧的开关可由具有不同的on/off(通/断)电压电平的时钟来控制。此外，存在一个以上的电源使得该模拟信号可参考与采样保持电路的输出信号不同的电源(更高或更低)。 

使用具有相关的时间交错ADC的图5的双采样电路可导致由于增益误差、偏移误差及定时误差引起的SNR降级。然而，在已对这些误差进行补偿的时间交错转换器中，只要对来自双采样ADC的信号进行独立处理，双采样的SNR降级的影响可降至最小。 

值得注意的是，在图6中，ADC(现标注为M-位双样本子采样ADC)包括两个输出端，每个样本一个。 

在讨论图7、8、9、10的采样电路之前，先对在此使用之术语“采样器”、“跟踪”、“保持”及“样本”作出概括的评述。采样器具有至少一个时钟信号输入端及至少一个模拟信号输入端及输出端，并且可以执行这样一种功能，即，在该时钟信号的一个相位(跟踪相位)期间紧随(“跟踪”)输入模拟信号至输出端并且在该时钟信号的其他相位(保持相位)对该采样器的输出进行基本恒定的“保持”。通过在一个相位内对输入端至输出端进行跟踪，并且在保持相位期间对在跟踪相位结束之前保持在输出端的最后跟踪值进行保持而生成“样本”。 

图7A示出了可在高速时间交错ADC架构内实现的采样电路实施例。该采样电路包括以速率Fs接收模拟信号并生成第一样本的第一采样器(示为开关700)。N个第二采样器730、732及734，各接收第一采样器的输出，第i个第二采样器以速率Fs/N生成相对相位为约(360/N)*(i-1)度的第二子样本，其中i从1变化至N。控制触发第二采样器的时钟(定时/相位)以使在任何时间点上最多有两个第二采样器跟踪第一采样器的输出。另一实施例包括在任何时间点上跟踪第一采样器的输出的N个第二采样器中的最多一个。 

采样器700、730、732及734的实施例包括由时钟信号驱动的开关。各时钟信号包括驱动相应开关接通(闭合)的“on”周期，以及驱动相应开关关断(断开)的“off”周期。当开关接通时，该开关的输入信号传递至该开关的输出端，并且当开关关断时，该开关的输出实质上不移动(与保持状态相应)。由时钟信号控制的开关在开关接通(闭合)时执行跟踪功能，并且当开关关断(断开)时执行保持功能。接通至关断的转换提供了开关的输入信号的采样。样本值为开关接通最后时刻的输入信号的值。 

该采样实施例包括子采样。更具体地，第二组采样器730、732及734的时钟频率(Fs/N)比第一采样器700的低。结果，将采样电路的输出信号进行保持以用于子ADC处理的持续时间更长。 

在第一采样器(开关)700的“off”期间，第二组采样器730、732及734从“on”转换至“off”。因此，在保持第一采样器700的输出的期间，第二采样器从跟踪转换为保持。只要第二采样器730、732及734的经子采样的采样 在第一采样器时钟(Fs)的下降沿之后并且在第一采样器时钟(Fs)下一上升沿之前发生，子采用时钟(Fs/N)之间的偏移(skew)不会造成SNR的降级。参考子采样时钟(Fs/N)的周期，将经混合的第一及第二采样器的输出保持较长时间周期。即，在Fs/N时钟的off周期期间保持第二采样器的输出。这样是极其有利的特征，因为与该采样保持电路的输出连接的ADC的输入可稳定保持较长时间。 

应注意，图7A的电路结构实际是跟踪保持电路而非采样保持电路，因为该第一采样器与该第二采样器以不同的频率工作，因此，该第一采样器与该第二采样器的时钟频率不可能为相反的相位。 

该第二组采样器730、732及734对第一采样器700的输出进行跟踪，大致为每次一个采样器。这有利地使得第一采样器承受的负载量减少。只要通过对控制第二采样器730、732及734的时钟信号的占空比进行控制来保证第二采样器730、732及734的on-周期(跟踪时期)不交叠，就可确保这一减少负载的优点。一实施例可包括一些交叠，但控制该交叠以确保同一时间进行跟踪的第二采样器不超过两个。此外，对在任何时间点上被接通的或者跟踪第一采样器700输出的第二采样器730、732及734的数量进行限制，以限制该第一采样器700的负载。 

图7B示出了用于控制图7的采样电路的示范时钟信号。该时钟信号包括Fs时钟，以及频率为Fs/N、相位为约(360/N)*(i-1)与(360/N)*(i)的两个并发的第二采样器时钟。该时钟波形示出了以不同时间间隔接通的第二采样器。更具体地，在图7B中，对第二采样器进行控制以使每次接通或者跟踪最多一个第二采样器。各第二采样器在一些时间点上对第一采样器的输出进行跟踪。 

充电电容(Ccharge)的输出端包括缓冲器710、712及714。缓冲器710、712及714提供信号驱动以驱动与采样电路的输出端连接的ADC。 

图7A的采样电路包括单端实现。然而，也可容易地以有差别的实现来实现。 

第一采样器

多种电路实施例可用于实现第一采样器700。例如，可通过在Fs时钟信号的一个相位期间跟踪模拟信号、并且在时钟信号的另一个相位期间保持第一采样器的输出而生成第一样本。一个实施例包括Fs时钟信号，它在跟踪期间驱动跟踪/保持开关使之闭合，并且该Fs时钟信号在保持期间驱动该跟踪/保持开关使之断开。第一采样器的另一实施例为开关，当开关闭合时，开关的电阻维持为基本恒定，并且该开关接收模拟信号的全信号摆幅。一个实施例中，通过对驱动该开关的时钟信号进行调制的电路来将开关的电阻维持为基本恒定，藉此来维持该开关内晶体管的基本恒定的栅源电压。图7C示出了可达成这一功能的电路。 

亦可有其他实施例，所述实施例通过对驱动开关的时钟信号进行调制的电路来将该开关的电阻维持为基本恒定，无需保持开关内晶体管的基本恒定的栅源电压。在这种实施例中，亦要考虑由信号摆动所带来的开关阈值电压的变化。 

第二采样器

亦可使用开关来实现第二采样器。第二采样器可另外再附加开关电容电路。一个实施例包括第二子样本，通过在Fs/N时钟信号的一个相位期间跟踪第一采样器的输出信号，并且在Fs/N时钟信号的另一个相位期间保持第二采样器的输出而生成该第二子样本。一个实施例包括在第一采样器输出的保持相位期间发生从跟踪到保持第二采样器的转换。 

图8示出了包括在相反相位进行采样的子采样采样保持架构。该实施例为图7所示实施例的演变。一般地，该实施例包括以速率Fs接收模拟信号并且生成第一样本的第一采样器700。N个第二采样器730、732及734，每个都接收第一采样器的输出，第i个第二采样器以速率Fs/N生成相对相位为约(360/N)*(i-1)度的第二子样本，其中i从1变化至N。N个第三采样器830、832及834接收第二采样器的输出，第i个第三采样器以速率Fs/N生成相对相位为约((360/N)*(i-1)+180)度的第三子样本。 

图8示出了单端实现。然而，可容易地修改该实施例使之包括有差别的实现。 

如图8所示，缓冲器840、842及844位于第二采样器820、822及824与第三采样器830、832及834之间，并且缓冲器850、852及854位于第二采样器830、832及834的输出端。图8的第二采样器/第三采样器实施例，将图7的该跟踪保持电路转换为采样保持电路。第三采样器830、832及834的第三采样与第二采样器820、822及824的第二采样互补(异相180)。然而，该实施例包括用于全信号振幅的缓冲器，并且不包括双采样。 

图9示出了配置为采样保持电路的另一采样电路。该采样保持电路提供采样保持电路内运放的虚地。在此，第二采样器及第三采样器是以开关电容电路实现的。 

图9的N个子采样电路，实际上将图7的跟踪保持电路转换为采样保持电路。其结果是可以有这样一种运放设计，即该运放包括比图7实施例可能存在的高电压振幅低的输入信号电压振幅。这可以有利地提供对采样电路的精度及线性的改进。 

以时钟频率Fs用时钟触发第一采样器900(开关)(断开及闭合)而得到第一样本。N个第二采样器中的每一个接收第一采样器900的输出。通过包括开关911及931与电容Ccharge的第二采样器生成第二样本。当开关921、941断开时开关911、931闭合，从而对相关充电电容Ccharge进行充电。(N个链中的)第一第二采样链的第二采样期间，确立时钟信号p1e<1>及p1_s<1>，接通开关931、911。通过解除对时钟信号p1e<1>的确立而完成采样。第三采样器包括开关921及941以及电容Ccharge。通过时钟信号p2e<1>及p2_h<1>在相反相位对充电电容Ccharge的电荷进行采样，接通开关941及921，并且转移至运放的反馈端的处理电路。图10B及10C将更详细地分析时钟信号。 

一般地，对于第i个第二采样器及第i个第三采样器，p1e<i>的频率为Fs/N，相位为(360/N)*(i-1)，并且在p1_s<i>之前关断；p1_s<i>频率为Fs/N，相位为(360/N)*(i-1)，但相对于p1e<i>延迟，并且占空比为约1/N；p2e<i>频率为Fs/N，相位为(360/N)*(i-1)+180并且在ρ2_s<i>之前关断；ρ2_s<i>频率为Fs/N，相位为(360/N)*(i-1)+180，但相对于p2e<i>延迟，并且占空比为约1/N。 

图9的第二采样器911及912对第一采样器900的输出进行采样，并且它 们由占空比为1/N的Fs/N时钟信号控制，以使得在同一时间内没有两个第二采样器对第一采样器900的输出进行跟踪。因此，第一采样器900负载较轻，以较少功耗提供更大带宽。 

图10A示出了与高速开关1000串联的双采样、子采样的采样保持电路架构。本实施例提供了图7、8及9的实施例的结合的优点，而且还提供了双采样。 

如图所示，图10A示出了生成N个样本并且对输出进行保持的N/2个采样保持电路。现将描述N/2链中的单独一个。应理解，其它N/2-1链以类似方式工作。 

第一链包括运放1090。N/2链包括运放1092。通过使用“乒”与“乓”开关电容电路把包括第二采样器及第三采样器的开关电容电路配置为双采样模式。两个充电电容Cping及Cpong相当于前述乒与乓开关电容电路。乒与乓充电电容Cping及Cpong通过开关1023及1024在运放1090的作为虚地的输入端节点处连接在一起。如前述图5所述的双采样说明，两个充电电容Cping或Cpang中的一个处于充电(采样)时另一个处于放电(估值)。因此，在乒及乓两个充电相位中有效地使用运放1090。通过时钟信号p1_s<i>、p1e<i>、p1_h<i>、p1<1>、p2_s<i>、p2e<i>、p2_h<i>、p2<i>来对开关电容电路的充电(采样)与放电(估值)相位进行控制。对于i＝1，控制时钟信号p1_s<1>驱动开关1011，p1e<1>驱动开关1013、1024、1031、1033，p1_h<1>驱动开关1022、p1<1>驱动开关1041、1043，ρ2_s<1>驱动开关1012、p2e<1>驱动开关1023、1014、1032、1034，p2_h<1>驱动开关1021，以及p2<1>驱动开关1042与1044。 

图10A的采样保持电路中亦包括反馈电路。运放1090的反馈电路包括开关电容电路，所述开关电容电路含有类似的充电电容Cping′及Cpong′。充电电容可与前述充电电容Cping及Cpong不同。可以前述类似含义来使用节点ncmin、vcmin′及vcmout。 

作为示例，图10A的双采样、子采样的采样保持电路的工作如下，其中，N＝8。由时钟信号Fs控制，通过第一采样器以速率Fs生成第一样本。每1/Fs生成这些样本。由第二采样器以速率Fs/N生成第二样本。对于N＝8，需要4 个运放，并且时间交错ADC的相关组仅需4个ADC。 

N＝8的样本生成后，该双采样、子采样的采样保持电路的第一链(与第一ADC相应)处理来自第一采样器的样本1与5。双采样、子采样的采样保持电路的第二链(与第二ADC相应)处理来自第一采样器的样本2及6。双采样、子采样的采样保持电路的第三链(与第三ADC相应)处理来自第一采样器的样本3与7。双采样、子采样的采样保持电路的第四链(与第四ADC相应)处理来自第一采样器的样本4与8。 

图10A实施例的开关电容及时钟方案包括双采样，并且相比于图7实施例提供的数个性能上的提高。图10A实施例提供了从输入端转移至输出端的共模信号减少。输入可以参考不同于输出端的电源。本实施例对于充电电容的寄生电容较不敏感。采样保持电路的输出端仅包括子采样信号，藉此来减少与高速跟踪信号相关联的的非线性。图10A的运放1090所经受的输入信号摆幅比其他实施例的缓冲器小得多，藉此使得精确度及线性的设计要求更易满足。再者，图10A的实施例包括双采样，因此从改进的功耗中得益。 

图10B及10C示出了图10A电路的示范性时钟信号的时序图。 

如图10C所示，在时钟Fs的下降沿1060之后(在时间t任意选择)，子采样时钟p1e<1>的下降沿1062发生。时钟p1e<1>的占空比约为50％，并且与开关1013以及图10A所示的其它开关连接(驱动)。生成另一时钟p1_s<1>(图10C)以使这一时钟具有约等于1/N的低占空比。选择这一占空比以使第二子采样采样器中没有两个电容(或至多不超过两个电容)在同一时间装载第一采样器1000。由p1_s<1>驱动的开关1011与由时钟信号Fs控制的第一采样器开关1000串联。在时钟发生器电路中，在p1e<1>的下降沿1062之后，强制p1_s<1>的下降沿1064发生。因此，由于由p1e<1>采样的开关1013不具有信号依赖电荷，所以不会导致信号依赖电荷注入，并且其关断也不会导致信号依赖电荷注入。 

根据第一采样器1000的高速时钟Fs的下降沿1060得到第一样本。在时钟p1e<1>下降沿1062处，第二子采样采样器的“乒”部分对(8个中的)第一样本采样。相应的时钟p1_s<1>的占空比为1/N，保证了当第二子采样采样器的乒 部分执行采样时，在子采样第二采样器的组中没有其它采样器装载第一采样器1000。该估值相位由与p1e<1>及p1_h<1>互补的时钟信号p2e<1>及p2_h<1>控制。第三采样器执行估值。在估值相位期间，将第一样本转移至图10A的采样保持电路的输出端。这是通过以时钟信号p2e<1>来接通开关1023然后以时钟信号p2_h<1>来接通开关1021而达到的。该两个操作系通过p2e<1>的上升沿1066及p2_h<1>的上升沿1068达到的。 

根据第一采样器1000的高速时钟Fs的下降沿1070得到第五样本。在时钟p2e<1>下降沿1072处，由第二子采样采样器的“乓”部分对(8个中的)第五样本采样。相应的时钟p2_s<1>的占空比为1/N，保证了当该第二子采样采样器的乒部分执行采样时，在子采样的第二采样器组中没有其它采样器装载第一采样器1000。由p2_s<1>驱动的开关1012与由时钟信号Fs控制的第一采样器开关1000串联。在时钟发生器电路中，在p2e<1>的下降沿1072之后强制发生p2_s<1>的下降沿1074。估值相位由与p2e<1>及p2_h<1>互补的时钟信号p1e<1>及p1_h<1>控制。第三采样器再次执行估值。在估值相位期间，将第五样本转移至图10A采样保持电路的输出端。这通过以时钟信号p1e<1>来接通开关1024然后以时钟信号p2h<1>来接通开关1022而达到。该两个操作系通过p1e<1>的上升沿1076及p1_h<1>的上升沿1078达到的。 

与N＝1的采样保持电路的描述相类似，N＝2、3、4的采样保持电路执行类似的采样与保持以生成(2，6)、(3，7)及(4，8)样本。即，N＝2的采样保持电路生成8个样本中的样本2及6，N＝3的采样保持电路生成8个样本中的样本3及7，以及N＝4的采样保持电路生成8个样本中的样本4及8。 

时钟电路必须设计为生成如图10B及10C所示的时钟信号p1e<1:4>、p2e<1:4>、p1_h<1:4>、ρ2__h<1:4>、p1_s<1:4>、ρ2_s<1:4>、p1<1:4>、p2<1:4>。 

除图10C之外，图10B示出了时钟信号p1<1>及p2<1>。应理解这些时钟信号是示范性的。这些时钟信号p1<1>及p2<1>用于驱动如图10A所示的运放1090的反馈电路的一个实施例的开关。如图10B所示，时钟信号p1e<1>及p2e<1>并不交叠，并且时钟信号p1<1>及p2<1>并不交叠。时钟信号p1<1>相对于p1e<1>稍许延迟。时钟信号p2<1>相对于p2e<1>稍许延迟。 

图11示出了图7的与时间交错ADC连接的采样架构。本实施例包括N个与N个采样电路的运放相应的ADC。 

图12示出了与时间交错ADC连接的子采样采样保持电路，它包括在图8的相反相位进行采样。 

图13示出了与时间交错ADC连接的、提供图9的采样保持架构内运放的虚地的子采样采样保持架构。 

图14示出了与时间交错ADC连接的、与图9的高速开关串联连接的双采样、子采样采样保持电路架构。 

图15示出了与以太网连接的装置，其可包括采样保持以及模数转换的实施例。以太网收发机可利用高速时间交错ADC1540，如用于接收模拟信号所述，并且相反地，用作生成模拟信号的DAC。该以太网收发机可包括在服务器1510、开关1520或存储装置1530之内。明确地，其它类型的装置亦可使用以太网收发机。 

尽管已描述了本发明的特定实施例，但本发明并不限于如此描述之部件的特定形式或布置。本发明的范围由所附的权利要求书所限定。 

Claims (21)

1.一种信号采样的方法，包括：

第一采样器以速率Fs接收模拟信号并且生成第一样本；

N个第二采样器以速率Fs/N从所述第一样本生成第二子样本并且具有约(360/N)*(i-1)度的相对相位，其中i从1变化至N；及

对所述第二采样器的时钟进行控制以保证在任何时间点上最多有两个第二采样器跟踪所述第一采样器的输出。

2.如权利要求1所述的方法，其特征在于，在任何时间点上所述N个第二采样器中最多有一个跟踪所述第一采样器的输出。

3.如权利要求1所述的方法，其特征在于，所述N个第二采样器中的每一个在某些时间点上跟踪所述第一采样器的输出。

4.如权利要求1所述的方法，进一步包括对第二采样器的输出进行缓冲，所述经缓冲的输出对多个时间交错ADC中的相应ADC进行驱动。

5.如权利要求1所述的采样方法，其特征在于，通过在Fs时钟信号的一个相位期间跟踪所述模拟信号，并且在所述Fs时钟信号的另一相位期间保持所述第一采样器的输出而生成所述第一样本。

6.如权利要求1所述的采样方法，其特征在于，由开关电容电路生成所述第二子样本。

7.如权利要求1所述的采样方法，进一步包括通过在Fs/N时钟信号的一个相位期间跟踪所述第一采样器的输出信号，并且在所述Fs/N时钟信号的另一相位期间保持所述第二采样器的输出而生成所述第二子样本。

8.如权利要求1所述的采样方法，其特征在于，所述第二子样本的跟踪至保持的转换在保持所述第一采样器输出的期间发生。

9.如权利要求1所述的采样方法，其特征在于，所述第一采样器包括开关，当所述开关闭合时，所述开关的电阻维持为基本恒定，并且所述开关接收所述模拟信号的全信号摆幅。

10.如权利要求9所述的采样方法，其特征在于，通过对驱动所述开关的时钟信号进行调制的电路将所述开关的电阻维持为基本恒定，藉此来维持所述开关内晶体管的基本恒定的栅源电 压。

11.一种高速交错模数转换方法，包括：

第一采样器以速率Fs接收模拟信号并且生成所述信号的第一样本；

N个第二采样器以速率Fs/N从所述第一样本生成第二样本，所述第二样本具有约(360/N)*(i-1)度的相对相位，其中i从1变化至N；

对所述第二采样器的时钟进行控制以保证在任何时间点上最多有两个第二采样器跟踪所述第一采样器的输出；处理所述第二样本；及

相应的时间交错ADC接收所述经处理的第二样本。

12.一种采样电路，包括：

第一采样器，其以速率Fs接收模拟信号并且生成第一样本；

N个第二采样器，第i个第二采样器以速率Fs/N从所述第一样本生成第二子样本并且具有约(360/N)*(i-1)度的相位，其中i从1变化至N；

其中，对所述第二采样器的时钟进行控制以保证在任何时间点上最多有两个第二采样器跟踪所述第一采样器的输出。

13.如权利要求12所述的采样电路，其特征在于，任何时间点上所述N个第二采样器中最多有一个采样器跟踪所述第一采样器的输出。

14.如权利要求12所述的采样电路，其特征在于，所述N个第二采样器中的每一个在某些时间点上跟踪所述第一采样器的输出。

15.如权利要求12所述的采样电路，还包括第二采样器的缓冲输出，所述经缓冲的输出对多个时间交错ADC中的相应ADC进行驱动。

16.如权利要求12所述的采样电路，其特征在于，通过在Fs时钟信号的一个相位期间跟踪所述模拟信号，并且在所述Fs时钟信号的另一相位期间保持所述第一采样器的输出而生成所述第一样本。

17.如权利要求12所述的采样电路，进一步包括，通过在Fs/N时钟信号的一个相位期间跟踪所述第一采样器的输出信号，并 且在所述Fs/N时钟信号的另一相位期间保持所述第二采样器的输出信号而生成所述第二子样本。

18.如权利要求12所述的采样电路，其特征在于，在所述第一采样器输出的保持期间发生所述第二采样器的跟踪至保持的转换。

19.如权利要求12所述的采样电路，其特征在于，所述第一采样器包括开关，当所述开关闭合时，所述开关的电阻维持为基本恒定，并且所述开关接收所述模拟信号的全信号摆幅。

20.如权利要求19所述的采样电路，其特征在于，通过对驱动所述开关的时钟信号进行调制的电路将所述开关的电阻维持为基本恒定，藉此来维持所述开关内晶体管的基本恒定的栅源电压。

21.如权利要求1所述的方法，其特征在于，对所述第二采样器的时钟的占空比进行控制以保证在任何时间点上最多有两个所述第二采样器跟踪所述第一采样器的输出。

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