CN101095101B - 存储器控制器-自适应性1t/2t定时控制 - Google Patents

存储器控制器-自适应性1t/2t定时控制 Download PDF

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Abstract

本发明揭示自适应性地为存储器控制器接口控制1T和2T定时的电路、方法和设备。本发明的一个实施例提供第一存储器接口及额外存储器接口，其各具有若干地址和控制线。可单独启用和禁用冗余存储器接口的地址和控制线。如果启用所述额外接口中的线路，则该线路及其在第一接口中对应的线路会驱动降低的负载，并可以较高的1T数据率运行。如果禁用所述额外接口中的线路，则其在第一接口中的对应的线路会驱动较高的负载并可以较慢的2T数据率运行。在这两种情况中任一情况下，在确定每一线路是以1T还是以2T定时运行时还可考虑所述接口的运行速度。

Description

存储器控制器-自适应性1T/2T定时控制
技术领域
背景技术
本发明大体而言涉及提高数据接口的数据率，且更具体而言涉及为存储器控制器接口进行自适应性1T/2T定时。
迄今为止，计算机系统的数据率已经以惊人的速率增长了若干年。具体而言，处理器速度忠实地遵守或超越了摩尔定律。但存储器接口速度却没有跟上这一步调，并迅速成为计算机系统中的一个瓶颈。
存储器接口数据率没有以这一速率增长的一个原因是存储器接口信号必须驱动包括几个集成电路在内的大的芯片外电容负载，而处理器仅驱动芯片上的信号。通常，存储器接口输出单元驱动印刷电路板迹线、一个或多个插口、及一个或多个存储器装置，例如双列直插式存储器(DIMM)。更糟糕的是，这些DIMM的每一者通常包括几个单独的动态随机存取存储器(DRAM)装置。
这种结构形成具有许多非匹配终端的分布式电容。当作为存储器接口的一部分的输出电路驱动该负载时，所产生的信号会遭到瞬时扰动、反射、减缓的边缘速率、及其他降格因素的破坏。
这种在信号完整性方面的下降在数据率较高时尤其具有破坏性。在数据率较慢时，在跃迁之后，这些信号具有更多的时间使反射和瞬时扰动消散及达到稳定。因此，已开发出一种方法，其中存储器接口的信号可得到减慢。
此种修改称为1T/2T定时。简单而言，当存储器接口信号可以其最高数据速度交换而不会因丧失信号完整性而导致丢失数据时，使用1T定时。当因丧失信号完整性而可能丢失以该速率传输的数据时，则使用2T定时。系统BIOS(基本输入输出系统)通常包括一确定存储器接口使用1T定时还是2T定时的设置。
因为1T定时的数据率是2T的数据率的两倍，所以需要尽可能多地以1T定时运行。因此，所需的是使存储器接口能够自适应性地尽可能以1T定时而非2T定时运行的电路、方法和设备。
发明内容
因此，本发明的一些实施例提供自适应性地为存储器控制器接口控制1T和2T定时的电路、方法和设备。本发明一个实施例提供第一存储器接口及额外或冗余存储器接口，各具有许多地址和控制线。冗余存储器接口的地址和控制线可单独地启用和禁用。如果启用额外接口中的线路，则该线路及其在第一接口中对应的线路各驱动一降低的电容负载，并可以较高的1T数据率运行。如果禁用额外接口中的线路，则其在第一接口中对应的线路驱动较高负载，并可以较慢的2T数据率运行。
在上述两种情况中的任一情况下，还可考虑接口的运行速度。如果运行速度足够慢，即使线路负载高，也仍可使用1T定时，而在高速率时，即使启用额外接口中的线路，也仍可能需要使用2T定时。本发明的各种实施例可包含这些特点中的一个或多个及本文所述的其他特点。
本发明一个实例性实施例提供一种集成电路。该集成电路包括一存储器控制器接口。存储器控制器接口包括耦连至第一存储器的第一多个地址线、耦连至第一存储器的第一多个控制线、耦连至第二存储器的第二多个地址线、及耦连至第二存储器的第二多个控制线，其中第一多个控制线中至少一者还耦连至第二存储器。
本发明的另一实例性实施例提供一种为由存储器接口提供的存储器接口信号确定1T或2T定时的方法。该方法包括确定由接口信号驱动的若干存储器电路和确定存储器接口的运行频率。如果存储器电路的数量等于或少于第一数量且存储器接口的运行频率小于第一频率，则为存储器接口信号使用1T定时。如果存储器电路数量多于所述第一数量且运行频率小于第二频率，则为存储器接口信号使用1T定时。否则，为存储器接口信号使用2T定时。
本发明又一实例性实施例提供一种集成电路。该集成电路包括：第一存储器接口，其包括第一多个地址线和第一多个控制线；第二存储器接口，其包括第二多个地址线和第二多个控制线；及控制电路，其经配置以单独禁用第一多个地址线和第一多个控制线中的每一者，且经进一步配置以存储由各第一多个地址线及各第一多个控制线驱动的许多存储器装置。
参照下文详细说明及附图可获得对本发明的性质及优点的更好了解。
附图说明
图1为得益于包含本发明实施例的经改进的计算机系统100的方块图；
图2是可通过包含本发明实施例而得到改进的存储器接口的方块图；
图3是图解说明用于存储器接口的1T和2T定时的定时图；
图4是可通过包含本发明实施例而得到改进的存储器接口的方块图；
图5是根据本发明一个实施例的存储器接口的方块图；
图6是根据本发明一实施例的一种为存储器接口处的信号确定定时的方法的流程图；及
图7是一表格，其显示根据本发明一实施例的用于存储器接口处的信号的定时选项。
具体实施方式
图1为得益于包含本发明实施例的经改进的计算系统100的方块图。经改进的计算机系统100包括NVIDIA nForceTM2集成图形处理器(IGP)110、nForce2媒体通信处理器(MCP2)120、存储器112及114、CPU 116、可选图形处理器118及帧缓冲器140、监视器122、扫描仪或照像机134、鼠标、键盘及打印机136、硬盘驱动器138、软调制解调器142、以太网网络或LAN 146、及音频系统148。
已围绕一分布式处理平台设计出此种革命性的系统构架，从而腾出CPU来执行最适于CPU的任务。具体而言，nForce2IGP 110包括图形处理单元(GPU)(未示出)，所述GPU能够执行以前留给CPU 116执行的图形计算。或者，nForce2 IGP 110可介接至执行这些计算的一可选GPU 118。此外，nForce2 MCP2 120包括音频处理单元(APU)，所述APU能够执行许多以前由CPU 116执行的音频计算。通过该方式，CPU更有效地自由执行其任务。此外，通过包含一套联网及通信技术(例如USB及以太网)，nForce2 MCP2 120能够执行许多以前由CPU 116负责的通信任务。
在该架构中，nForce2 IGP 110通过总线113和115与存储器112和114进行通信。nForce2 IGP 110还通过高级AGP总线117介接至可选图形处理器118。在各种计算机系统中，可选处理器118可拆卸，且监视器122可直接由nForce2 IGP 110驱动。在其他计算机系统中，可存在不止一个监视器122，某些或所有监视器122直接耦连至可选图形处理器118或nForce2 IGP 110。nForce2 IGP 110通过HyperTransportTM链路121与nForce2 MCP2 120进行通信。可选图形处理器118还可与外部存储器介接，在该实例中未示出这一点。
nForce2 MCP2 120包含用于以太网连接146和软调制解调器142的控制器。nForce2 MCP 120还包括用于鼠标、键盘和打印机136的接口、及用于照相机和扫描仪134及硬盘驱动器138的USB端口。
该布置使CPU 116、nForce2 IGP 110及nForce2 MCP2 120能够以并行方式同时地独立实施处理。
本发明的一些实施例可用来增加图1所示系统、及类似或其他电子及计算机系统中的各种接口处的数据率。例如，本发明的一些实施例可用来提高图形处理器118与帧缓冲器或图形存储器140(如果包括这些电路)之间的接口处的数据率，或nForce2IGP 110中所包括的图形处理器与存储器112和114之间的接口处的数据率。
图2是可通过包含本发明实施例来得到改进的存储器接口的方块图。该方块图包括集成电路210及两个存储器电路220和230。在该具体实施例中，显示两个存储器电路220和230，而在本发明的其他实施例中，可包括其他数量的存储器电路。例如，可包括三个或四个存储器电路。与所包括的其他图一样，显示该图仅出于例示目的，且不限制本发明的可能实施例或权利要求书。
集成电路210可以是图形处理器，例如图1中所示图形处理器118、也在图1中所示的nForce2IGP 110中所包括的图形处理器、或其他图形处理器。该集成电路包括具有用于许多地址和控制线的驱动器的存储器接口。存储器电路220和230可以是由多个DRAM构成的DIMM、或其他存储器电路。
在该实施例中，线路242上的地址线A[14:6]和控制信号(例如线路244上的行地址选择RAS、线路246上的列地址选择CAS、线路248上的写入允许WE及线路250上的芯片允许CE)在存储器电路220与230之间共享。其他信号线(例如线路252和254上的芯片选择信号CS)、及线路240和242上的地址线SA[5:0]和A[5:0]专用于特定存储器电路。
存储器电路220和230通常各由若干一同布置在印刷电路板衬底上的集成电路构成。通常，该印刷电路板衬底作为一子板插入到计算机系统上或图形卡主板上。因此，集成电路210的存储器接口的每一引脚驱动大量沿若干导线段分布的电容负载。由于这一点，当集成电路210中的存储器接口以高交换频率将信号驱动至存储器电路220和230时，会出现一个问题。
具体而言，信号边缘速率减慢，不匹配的终端导致反射，并发生瞬时扰动和交叉耦合。这些因素限制集成电路210中存储器接口的引脚可对存储器电路220和230进行驱动的速度。为简明起见，未显示数据引脚作为集成电路210和其他图中所示集成电路的存储器接口的一部分，因为它们通常驱动极少的负载，且因此不会经历这些类似问题。
同样，已设想出一种用于存储器接口的方法，其中当在其存储器接口处的运行频率足够快以使信号完整性受损时，地址和控制引脚以降低的速率运行。这通常称为1T/2T定时。具体而言，可以全速运行的引脚使用1T定时进行交换，而需要更多时间来使瞬时扰动和反射达到稳定的引脚则使用2T定时进行交换。
图3是一定时图，其图解说明用于存储器接口的1T和2T定时。在该图中，以对应于T1 312(即1T定时)的数据率来驱动地址和控制线310。另一方面，地址和控制线330以对应于2T定时的每时间周期T2 332进行一次交换。
可以看出，需要以1T定时来运行存储器接口引脚以提高数据率。同样，由于因存储器电路220和230的电容负载而引起的反射和瞬时扰动导致信号完整性下降，使得这并不是在所有情况下均是可能的。通常，如果运行频率高于阈值频率，则使用2T定时，否则采用1T定时。
一种改进图2中所示接口的技术是要为各存储器电路220和230分别包括一单独的接口。在Malachowsky等人于2003年11月12日申请且标题为“存储器地址和数据路径多路复用(Memory Address and Datapath Multiplexing)”的共同待决的美国第10/706,056号申请案中可发现可选择性地以这种方式运行的存储器接口的一个实例，该申请案以引用方式并入本文中。
图4是可通过包含本发明实施例来得到改进的存储器接口的方块图。该方块图包括集成电路410、及存储器电路420和430。同样，集成电路420可以是图1中所示图形处理器118、或也在图1中所示的nForce2 IGP 110中所包括的图形处理器、或其他图形处理器。存储器电路420和430同样通常为DIMM。
在该具体实例中，每一地址和控制线对于存储器电路420是双重的。此将每一接口电路上的电容负载减小约二分之一，尽管连接集成电路420与各存储器电路420和430的线路的迹线电容通常不会减小二分之一。
使用该技术而产生的困难之一是集成电路420中的存储器接口包括大量引脚。例如，在一具体实施例中，存在580个存储器接口信号引脚。当试图在印刷电路板上对这些线路进行布置及选路时，此便成为一个逻辑难题。
印刷电路板通常具有许多层，例如四层、六层或更多层。这些板的成本随层的数量增加而增加。例如，四层板的成本可是8美元，而六层板的成本可是12美元。因此，极其需要限制印刷电路上的层数。
但是限制层数会加剧因用于集成电路410中的存储器接口的大量线路所引起的选路困难。因此，本发明一些实施例允许用户将地址和控制线分别选路至不同的存储器电路，同时共享存储器电路420和430两者-及其他存储器电路(如果包括其他存储器电路)-之间的其他地址和控制线。
图5是根据本发明一实施例的存储器接口的方块图。该方块图包括集成电路510及存储器电路520和530。该集成电路进一步包括一表或多个存储器或存储位置540、及选择性地启用、禁用及控制存储器接口的引脚定时的相关电路。
在该具体实例中，将一些地址和控制线单独选路至各存储器装置520和530。具体而言，线路550上的地址A1[14:2]、及线路552上的RAS1信号和线路554上的CAS1信号均单独选路至存储器电路530，而线路556上的地址A2[14:2]、及线路560上的RAS2信号和线路562上的CAS2信号单独选路至存储器电路520。其他地址和控制线选路至存储器电路520和530两者。具体而言，线路556上的地址A2[1:0]和线路564上的控制线WE2及线路566上的CE2选路至存储器装置520和530两者。
通常在逐一实例基础上进行用于确定哪些控制信号线应各个地选路且哪些应单独地选路的作决策过程。在该作出决策过程中的因素包括对于系统的公共操作和用于接口导线的可用印刷电路板空间。例如，如果在序列中经常对某些存储器位置进行寻址，则一些特定地址线可各个地选路，而一些则可选路至存储器电路520和530两者。
表540和相关电路控制要启用集成电路510的接口的哪些输出引脚及它们运行的频率。例如，在该特定情况下，一些地址线及写允许WE1和芯片允许CE1线不进行选路，因此这些引脚被禁用。此外，一些引脚(例如线路552上的RAS1及线路554上的CAS1)仅驱动一个存储器电路，而其他引脚(例如线路566上的芯片允许CE2)驱动存储器电路520和530两者。
因此，表540考虑是否启用或禁用一独立引脚、其正驱动多少存储器电路及用于存储器接口的运行频率，并然后确定输出驱动器是应以1T还是2T定时运行。
通常，如果一引脚没有得到使用，则其被禁用。如果一引脚得到使用且以较低速率(例如低于100MHz)驱动两个存储器电路，则可使用1T定时，然而，如果该引脚得到使用且以较高速率(例如高于100MHz)驱动两个存储器电路，则使用2T定时。类似地，如果一引脚得到使用且仅在低于第二速率(例如低于200MHz)情况下驱动一个存储器电路，则可使用1T定时，然而如果运行频率高于该第二阈值，则使用2T定时。
可在加电期间使用由系统BIOS提供的信息来产生表540。例如，BIOS可确定所包含的存储器电路的数量及存储器接口的运行频率。可将这些参数传递至与表540相关的电路，并用于为每一引脚确定1T/2T定时。
图6是根据本发明一实施例的一种为存储器接口处的信号确定定时的方法的流程图。作为冗余存储器接口一部分所包含的引脚在操作610处开始。在操作610中，判定该引脚是否启用，即该引脚是否已经选路。这通常在装置启动时提供，并存储在表540中。如果该引脚尚未启用，则该引脚被禁用。如果该引脚已经启用，则在操作620中判定运行频率是否高于第一阈值，F2MAX。如果运行频率高于该第一阈值频率(例如也为200MHz)，则该引脚应以2T定时运行，如操作630中所示。然而，如果运行频率低于该阈值，则引脚可以1T定时运行，操作625。
非冗余引脚在操作650处开始。在操作650处，判定是否启用冗余或额外存储器接口中的对应引脚。(或者，要由该引脚驱动的存储器装置的数量可已知或直接确定。)如果相对应的引脚已经启用，则在操作655中判定运行频率是否高于第一阈值，F2MAX。如果是，则如在操作670中所示使用2T定时，如果不是，则使用1T定时，操作665。该阈值可与操作620中所使用的阈值相同，且标记为如此，尽管其可以是一不同的阈值。
如果尚未启用相对应的引脚，则得知该引脚正驱动所有所包含的存储器电路。或者，由该引脚驱动的存储器电路的数量可直接得知，例如其可存储在表540中。在此种情况下，在操作660中，判定运行频率是否低于第二阈值，所述第二阈值通常小于第一阈值。如果是，则可如操作665中所示使用1T定时，如果不是，则如操作670所示使用2T定时。
图7是一表格，其显示根据本发明一个实施例用于存储器接口处的信号的定时选项。该表格包括：列710，其显示存储器接口的引脚；列720，其显示是否启用冗余接口中对应引脚的1T/2T决策；及列730，其说明是否禁用冗余接口中对应引脚的1T/2T决策。
同样，为简明起见，在该具体实例中，频率阈值是100MHz和200MHz。还为简明起见，对应于图5所示接口(在其以150MHz运行时)的表格项是循环的。例如，地址线A1[14:2]使其对应引脚启用，且因为运行频率低于200MHz，所以这些引脚可如项722所示以1T运行。如果运行频率增到高于200MHz，则将使用2T定时，如项724所示。如果这些引脚被禁用，则1T/2T定时将不适用，如项732所示。类似地，写允许线WE2使其对应引脚WE1禁用，且因为其运行频率高于100MHz，所以使用2T定时，如项738所示。
通过这种方式，用户可通过能优化1T定时、同时降低板布局时间、或同时只是使得可对所有存储器接口线进行选路的方式对信号线进行选路。此外，每一所连接的信号线可根据在给定其负载情况下的其运行频率而以2T或1T定时运行。
同样，在上文所示各实例中，包括两个存储器电路。在本发明的其他实施例中，可包括其他数量的存储器电路。此外，在具体实施例中，包括额外或冗余的一组存储器接口线路。在本发明的其他实施例中，可包括两组或多组冗余线路或部分组线路。
上文对本发明各实例性实施例的说明是出于例示及说明目的而提供。其并非旨在作为穷尽性说明或将本发明限定为所述确切形式，且根据上述教示可作出诸多修改及变化。选择并阐述所述实施例是为了最好地解释本发明的原理及其实际应用，从而使所属领域的其他技术人员能够以适合于所涵盖的特定应用的各种实施例及各种修改形式来最好地利用本发明。

Claims (24)

1.一种集成电路，其包括：
存储器控制器接口，其包括：
第一多个地址线，其耦连至第一存储器电路；
第一多个控制线，其耦连至所述第一存储器电路；
第二多个地址线，其耦连至第二存储器电路；及
第二多个控制线，其耦连至所述第二存储器电路，其中所述控制线和所述地址线提供信号到所述第一及第二存储器电路以用于写入数据到所述第一及第二存储器电路，
其中当所述第一多个控制线中的第一控制线也耦连至所述第二存储器电路：
如果所述存储器控制器接口在低于第一频率的接口频率下运行时，则所述第一控制线以第一速率运行；且
其中当所述第一控制线也不耦连至所述第二存储器电路：
如果所述接口频率低于第二频率，所述第二频率高于所述第一频率，则所述第一控制线也以所述第一速率运行，及
否则所述第一控制线以第二速率运行，其中所述第一速率比所述第二速率快，其中所述第一多个控制线中的第二控制线以与所述第一控制线不同的速率运行；
其中当所述第一控制线以所述第一速率运行时，所述第一控制线以1T定时运行，且当所述第一控制线以所述第二速率运行时，所述第一控制线以2T定时运行，其中以1T定时运行的所述第一控制线的速率是以2T定时运行的所述第一控制线的速率的两倍。
2.如权利要求1所述的集成电路，其中所述第一多个地址线和第一多个控制线进一步耦连至第三存储器电路。
3.如权利要求1所述的集成电路，其中所述第二存储器电路由所述第二多个地址线和所述第一多个地址线中至少一者来寻址。
4.如权利要求3所述的集成电路，其中所述第二存储器电路由所述第二多个控制线和所述第一多个控制线中所述至少一者来控制。
5.如权利要求1所述的集成电路，其中所述集成电路为图形处理器。
6.如权利要求1所述的集成电路，其中所述集成电路包括图形处理器。
7.如权利要求1所述的集成电路，其中所述第一和第二存储器电路是双列直插式存储器模块。
8.如权利要求7所述的集成电路，其中所述双列直插式存储器模块包括多个DRAM。
9.如权利要求1所述的集成电路，其中当所述第一控制线也耦连至所述第二存储器电路，如果所述存储器控制器接口在低于所述第一频率的频率下运行时，且
其中当所述第一控制线也不耦连至所述第二存储器，如果所述存储器控制器接口在高于所述第二频率的频率下运行时，则所述第一控制线以所述第二速率运行。
10.如权利要求1所述的集成电路，其中当所述第一多个控制线中的所述第二控制线也耦连至所述第二存储器电路且所述接口频率低于所述第一频率时，则所述第二控制线以所述第一速率运行；且
其中当所述第二控制线也不耦连至所述第二存储器且所述接口频率低于所述第二频率，则所述第二控制线也以所述第一速率运行，
否则所述第二控制线以所述第二速率运行。
11.如权利要求10所述的集成电路，其中所述第一控制线以所述第一速率运行且所述第二控制线以所述第二速率运行。
12.一种在存储器接口中为多个存储器接口信号确定1T和2T定时的方法，所述方法包括：
接收若干要由来自所述多个存储器接口信号的第一存储器接口信号驱动的存储器电路；
接收所述存储器接口的运行频率；
当存储器电路的数量等于或低于第一数量：
如果所述存储器接口的运行频率小于第一频率，则对所述第一存储器接口信号使用1T定时；及
如果所述第一存储器接口的运行速率大于所述第一频率，则对所述第一存储器接口信号使用2T定时，其中所述第一频率大于所述第二频率；及
当所述存储器电路的数量高于所述第一数量，如果所述运行频率低于第二频率，则对所述第一存储器接口信号使用1T定时，
其中当1T定时用于所述第一存储器接口信号时，所述第一存储器接口信号速率是使用2T定时的时候速率的两倍。
13.如权利要求12所述的方法，其中所述第一数量是一个。
14.如权利要求12所述的方法，其中要驱动的所述存储器电路数量及所述存储器接口的运行频率由BIOS提供。
15.如权利要求12所述的方法，其中当所述存储器电路的数量大于所述第一数量且所述存储器接口的运行频率大于所述第二频率时，则对所述第一存储器接口信号使用2T定时。
16.一种集成电路，其包括：
第一存储器接口，其包括第一多个地址线和第一多个控制线；
第二存储器接口，其包括第二多个地址线和第二多个控制线；及
控制电路，其经配置以：
识别若干存储器装置，所述存储器装置由所述第一多个地址线中的每一个及所述第一多个控制线中的每一个驱动；及
个别地禁用所述第一多个地址线和所述第一多个控制线中不是用于驱动存储器装置的每一者，
其中，在一个地址线或者控制线被禁用之后，所述被禁用的线不会被所述第一存储器接口使用以发送信号到存储器装置，及其中所述第一多个控制线中的一控制器线被禁用的结果是所述第二多个控制器线中对应的控制器线被启用。
17.如权利要求16所述的集成电路，其中所述控制电路经进一步配置以存储对所述第二存储器接口是否将以低于第一频率的频率运行的判定。
18.如权利要求17所述的集成电路，其中所述控制电路经进一步配置以判定所述第一多个地址线中每一者和所述第一多个控制线中每一者是禁用、以1T定时运行还是以2T定时运行，其中当线路以1T定时运行时，则其速率是所述线路以2T定时运行时的速率的两倍。
19.如权利要求18所述的集成电路，其中如果要驱动的所述存储器装置的数量低于第一数量且所述运行频率低于第一频率，或者要驱动的所述存储器装置数量高于第一数量且所述运行频率低于第二频率，则所述控制电路确定所述第一多个控制线中的一者应以1T定时运行。
20.如权利要求19所述的集成电路，其中所述第二频率低于所述第一频率。
21.如权利要求18所述的集成电路，其中所述控制电路经进一步配置以确定要由所述第二多个地址线中每一者和所述第二多个控制线中每一者驱动的存储器装置的数量，并经进一步配置以判定所述第二多个地址线和所述第二多个控制线是应以1T还是2T定时运行。
22.如权利要求21所述的集成电路，其中如果要驱动的所述存储器装置数量低于第一数量且所述运行频率低于第一频率，或者要驱动的所述存储器装置数量高于所述第一数量且所述运行频率低于第二频率，则所述控制电路确定所述第二多个控制线中的一者应以1T定时运行。
23.如权利要求22所述的集成电路，其中如果要驱动的所述存储器装置数量低于所述第一数量且所述运行频率高于所述第一频率，或者要驱动的所述存储器装置数量高于所述第一数量且所述运行频率高于所述第二频率，则所述控制电路确定所述第二多个控制线中的一者应以2T定时运行。
24.如权利要求19所述的集成电路，其中如果要驱动的所述存储器装置数量低于所述第一数量且所述运行频率高于所述第一频率，或者要驱动的所述存储器装置数量高于所述第一数量且所述运行频率高于所述第二频率，则所述控制电路确定所述第一多个控制线中的一者应以2T定时运行。
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