CN101069062B - 用于在动态随机存取存储器件的延长的刷新期间降低功耗的系统和方法 - Google Patents

用于在动态随机存取存储器件的延长的刷新期间降低功耗的系统和方法 Download PDF

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Abstract

一种动态随机存取存储(“DRAM”)器件，其在普通刷新模式或静态刷新模式下操作，例如自刷新模式。当刷新存储单元时，单元板电压选择器将电源电压的一半的电压耦合到在普通刷新模式和静态刷新模式下的DRAM阵列的单元板。在静态刷新模式下的突发刷新的间隔内，单元板电压选择器将降低的电压耦合到单元板。这降低了跨越在各个存取晶体管的源极/漏极和衬底之间形成的二极管结的电压。所降低的电压减小了来自存储单元电容器的放电电流，因此允许所需刷新率降低，从而降低了功耗。

Description

用于在动态随机存取存储器件的延长的刷新期间降低功耗的系统和方法
相关申请的交叉引用
本申请要求享有2004年12月3日提交的标题为SYSTEM ANDMETHOD FOR REDUCING POWER CONSUMPTION DURING EXTENDED REFRESHPERIODS OF DYNAMIC RANDOM ACCESS MEMORY DEVICES的美国专利申请No.11/003,547的优先权，并将其并入本文作为参考。
技术领域
本发明涉及动态随机存取存储器件，特别地，涉及一种用于在延长的刷新期间降低存储单元的泄漏量的系统和方法，以增加刷新间隔的时间，从而降低功耗。
背景技术
许多电池供电的便携式电子器件，例如便携式计算机(laptopcomputer)、商务通(portable digital assistant)、手机等，都需要提供大存储容量和低功耗的存储器件。当不使用这些器件时，这些器件一般在低功率模式下运行，以降低功耗，从而延长这些器件在再充电之间的工作时间。如本领域技术人员所能理解的那样，在低功率模式下，一般降低应用到诸如微处理器、关联控制芯片和存储器件等电子元件的一个或多个电源电压，以降低元件的功耗。尽管在低功率模式下改变电源电压以降低功耗，但是必须保持存储在例如存储器件等电子元件内的数据。
一般这些器件需要大存储容量，以使可用存储量最大化。因为该原因，使用具有相对较大存储容量的动态随机存取存储(“DRAM”)器件，一般比使用例如静态随机存取存储(“SRAM”)器件等其它类型的存储器件和例如闪速存储器件等非易失性存储器件更加理想。然而，由于DRAM器件存储数据的方式，其具有必须不停地刷新其存储单元的缺点。刷新DRAM存储单元往往消耗大量的功率。如本领域所公知的那样，每一个DRAM存储单元都由电容器组成，此电容器被充电至两个电压之一，以存储少量数据。电荷通过各种方式从电容器泄漏。因为该原因，必须通过再充电DRAM使其达到起始电压来刷新DRAM。一般主要通过从在存储单元阵列的每行内的存储单元读取数据位，然后将这些相同的数据位写回到行内的相同单元，来执行刷新。一般基于逐行方式，以避免在刷新间隔存储在存储单元内的电荷过度泄漏所需的速度，来执行此刷新。每次刷新一行存储单元，将用于每个存储单元的一对位线切换到互补电压，然后将其平衡，其消耗大量功率。当存储单元阵列中的列数随存储容量的增加而增加时，在驱动每行的过程中消耗的功率相应增加。
由刷新而消耗的功率的量也依赖于几种刷新模式中的哪一种有效。通常自刷新模式在未从DRAM读取数据或未将数据写入DRAM的过程中是有效的。因为便携式电子器件通常大部分时间是非活跃的，所以在自刷新过程中消耗的功率的量是确定电子器件在电池充电的间隔中可以使用的时间的重要因素。
通过刷新在任一刷新模式下的DRAM而消耗的功率量与需要执行刷新的速率成比例。如果可以减小DRAM所需的刷新率，也就可降低刷新功耗。所需刷新率由电荷从存储单元电容泄漏的速率所确定。因此，增加刷新间隔所需的时间的一些尝试集中于调整刷新的速率，其为电荷从存储单元电容器泄漏的速度的函数。例如，因为电荷从存储单元电容器泄漏的速度是温度的函数，一些节能技术调节作为温度的函数的刷新率。结果，除了必需的刷新以外，不频繁刷新。
用于增加刷新间隔所需时间的其它尝试集中于减小来自存储单元电容器的电荷泄漏量。参照图1，典型的DRAM阵列100的部分包括多个存储单元110，每个存储单元耦合到字线WL和位线DL。在阵列100内的存储单元110以行和列排列，其中对每行存储单元100提供一个字线。字线WL耦合到响应行地址A0-AX的行译码器112，并由此行译码器112所驱动。如图1所示，DRAM阵列100具有折叠的位线结构，因此给每列存储单元110提供互补的位线DL和DL*。在具有开位线(open digit line)结构的存储阵列(未示出)内，单位线DL被包括在每列存储单元110的阵列内。另一个位线由邻近阵列提供。然而，以下对DRAM阵列的问题的讨论和解决这些问题的先前的尝试可应用于具有开位线结构的阵列和具有折叠位线结构的阵列。
不考虑阵列是否具有折叠位线结构或开位线结构，每个存储单元110包括耦合在单元板116和存储节点118之间的存储单元电容器114。通常，单元板对于在阵列内的所有的存储单元110是共同的，并且一般被偏置到电压Vcc/2。存取晶体管120耦合在存储节点118和用于含存储单元110的列的位线DL之间。此存取晶体管120的栅极被耦合到用于包括存储单元110的行的字线WL。当数据位将写入存储单元110时，将一般为Vcc或零伏特的相应于数据位的电压应用到耦合有存储单元110的位线DL，并驱使应用到字线WL的电压到高位，以开启存取晶体管120。然后，存取晶体管120将位线DL耦合到电容器114，以在电容器114内存储位线DL的电压。对于读出操作，先平衡位线DL使其达到平衡电压，一般达到Vcc/2，然后驱使字线WL到高位，以开启存取晶体管120。然后，存取晶体管120将电容器114耦合到位线DL，以轻微改变位线DL上的电压使其高于或低于依赖于存储在电容器114内的电压的平衡电压。响应于将通常为零伏特的低位有效NSENSE*信号应用到n-读出放大器130和将通常为Vcc的高位有效PSENSE*信号应用到p-读出放大器132，n-读出放大器130和p-读出放大器132检测电压是否增加或减小。DRAM中的控制电路(未示出)提供该NSENSE*信号和该PSENSE*信号。如果检测到电压增加，p-读出放大器132驱使位线DL达到Vcc，而如果检测到电压降低，n-读出放大器130驱使位线DL达到零伏特。然后，通过读出放大器130，132施加给位线DL的电压对电容器114再充电，使其达到初始充电电压。列译码器136将成对的互补位线DL，DL*中的一对耦合到响应列地址A0-AX的互补输入/输出线“IO，IO*”。
执行上述存储器件读出过程，即激活字线WL，然后检测在有效字线WL的行内的所有存储单元100的位线电压，以刷新存储单元100。如果在刷新间隔，对电容器114上的电压从Vcc过度放电或从零伏特过度充电，读出放大器130，132不可能准确读出给存储单元电容器114充电所达到的电压。结果错误地读出存储单元100，被称为数据保持误差。
如本领域所公知的那样，置于存储单元电容器114上的电荷通过多种途径消耗。一种放电途径是通过电容器114自身的电介质。另一种重要的放电途径是当存取晶体管120被关闭时，通过将电容器114耦合到位线DL的存取晶体管120。此泄漏电流被称为晶体管120的“亚阈值”泄漏电流。降低晶体管120的亚阈值泄漏电流允许电容器114保持足够接近起始时置于电容器114上的电压，避免了数据保持误差。已使用各种方法降低存取晶体管120的亚阈值泄漏电流，以允许存储单元电容器114在刷新间隔较长时间保持电荷。这些方法中的一些方法依赖于通过在字线无效时偏置字线到负电压或偏置衬底到较小的负电压，以提高存取晶体管120的阈值电压VT。
可以耗散存储单元电容器114上的电荷的另一途径是从存取晶体管120到衬底。参照图2，典型的存储单元存取晶体管120位于NMOS晶体管内，其在P型衬底140上部具有第一n掺杂源极/漏极区142和第二n掺杂源极/漏极区144。第一n掺杂源极/漏极区142耦合到位线DL，而第二n掺杂源/漏极区144耦合到存储单元电容器114。存取晶体管120还包括由通过氧化层148与衬底140绝缘的栅电极146形成的栅极。栅电极146耦合到字线WL。耦合到存储单元电容器的n掺杂源极/漏极区144和p掺杂衬底140一起形成二极管结(150)，图3将其示意性示出该二极管结(150)以及存取晶体管120和存储单元电容器114。衬底140被偏置到电压VDD，其一般为负的，如-0.5V。如前面所提到的那样，如图3所示，一般单元板116被偏置到Vcc/2，例如1V。因此，当将存储单元电容器114充电到电压为Vcc时，在此例中为2V，则二极管结150被用2.5V电压反向偏偏置。令人遗憾的是，即使反向偏置二极管结150，还是有大量电荷通过二极管结150泄漏。此电荷泄漏限制了在无刷新的情况下存储单元电容器114可保持其电荷的时间。因此，必须频繁地刷新存储单元电容器114，从而造成包括存储单元电容器114的DRAM器件消耗大量功率。
因此，需要一种技术，其用于降低电荷通过二极管结150的泄漏，因此可以增加所需刷新的间隔时间，从而允许DRAM器件消耗较少功率。
发明内容
一种刷新在阵列中的存储单元的系统和方法，其允许以普通刷新模式或静态刷新模式进行刷新，例如自刷新模式。在普通刷新模式下，阵列的单元板被偏置到第一电压，例如电源电压的一半。在静态模式下，当刷新存储单元时，单元板也被偏置到第一电压，优选其以突发方式进行。然而，当不刷新存储单元时，在静态刷新模式下，单元板被偏置到第二电压。此第二电压降低用于存储单元存取晶体管的源极/漏极和衬底之间的电压，因此降低来自存储单元电容器的泄漏电流。从而，可以获得减小的刷新率。
附图说明
图1是示出典型的DRAM存储单元阵列的部分的示意图；
图2是示出用于图1所示的存储单元阵列的典型的存取晶体管的横截面视图；
图3是示出由图2所示的存取晶体管所形成的二极管结的示意图；
图4是示出图3所示的存储单元的示意图，其中存储单元电容器被充电到Vcc；
图5是示出图3所示的存储单元的示意图，其中存储单元电容器被充电到0V；
图6是示出依照本发明的一个实施例的DRAM器件的方框图；
图7是示出用于图6所示的DRAM器件的单元板电压选择器的方框图；
图8是示出图7所示的单元板电压选择器的运算的真值表；
图9是使用图6所示的DRAM器件的基于处理器的系统的方框图。
具体实施方式
用图4所示的存储单元110来例证本发明的一个实施例的操作原理，此存储单元110包括存取晶体管120、存储单元电容器114和二极管结150。如图4所示，起始时将存储单元电容器114充电到Vcc，在此例中Vcc是2V。如前面所说明的那样，横跨二极管结150施加2.5V电压的情况造成电荷从存储单元电容器114大量泄漏。依照本发明的一个实施例，当包括图4所示的存储单元110的DRAM在自刷新模式下运行时，DRAM将单元板116上的偏压从Vcc/2降低到较低的电压Vcc/2-ΔV，在此例中，电压是从1V变化到0.5V。当单元板116上的电压被降低ΔV时，存储单元电容器114的另一板118上的电压也被降低ΔV，在此例中，将电压降低到1.5V。因此，横跨二极管结150的电压从2.5V降至2.0V。即使穿过二极管结150的电压的下降相对较小，其也可以显著降低电荷从存储单元电容器114泄漏的速率，从而允许所需刷新率降低。
将单元板电压从Vcc/2降到Vcc/2-ΔV需要大量功率，所以一般相对较少地降低单元板电压是有利的。由于这个原因，优选仅在自刷新和任何其它在相当长时间内不从DRAM器件读取数据或不将数据写入DRAM器件的静态刷新模式过程中降低单元板电压。此外，在此期间，刷新应当以快速地顺次刷新整个DRAM阵列的突发模式进行，而不是以连续地刷新部分DRAM阵列的分散模式进行。通过使用突发刷新模式，在刷新间隔将有相当长时间，在此时间内可将单元板电压从Vcc/2降到Vcc/2-ΔV，从而即使在降低单元板电压过程中产生功率的消耗，也可以节省相当多的功率。
通过进一步降低单元板电压可以进一步降低所需刷新率，但不这样做的原因将利用图5所示的例子进行解释，在此例中，起始时将存储单元电容器114充电至0V。因此，当将单元板上的电压从1V降到0.5V时，在存储单元电容器114的另一板上的电压降到-0.5V。因此，跨越二极管结150的电压从0.5V降低到0V。然而，如果将单元板116的电压降低一个更大程度，那么存储单元电容器114的板118上的电压将变得更负，并且可以正向偏置二极管结150。二极管结150变为正向偏置，那么泄漏电流将非常高。可以通过使衬底电压VDD更加负来防止正向偏置二极管结150，但这样做将消耗大量功率，可能会干扰DRAM器件的其它部分的操作，并且通过增加在衬底内存储的电压之间的电压差动和其它差动可能会增加其它方面的电荷泄漏。因此，防止二极管结150变为正向偏置的要求限制了在静态刷新模式下可以将单元板电压降低的程度。
图6示出了依照本发明的一个实施例的同步DRAM(“SDRAM”)器件200。此SDRAM 200包括命令译码器204，其控制响应于在控制总线206上接收的高阶命令信号的SDRAM 200的操作。一般由存储控制器(图6未示出)产生的这些高阶命令信号是时钟使能信号CKE*、时钟信号CLK、组件选择信号CS*、允许写入信号WE*、行地址选通信号RAS*、列地址选通信号CAS*和数据遮罩信号(data mask signal)DQM，其中“*”表明信号低位有效。命令译码器204产生一连串响应于高阶命令信号的命令信号，以执行由每个高阶命令信号所指示的操作(例如读出或写入)。例如，命令译码器204可接收和解码命令，以在期望SDRAM在一段时期内是无效时，使SDRAM进入自刷新模式。这些命令信号及其完成各自操作的方式是普通的。因此，为了简洁，将省略对这些命令信号的进一步解释。
此SDRAM200包括通过地址总线214接收行地址和列地址的地址寄存器212。通常，将地址总线214应用到存储控制器(图6未示出)。一般，行地址首先由地址寄存器212接收，并被应用到行地址多路复用器218。行地址多路复用器218将行地址耦合到许多元件，这些元件与两个依赖于形成部分行地址的存储体的地址位的状态的存储体220，222中的任意一个相关。与每个存储体220，222相关的是其各自的存储行地址的行地址锁存器226和解码行地址并将相应的信号应用到阵列220或222中的一个的行译码器228。为了刷新在阵列220，222内的存储单元，行地址多路复用器218还将行地址耦合到行地址锁存器226。刷新计数器230为了刷新的目的产生行地址，该刷新计数器由刷新控制器232控制。依次，刷新控制器232又由命令译码器204控制。
依照本发明的一个实施例，将刷新控制器232耦合到单元板电压选择器234。更具体地，单元板电压选择器234接收互补控制信号C、C*，此控制信号使电路选择器将标准偏压VN或静态刷新偏压VR施加到在各自存储体220，222内的单元板上。在图6内所示的实施例中，标准偏压VN为1V，静态刷新偏压VR为0.5V。
在操作过程中，当进入静态刷新模式时，例如自刷新模式，刷新控制器232将控制信号C、C*应用到单元板电压选择器234，这使得单元板电压选择器234非连续地将电压VN耦合到在存储体220，222内的单元板，而不是将电压VR耦合到单元板。在开始刷新在存储体220，222内的任何存储单元行之前，刷新控制器232将控制信号C、C*应用到单元板电压选择器234，以使其将标准偏压VN耦合到单元板。然后，刷新控制器232开始突发刷新在存储体220，222内的所有的存储单元。然后，刷新控制器232使单元板电压选择器234再一次将静态刷新偏压VR耦合到在存储体220，222内的单元板。当退出静态刷新模式时，例如自刷新模式，刷新控制器232将控制信号C、C*应用到单元板电压选择器234，使其将标准偏压VN施加到存储体220、222的单元板。
在把行地址应用到地址寄存器212，并把行地址存储在一个行地址锁存器226内之后，将列地址应用到地址寄存器212。地址寄存器212将列地址耦合到列地址锁存器240。根据SDRAM200的操作模式，将列地址通过突发计数器242耦合到列地址缓冲器244，或者将列地址耦合到从由地址寄存器212输出的列地址开始把一连串列地址应用到列地址缓冲器244的突发计数器242。无论那种情况，列地址缓冲器244都将列地址应用到列地址译码器248。
将从阵列220，222中的一个阵列读出的数据分别耦合到用于阵列220，222中的一个阵列的列电路254，255。然后将此数据通过数据输出寄存器256耦合到数据总线258。
将写入阵列220，222中的一个的数据从数据总线258耦合到数据输入寄存器260。将写入数据分别耦合到列电路254、255，在列电路254、255写入数据被分别转移到阵列220、222中的一个。时标寄存器264响应数据遮罩DM信号，以选择性地改变输入或输出列电路254，255的数据流，例如通过选择性遮罩将从阵列220、222中被读出的数据。
在图7中示出一个单元板电压选择器270的实施例，其可用作图6所示的SDRAM 200内的单元板电压选择器电路234。单元板电压选择器270包括一对传输门272、275，此对传输门272、275由控制信号C、C*以交替使能传输门的方式控制。耦合传输门272，以接收Vcc/2的普通电压VN，同时耦合传输门274，以接收Vcc/4的静态刷新偏压VR。在图7所示的实施例中，Vcc等于2伏特，所以Vcc/2等于1V，Vcc/4等于0.5V。不过，可使用其它电压。无论哪种情况，这些电压通过常规方法提供。
传输门272，274交替地将Vcc/2或Vcc/4耦合到所配置的用作电压跟随器的差动放大器280。将放大器280的输出耦合到单元板290。如本领域所公知的那样，被配置作为电压跟随器的放大器280将电压应用到放大器的输出，此输出等于应用到同向输入(“+”)的电压。放大器280具有足够的电流驱动以快速驱动单元板290达到Vcc/2或Vcc/4，这取决于传输门272，274哪个是导电的。
图8所示的真值表296总结了单元板电压选择器270的操作。在SDRAM200的常规操作过程中，或在以突发方式在静态刷新模式下刷新存储单元时，刷新控制器232(见图6)输出为“1，0”的控制信号C、C*，以使传输门272导电，而使传输门274不导电。然后，差动放大器280接收Vcc/2的标准偏压VN，并将其施加到单元板290。在静态刷新模式下的刷新间隔期，刷新控制器232输出为“1，0”的控制信号C、C*，以使传输门272不导电，而使传输门274导电。然后，差动放大器280接收Vcc/4的静态刷新偏压VR，并将其施加到单元板290。
图6所示的SDRAM 200可用于各种电子系统。例如，SDRAM 200可用于基于处理器的系统，例如图9所示的计算机系统300。计算机系统300包括用于执行各种计算功能的处理器302，例如执行特定软件以执行特定计算或任务。处理器302包括处理器总线304，其一般包括地址总线、控制总线和数据总线。此外，计算机系统300包括一个或多个输入设备314，例如键盘或鼠标，输入器件耦合到处理器302以允许操作员与计算机系统300交互。一般，计算机系统300还包括一个或多个耦合到处理器302的输出设备316，此输出设备一般为打印机或显示终端。一般也可将一个或多个数据存储设备318耦合到处理器302，以允许处理器302将数据存入内部存储媒体或外存储媒体或从内部存储媒体或外部存储媒体(未示出)检索数据。典型的存储设备318的示例包括硬盘和软盘、盒式磁带和只读存储光盘(CD-ROM)。一般还将处理器302通过存储控制器330耦合到高速缓冲存储器件326和SDRAM 200，其中高速缓冲存储器件326通常是静态随机存取存储(“SRAM”)器件。存储控制器330一般包括耦合到SDRAM 200的控制总线336和地址总线338。将数据总线340通过存储控制器330直接地(如图所示)，或使用其它方法，从SDRAM 200耦合到处理器总线304。
虽然参照所公开的实施例描述了本发明，但是本领域技术人员将认识到形式和细节上的改变没有脱离本发明的精神和范围。这些改变属于本领域一般技术人员的通用技术。例如，虽然在上下文中主要讨论了在自刷新模式下的单元板选择器270的操作，可以理解的是，单元板选择器270也可用于其它静态刷新模式。此外，虽然在这里讨论了特定的单元板电压和电压比，但是可以理解的是，也可以使用其它的电压和电压比。因此，本发明不受所附权利要求以外的限制。

Claims (32)

1.一种操作制造在衬底中的、具有需要周期性刷新的存储单元阵列的动态随机存取存储器件的方法，每个所述存储单元包括存储单元电容器，所述存储单元电容器由与所述阵列中的任何其它存储单元的第一板相隔离的第一板和所述阵列中的多个存储单元的电容器通用的单元板形成，所述方法包括：
在普通操作模式下，将所述单元板偏置到第一电压；
在静态刷新模式下，除了将刷新所述阵列内的存储单元时，将所述单元板偏置到第二电压，所述第二电压使所述存储单元电容器的所述第一板上的电压比所述单元板偏置到所述第一电压时所述存储单元电容器的所述第一板上的电压更接近所述衬底的电压；以及
在所述静态刷新模式下，在将刷新所述阵列内的存储单元时，将所述单元板偏置到所述第一电压。
2.如权利要求1所述的方法，其中所述静态刷新模式包括自刷新模式。
3.如权利要求1所述的方法，进一步包括当将在所述静态刷新模式下刷新所述阵列内的存储单元时，突发地刷新在所述阵列内的所述存储单元。
4.如权利要求1所述的方法，其中所述第一电压基本等于所述动态随机存取存储器件的电源电压的一半，而所述第二电压小于所述动态随机存取存储器件的电源电压的一半。
5.如权利要求1所述的方法，进一步包括在普通操作模式下刷新在所述阵列内的所述存储单元。
6.一种操作制造在衬底中的、具有需要周期性刷新的存储单元阵列的动态随机存取存储器件的方法，每个所述存储单元包括存储单元电容器，所述存储单元电容器由与所述阵列中的任何其它的存储单元的第一板相隔离的第一板和所述阵列中的多个存储单元的电容器通用的单元板形成，所述方法包括：
在普通操作模式下，将所述单元板偏置到第一电压；
在将所述存储器件从普通模式下的操作切换到静态刷新模式下的操作之后，将所述单元板偏置到第二电压，所述第二电压使所述存储单元电容器的所述第一板上的电压比所述单元板偏置到所述第一电压时所述第一板上的电压更接近所述衬底的电压；
在所述静态刷新模式下，在以静止时段交替的刷新时段内，周期性地刷新在所述阵列内的所述存储单元，其中在所述静止时段内，不刷新在所述阵列内的所述存储单元，所述静止时段比所述刷新时段长；
在所述静态刷新模式下，在所述静止时段内，将所述单元板偏置到所述第二电压；
在所述静态刷新模式下，在所述刷新时段内，将所述单元板偏置到所述第一电压；并且
在将所述存储器件从静态刷新模式下的操作切换到普通模式下的操作之后，将所述单元板偏置到所述第一电压。
7.如权利要求6所述的方法，其中所述静态刷新模式包括自刷新模式。
8.如权利要求6所述的方法，其中所述第一电压基本等于所述动态随机存取存储器件的电源电压的一半，而所述第二电压小于所述动态随机存取存储器件的电源电压的一半。
9.一种用于较之动态随机存取存储器件在普通操作模式下操作时所消耗的功率，降低了所述存储器件在静态刷新模式下操作时所消耗的功率的系统，其中所述存储器件制造在衬底中且具有需要周期性刷新的存储单元阵列，每个存储单元包括存储单元电容器，所述存储单元电容器由与所述阵列中的任何其它的存储单元的第一板相隔离的第一板和所述阵列中的多个存储单元的电容器通用的单元板形成，所述系统包括：
刷新控制器，其产生控制信号，以使在所述普通操作模式和所述静态刷新模式下刷新在所述阵列内的所述存储单元，当所述动态随机存取存储器件在所述普通操作模式下操作时，或者当所述动态随机存取存储器件在所述静态刷新模式下操作且所述刷新控制器产生使在所述阵列内的所述存储单元刷新的控制信号时，所述刷新控制器产生第一控制信号，当所述动态随机存取存储器件在所述静态刷新模式下操作时且所述刷新控制器不产生使在所述阵列内的所述存储单元刷新的控制信号时，所述刷新控制器产生第二控制信号，以及
单元板电压选择器，其与所述刷新控制器和所述阵列的单元板耦合，响应所述第一控制信号，所述单元板电压选择器用于将标准偏压施加到所述单元板，响应所述第二控制信号，所述单元板电压选择器用于将静态刷新偏压施加到所述单元板，所述静态刷新偏压使所述存储单元电容器的所述第一板上的电压比所述单元板偏置到所述标准偏压时所述存储单元电容器的所述第一板上的电压更接近所述衬底的电压。
10.如权利要求9所述的系统，其中通过所述刷新控制器被耦合到所述单元板电压选择器的所述第一控制信号和所述第二控制信号包括互补信号。
11.如权利要求9所述的系统，其中所述静态刷新模式包括自刷新模式，所述刷新控制器在所述静态刷新模式中用于产生所述第二控制信号。
12.如权利要求9所述的系统，其中所述单元板电压选择器包括：
具有输入端和输出端的放大器，所述放大器的所述输出端被耦合到所述单元板，所述放大器将具有与施加到其输入端的电压幅值成比例的幅值的电压施加到其输出端；以及
接收第一电压和第二电压的选择器电路，所述选择器电路被耦合以从所述刷新控制器接收所述第一控制信号和第二控制信号，响应所述第一控制信号，所述选择器电路用于将所述第一电压耦合到所述放大器的所述输入端，响应所述第二控制信号，所述选择器电路用于将所述第二电压耦合到所述放大器的所述输入端。
13.如权利要求12所述的系统，其中所述放大器具有单位增益，因此所述第一电压基本等于所述标准偏压，而所述第二电压基本等于所述静态刷新偏压。
14.如权利要求12所述的系统，其中通过所述刷新控制器被耦合到所述单元板电压选择器的所述第一控制信号和第二控制信号包括互补信号，并且其中所述选择器包括一对由所述第一信号和所述第二信号控制的交叉耦合的传输门，所述传输门用于交替地分别将所述第一电压和所述第二电压耦合到所述放大器的输入端。
15.如权利要求9所述的系统，其中所述标准偏压基本等于所述动态随机存取存储器件的电源电压的一半，而所述静态刷新偏压小于所述动态随机存取存储器件的电源电压的一半。
16.如权利要求9所述的系统，其中所述刷新控制器用于在所述静态刷新模式下产生控制信号，以使在所述阵列内的所述存储单元以突发方式刷新，然后是静止时段，其比刷新所述存储单元的时间段长。
17.一种动态随机存取存储(“DRAM”)器件，包括：
行地址电路，其用于接收和解码施加到所述存储器件的外部地址端的行地址信号；
列地址电路，其用于接收和解码施加到所述外部地址端的列地址信号；
制造在衬底中的存储单元阵列，其中每个存储单元包括存取晶体管，所述存取晶体管具有耦合到存储单元电容器的第一板的第一端，所述存储单元电容器进一步由对于在所述阵列内的多个所述存储单元通用的单元板形成，所述存储单元用于将写入所述阵列和从所述阵列读出的数据存储在由所述译码行地址信号和所述译码列地址信号所确定的位置；
读出数据通路电路，其用于将读出数据信号从所述阵列耦合到所述存储器件的外部数据端；
写入数据通路电路，其用于将写入数据信号从所述存储器件的外部数据端耦合到所述阵列；
命令译码器，其用于解码施加到所述存储器件的各自外部命令端的多个命令信号，并用于产生相应于所述译码命令信号的控制信号；
刷新控制器，其耦合到所述命令译码器和存储单元的所述阵列，所述刷新控制器响应来自于所述命令译码器的控制信号，以便在普通刷新模式或在静态刷新模式下操作，所述刷新控制器用于使在所述阵列内的所述存储单元在所述普通刷新模式和所述静态刷新模式下刷新，所述刷新控制器还用于当所述刷新控制器在所述普通刷新模式下操作，或者当所述刷新控制器在所述静态刷新模式下操作，且其使在所述阵列内的所述存储单元刷新时，产生第一控制信号，在所述刷新控制器在所述静态刷新模式下操作，且其未使在所述阵列内的所述存储单元刷新时，所述刷新控制器产生第二控制信号；以及
单元板电压选择器，其耦合到所述刷新控制器和所述存储单元阵列的所述单元板，响应所述第一控制信号，所述单元板电压选择器用于将标准偏压施加到所述单元板，响应所述第二控制信号，所述单元板电压选择器用于将静态刷新偏压施加到所述单元板，所述静态刷新偏压使所述存取晶体管的所述第一端上的电压比所述单元板偏置到所述标准偏压时所述存取晶体管的所述第一端上的电压更接近所述衬底的电压。
18.如权利要求17所述的DRAM器件，其中通过所述刷新控制器被耦合到所述单元板电压选择器的所述第一控制信号和所述第二控制信号包括互补信号。
19.如权利要求17所述的DRAM器件，其中所述静态刷新模式包括自刷新模式，在所述静态刷新模式中，所述刷新控制器用于产生所述第二控制信号。
20.如权利要求17所述的DRAM器件，其中所述单元板电压选择器包括：
一个具有输入端和输出端的放大器，所述放大器的所述输出端被耦合到所述单元板，所述放大器将一具有一与施加到其输入端的电压幅值成比例的幅值的电压施加到其输出端；和
一个接收第一电压和第二电压的选择器电路，所述选择器电路被耦合以从所述刷新控制器接收第一和第二控制信号，响应所述第一控制信号，所述选择器电路用于将所述第一电压耦合到所述放大器的所述输入端，并且响应所述第二控制信号，所述选择器电路用于将所述第二电压耦合到所述放大器的所述输入端。
21.如权利要求20所述的DRAM器件，其中所述放大器具有单位增益，因此所述第一电压基本等于所述标准偏压，而所述第二电压基本等于所述静态刷新偏压。
22.如权利要求20所述的DRAM器件，其中通过所述刷新控制器被耦合到所述单元板电压选择器的所述第一控制信号和所述第二控制信号包括互补信号，并且其中所述选择器包括一对由所述第一信号和所述第二信号控制的交叉耦合的传输门，所述传输门用于交替地分别将所述第一电压和所述第二电压耦合到所述放大器的所述输入端。
23.如权利要求17所述的DRAM器件，其中所述标准偏压基本等于所述动态随机存取存储器件的电源电压的一半，而所述静态刷新偏压小于所述动态随机存取存储器件的电源电压的一半。
24.如权利要求17所述的DRAM器件，其中所述刷新控制器用于所述静态刷新模式下，使在所述阵列内的所述存储单元以突发方式刷新，然后是静止时段，其比刷新所述存储单元的时间段长。
25.一种基于处理器的系统，其包括：
具有处理器总线的处理器；
输入设备，其通过所述处理器总线被耦合到所述处理器，其适于使数据进入所述计算机系统；
输出设备，其通过所述处理器总线被耦合到所述处理器，其适于使数据从所述计算机系统输出；以及
动态随机存取存储器件，其耦合到所述处理器总线，其适于允许存储数据，所述动态随机存取存储器件包括：
行地址电路，其用于接收和解码施加到所述存储器件的外部地址端的行地址信号；
列地址电路，其用于接收和解码施加到所述外部地址端的列地址信号；
制造在衬底中的存储单元阵列，每个存储单元包括存取晶体管，所述存取晶体管具有耦合到存储单元电容器的第一板的第一端，所述存储单元电容器进一步由对于在所述阵列内的多个所述存储单元的电容器通用的单元板形成的存储单元电容器，所述存储单元用于将写入所述阵列和从所述阵列读出的数据存储在由所述译码行地址信号和所述译码列地址信号确定的位置；
读出数据通路电路，其用于将读出数据信号从所述阵列耦合到所述存储器件的外部数据端；
写入数据通路电路，其用于将写入数据信号从所述存储器件的所述外部数据端耦合到所述阵列；
命令译码器，其用于解码施加到所述存储器件的各自外部命令端的多个命令信号，所述命令译码器用于产生相应于所述译码命令信号的控制信号；
刷新控制器，其耦合到所述命令译码器和所述存储器件阵列，所述刷新控制器响应来自所述命令译码器的控制信号，以工作在普通刷新模式或静态刷新模式下，所述刷新控制器用于使在所述阵列内的所述存储单元在所述普通刷新模式和静态刷新模式下刷新，当所述刷新控制器在普通刷新模式下操作，或者当所述刷新控制器在静态刷新模式下操作，且所述刷新控制器使在所述阵列内的所述存储单元刷新时，所述刷新控制器进一步产生第一控制信号，当所述刷新控制器在所述静态刷新模式下操作，且所述刷新控制器未使在所述阵列内的所述存储单元刷新时，所述刷新控制器产生第二控制信号；以及
单元板电压选择器，其耦合到所述刷新控制器和所述存储单元阵列的所述单元板，响应所述第一控制信号，所述单元板电压选择器将标准偏压施加到所述单元板，且响应所述第二控制信号，所述单元板电压选择器将静态刷新偏压施加到所述单元板，所述静态刷新偏压使所述存取晶体管的所述第一端上的电压比所述单元板偏置到所述标准偏压时所述存取晶体管的所述第一端上的电压更接近所述衬底的电压。
26.如权利要求25所述的基于处理器的系统，其中通过所述刷新控制器被耦合到所述单元板电压选择器的所述第一控制信号和所述第二控制信号包括互补信号。
27.如权利要求25所述的基于处理器的系统，其中所述静态刷新模式包括自刷新模式，在所述静态刷新模式中所述刷新控制器用于产生所述第二控制信号。
28.如权利要求25所述的基于处理器的系统，其中所述单元板电压选择器包括：
放大器，其具有输入端和输出端，所述放大器的所述输出端被耦合到所述单元板，所述放大器将具有与施加到其输入端的电压幅值成比例的幅值的电压施加到其输出端；以及
选择器电路，其接收第一电压和第二电压，所述选择器电路被耦合以从所述刷新控制器接收所述第一控制信号和所述第二控制信号，响应所述第一控制信号，所述选择器电路将所述第一电压耦合到所述放大器的所述输入端，响应所述第二控制信号，所述选择器电路将所述第二电压耦合到所述放大器的所述输入端。
29.如权利要求28所述的基于处理器的系统，其中所述放大器具有单位增益，因此所述第一电压基本等于所述标准偏压，而所述第二电压基本等于所述静态刷新偏压。
30.如权利要求28所述的基于处理器的系统，其中通过所述刷新控制器被耦合到所述单元板电压选择器的所述第一控制信号和所述第二控制信号包括互补信号，并且其中所述选择器包括一对由所述第一信号和所述第二信号控制的交叉耦合的传输门，所述传输门用于交替地分别将所述第一电压和所述第二电压耦合到所述放大器的所述输入端。
31.如权利要求25所述的基于处理器的系统，其中所述标准偏压基本等于所述动态随机存取存储器件的电源电压的一半，而所述静态刷新偏压小于所述动态随机存取存储器件的电源电压的一半。
32.如权利要求25所述的基于处理器的系统，其中所述刷新控制器用于静态刷新模式下，使所述阵列内的所述存储单元以突发方式刷新，然后是静止时段，其比刷新所述存储单元的时间段长。
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