CN101064347B - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，其具有半导体层、覆盖所述半导体层的端部的栅电极和用于使所述半导体层和所述栅电极绝缘的绝缘层。使所述半导体层与所述栅电极相互重叠的区域绝缘的绝缘层的膜厚度大于覆盖所述半导体层的中央部分绝缘层的膜厚度。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法。更具体地说，本发明涉及一种半导体器件及其制造方法，在所述半导体器件中，针对不同的半导体元件分隔半导体层。 
背景技术
作为分隔半导体层的半导体元件的典型实例，图24A到24D示出了公共薄膜晶体管的顶视图和截面图。图24A示出了所述薄膜晶体管的顶视图，图24B是沿图24A的A1-B1线得到的截面图，图24C是沿图24A的A2-B2线得到的截面图，图24D是图24C中的半导体层32的端部25的放大图。如图24B到24D所示，在薄膜晶体管中，在衬底30上形成起着基础薄膜的作用的绝缘层31；在绝缘层31上形成半导体层32，其包括沟道形成区32以及每者起着源极区或漏极区的作用的杂质区32B和32C；在半导体层32和绝缘层31上形成起着栅极绝缘膜的作用的绝缘层33；以及在绝缘层33上形成起着栅电极的作用的导电层34。 
在图24A到24D所示的薄膜晶体管的制造过程中，在受到有选择的蚀刻的半导体层32上形成起着栅极绝缘膜的作用的绝缘层33，在这种情况下，绝缘层33的覆盖度(coverage)在半导体层32的端部25处降低。在绝缘层33的膜厚度薄的部分栅极电压的电场强度增大，由栅极电压导致的应力增大，其将对薄膜晶体管的耐压和可靠性造成不利影响。 
此外，衬底和每一薄膜的应力集中在半导体层32的端部25，其导致了元件特性发生波动的问题。 
作为一种改善由半导体层32的端部的不平坦造成的栅极绝缘膜的覆盖度降低的问题的方法，可以使有源层的端部成锥形(专利文献1：已公开日本专利申请No.2005-167207)。 
另一方面，在构成必须以高速运行的电路的薄膜晶体管中，优选采用短沟道长度和薄栅极绝缘膜厚度。因此，栅极绝缘膜的膜厚度只 有几十纳米那么薄。 
发明内容
但是，即使使半导体层的端部成锥形，电场和应力的集中仍然是一个问题。当栅极绝缘膜的膜厚度薄到几十纳米时，这一问题尤为显著。 
本发明就是一项解决这一问题的技术，本发明的目的在于，通过减小栅极绝缘膜的膜厚度薄的部分，即不平坦的部分对半导体元件特性的影响，由此提高半导体元件的可靠性。此外，本发明的另一目的在于提供一种制造方法，通过所述方法能够得到具有这样的半导体元件的半导体器件。 
本发明的一个特征是一种半导体器件，其包括：半导体层；覆盖所述半导体层的端部的栅电极；以及用于使所述半导体层和所述栅电极绝缘的绝缘层，其中，使所述半导体层与所述栅电极相互重叠的区域绝缘的绝缘层的膜厚度大于覆盖所述半导体层的中央部分绝缘层的膜厚度。 
本发明的另一个特征是一种半导体器件，其包括：形成于衬底上的起着基础膜的作用的绝缘层，形成于所述绝缘层上的半导体层；以及覆盖所述起着基础膜的作用的绝缘层和所述半导体层的起着栅极绝缘膜作用的绝缘层，其中，所述半导体层的端部的侧表面相对于所述衬底的表面以第一角度倾斜，所述起着基础膜的作用的绝缘层相对于所述衬底的表面以第二角度倾斜，并且所述第二角度小于所述第一角度。换言之，所述半导体层的侧表面的倾角和所述起着基础膜的作用的绝缘层的倾角是变小的，使得斜坡逐渐降低。 
所述第一角度优选大于等于10度小于等于40度，所述第二角度优选大于等于5度小于等于15度。 
本发明的又一个特征是一种半导体器件，其包括：半导体层；覆盖所述半导体层的端部的栅电极；以及用于使所述半导体层和所述栅电极绝缘的绝缘层，其中，将位于所述半导体层的端部的使所述半导体层与所述栅电极绝缘的绝缘层形成为比在所述半导体层的中央部分厚。 
在所述本发明的半导体器件中，形成多个半导体层，并使所述多 个半导体层相互分开。 
在包括半导体层、覆盖所述半导体层的端部的栅电极和用于使所述半导体层和所述栅电极绝缘的绝缘层的半导体器件中，使所述半导体层与所述栅电极相互重叠的区域绝缘的绝缘层的膜厚度大于覆盖所述半导体层的中央部分绝缘层的膜厚度，由此能够防止所述半导体层的端部与所述栅电极之间短路。当起着栅极绝缘膜的作用的绝缘膜的膜厚度为几纳米到几十纳米，并且比半导体层的膜厚度薄时，这种结构尤为有效。 
此外，在通过蚀刻去除形成于半导体层上的绝缘层时，有时会在所述绝缘层中半导体层的端部的侧表面与起着基础膜作用的绝缘层相互接触的部分内形成凹陷。但是，通过在覆盖所述半导体层的端部的区域内形成具有大厚度的绝缘层，能够填充所述凹陷。采用这种方式，在形成起着栅极绝缘膜的作用的绝缘层的情况下，能够减少覆盖度缺陷等。作为这些因素的结果，能够提高将在以后形成的半导体元件的可靠性。 
附图说明
在附图中： 
图1A到图1C是用于说明本发明的半导体器件的主结构的顶视图和截面图； 
图2A到图2C是用于说明本发明的半导体器件的主结构的顶视图和截面图； 
图3A到图3C是用于说明本发明的半导体器件的主结构的截面图； 
图4A到图4F是用于说明本发明的半导体器件的制造过程的截面图； 
图5A到图5F是用于说明本发明的半导体器件的制造过程的截面图； 
图6A到图6F是用于说明本发明的半导体器件的制造过程的截面图； 
图7A到图7I是用于说明本发明的半导体器件的制造过程的截面图； 
图8A到图8I是用于说明本发明的半导体器件的制造过程的截面图； 
图9A到图9I是用于说明本发明的半导体器件的制造过程的截面图； 
图10A到图10G是用于说明本发明的半导体器件的制造过程的截面图； 
图11A到图11C是用于说明本发明的半导体器件的制造过程的截面图； 
图12A到图12C是用于说明本发明的半导体器件的制造过程的截面图； 
图13A到图13C是用于说明本发明的半导体器件的主结构的截面图； 
图14A到图14C是用于说明本发明的半导体器件的主结构的截面图； 
图15A到图15D是用于说明本发明的半导体器件的主结构的截面图； 
图16是示出了非易失存储单元阵列的等效电路的例子的示意图； 
图17是示出了NOR型非易失存储单元阵列的等效电路的一个例子的示意图； 
图18是示出了NAND型非易失存储单元阵列的等效电路的例子的示意图； 
图19A和图19B是用于说明NAND型非易失存储器的写入操作的示意图； 
图20A和20B是用于说明NAND型非易失存储器的擦除和读取操作的示意图； 
图21是示出了在累积电荷的数据“0”的情况下和在擦除电荷的数据“1”的情况下非易失存储器的阈值电压的变化的示意图； 
图22是示出了非易失半导体存储器件的电路方框图的例子的示意图； 
图23是用于说明等离子体处理设备的结构的图示； 
图24A到24D是用于说明常规例子的顶视图和截面图； 
图25A到图25C是用于说明本发明的半导体器件的制造过程的截 面图； 
图26A到图26C是用于说明本发明的半导体器件的制造过程的截面图； 
图27A到图27C是用于说明本发明的半导体器件的制造过程的截面图； 
图28A到图28D是用于说明本发明的半导体器件的制造过程的顶视图； 
图29A和图29B是用于说明本发明的半导体器件的主结构的顶视图和截面图； 
图30A到图30C是用于说明本发明的半导体器件的制造过程的例子的截面图； 
图31A和31B是用于说明本发明的半导体器件的制造过程的例子的截面图； 
图32是示出了本发明的半导体器件的顶视图的例子的图示； 
图33A和33B是用于说明本发明的半导体器件的例子的截面图； 
图34是用于说明本发明的半导体器件的例子的示意图； 
图35A和35B是用于说明本发明的半导体器件的例子的顶视图和截面图； 
图36A和图36B是每者示出了本发明的半导体器件的使用方式的例子的图示； 
图37A到图37E是每者示出了本发明的半导体器件的使用模式的例子的图示； 
图38A到图38C是示出了用于计算的薄膜晶体管的结构的图示； 
图39是示出了通过计算获得的薄膜晶体管的电流-电压特性的曲线图； 
图40是示出了图39所示的电流-电压特性的倾角的曲线图； 
图41A和41B是用于说明本发明的半导体器件的例子的截面图；以及 
图42A和图42B是示出了本发明的半导体器件的薄膜晶体管的电流-电压特性的曲线图。 
具体实施方式
在下文中将参考附图说明本发明的实施模式和实施例。但是，本发明不限于下述说明，本领域技术人员容易理解，在不背离本发明的范围和精神的情况下可以对其模式和细节做出各种改变。因此，不应将本发明解释为仅限于下述对实施模式和实施例的说明。应当注意，在下文所述的本发明的结构中，表示相同部分的附图标记可以为不同的附图所共用。 
(实施模式1) 
在本实施模式中，提供了一种半导体元件的结构及其制造方法，在所述半导体元件结构中，能够抑制由半导体层的端部中的栅极绝缘膜的覆盖度的降低而导致的栅极电压的泄漏电流。在本文的描述中，将薄膜晶体管用作所述半导体元件。 
图1A到图1C是用于说明本发明的半导体器件的主结构的顶视图和截面图。具体而言，图1A是示出了薄膜晶体管的基本部分的顶视图，图1B是沿图1A中的A1-B1线得到的截面图，图1C是沿图1A中的A2-B2线得到的截面图。在具有绝缘表面的衬底30上形成这一薄膜晶体管。作为具有绝缘表面的衬底30，可以采用玻璃衬底、石英衬底、蓝宝石衬底、陶瓷衬底、具有形成于其表面的绝缘层的金属衬底等。 
在这一具有绝缘表面的衬底30上形成半导体层32。可以在衬底30和半导体层32之间设置起着基础膜的作用的绝缘层31。可以根据情况将这一绝缘层31作为阻挡层提供，从而防止碱金属等杂质从衬底30扩散到半导体层32内，对其造成污染。 
作为绝缘层31，可以采用诸如氧化硅、氮化硅或含有氧和氮的硅(氮氧化硅)的绝缘材料。例如，在将绝缘层31形成为两层结构的情况下，可以将所含有的氮多于氧的氮氧化硅层形成为第一绝缘层，将所含有的氧多于氮的氮氧化硅形成为第二绝缘层。或者，可以将氮化硅层形成为第一绝缘层，将氧化硅层形成为第二绝缘层。 
半导体层32优选由单晶半导体或多晶半导体形成。优选以硅作为所述半导体材料。此外，还可以采用硅-锗半导体。此外，出于元件隔离目的，优选在绝缘表面上形成岛状半导体层，以及在所述半导体层上形成一个或多个非易失存储元件或薄膜晶体管。 
采用这种方式，通过将形成于所述绝缘表面上的半导体层形成为彼此隔离的岛状，能够有效地执行元件隔离，即使在同一衬底上形成多个薄膜晶体管和外围电路亦如此。也就是说，即使当在同一衬底上形成必须在大约10V到20V的电压下执行写入和擦除的存储元件阵列以及在大约3V到7V的电压下工作、主要执行数据的输入和输出以及指令控制的外围电路时，也能够避免由于施加至每一元件的电压的差异而导致的互相干扰。 
将p型杂质注入到半导体层32内。例如，采用硼作为p型杂质，并且可以将其以大约5×1015atoms/cm3到1×1016atoms/cm3的浓度添加到半导体层32中。其目的在于控制晶体管的阈值电压，向沟道形成区内添加杂质能够起到有效的作用。在基本对应于起着栅电极的作用的导电层34(在下文中将对其予以说明)的区域内形成沟道形成区，并且其位于半导体层32的一对杂质区32b和32c之间。 
所述一对杂质区32b和32c是每者起着非易失存储元件中的源极区或漏极区的作用的区域。所述一对杂质区32b和32c是通过向半导体层32内添加作为n型杂质的磷或砷形成的，其中，所述杂质的峰值浓度为1021atoms/cm3左右。 
此外，可以在半导体层32内提供低浓度杂质区32d和32e。通过提供低浓度杂质区32d和32e，能够降低漏极边缘处的电场，从而抑制因重复写入和擦除导致的劣化。 
在半导体层32上，形成覆盖所述半导体层的端部的绝缘层36、起着栅极绝缘膜的作用的绝缘层33和起着栅电极的作用的导电层34。 
设置覆盖所述半导体层的端部的绝缘层36的作用在于防止半导体层32的端部与起着栅电极的作用的导电层34之间发生短路。因此，优选在半导体层32的端部与起着栅电极作用的导电层34相互重叠的区域内，在半导体层32上形成绝缘层36。 
在图1A中，虚线表示绝缘层36的末端，因此在虚线内部未形成绝缘层36。在虚线之外形成绝缘层36，使之覆盖半导体层32的端部。换言之，绝缘层36具有位于半导体层32上的开口。 
由于提供覆盖半导体层的端部的绝缘层36的目的在于防止半导体层32的端部与起着栅电极的作用的导电层34之间发生短路，因此可以在半导体层32的端部与起着栅电极的作用的导电层34相互重叠的 区域内形成绝缘层36。 
典型地，如图2A到2C所示，可以在半导体层32的端部与起着栅电极的作用的导电层34相互重叠的区域内形成绝缘层39a和39b中的每者。也就是说，绝缘层39a和39b是以不连续的方式形成于衬底上的。因此，如图2B所示，在沿图2A的A1-B1线得到的截面内未形成绝缘层39a和39b；如沿A2-B2线得到的图2C的横截面图所示，绝缘层39a和39b中的每者仅形成于这样的区域内，即在半导体层32的端部之上形成了起着栅电极的作用的导电层34的区域内。 
绝缘层39a和39b每者沿沟道长度方向的长度大于等于3μm，小于等于10μm，优选大于等于3μm，小于等于5μm。 
采用这种方式，通过形成覆盖半导体层的端部的绝缘层36或绝缘层39a和39b，能够防止半导体层32的端部与起着栅电极的作用的导电层34之间发生短路。当起着栅极绝缘膜的作用的绝缘膜的膜厚度为几纳米到几十纳米，并且比半导体层的膜厚度薄时，这种结构尤为有效。此外，在通过蚀刻整个去除形成于半导体层32之上的绝缘层时，有时会在绝缘层31的与半导体层32的端部相互接触的部分内形成凹陷。但是，通过形成绝缘层36或绝缘层39a和39b，能够以绝缘层填充所述凹陷。采用这种方式，在形成起着栅极绝缘层的作用的绝缘层等的情况下，能够减少覆盖度缺陷等。作为这些因素的结果，能够提高将在以后形成的半导体元件的可靠性。 
绝缘层36、39a和39b中每者由氧化硅、氮化铝、氮化硅、氧化硅和氮化硅的叠置结构、氧化硅和氮化铝的叠置结构等形成。 
接下来，将参考图1A到图1C以及图3A到图3C描述绝缘层36、39a和39b的端部的界面形状。这里，尽管采用绝缘层36作为本说明的典型实例，但是也可以将所述结构适当地应用于绝缘层39a和39b。 
如图1B所示，绝缘层36的端部的侧表面可以垂直于或大致垂直于半导体层32的表面，优选具有大于等于85°小于等于95°的角度。当绝缘层36的端部的侧表面垂直于半导体层32的表面时，能够减小用于覆盖半导体层32的端部的掩模对准裕量，还能够减小半导体层的面积。也就是说，可能实现高度集成。 
或者如图3A所示，绝缘层36的端部36a的侧表面可以为锥形或发生倾斜，优选相对于半导体层32的表面具有大于等于30°小于85°的角度，更优选具有大于等于45°小于等于60°的角度。在绝缘层36的端部36a的侧表面成锥形时，能够改善覆盖绝缘层36的起着栅极绝缘膜的作用的绝缘层(在下文中将对其予以说明)的覆盖度，其中，绝缘层36覆盖着半导体层的端部。换言之，有可能抑制半导体层与栅电极之间的泄漏电流。
或者如图3B所示，半导体层32的侧表面32f为锥形或发生倾斜，其优选具有大于等于30°小于85°的角度，更优选具有大于等于45°小于等于60°的角度，这时，绝缘层37的侧表面38a可以位于半导体层32的侧表面32f上。当绝缘层37的侧表面38a位于半导体层32的侧表面32f上时，将能够降低栅极绝缘膜(将在下文中对其予以说明)的不均匀性，并且能够改善覆盖度。换言之，能够抑制半导体层和栅电极之间的泄漏电流。 
此外，绝缘层36的端部的侧表面可以形成于由半导体层32的顶表面和侧表面形成的边缘上。在这种情况下，可以降低由绝缘层36覆盖的半导体层的面积，并且能够在不形成寄生薄膜晶体管的情况下抑制半导体层和栅电极之间的漏电流。 
此外，半导体层32的表面和绝缘层36的表面可以是平的。在这种情况下，能够改善起着栅极绝缘膜的作用的绝缘层对半导体层32的覆盖度。此外，还能够在不形成寄生薄膜晶体管的情况下抑制半导体层与栅电极之间的漏电流。 
起着栅极绝缘膜的作用的绝缘层33由氧化硅或氧化硅与氮化硅的叠置结构等形成。可以通过采用等离子体CVD法或低压CVD法淀积绝缘层形成绝缘层33。或者，优选通过利用等离子体处理的固相氧化或固相氮化形成绝缘层33。这是因为，通过利用等离子体处理对半导体层(通常为硅层)进行氧化或氮化形成的绝缘层具有高耐压，并且致密、可靠性高。 
在利用等离子体处理的固相氧化处理或固相氮化处理中，优选采用通过微波(通常为2.45GHz)激发的等离子体，其电子密度大于等于1×1011cm-3小于等于1×1013cm-3，其电子温度大于等于0.5eV小于等于1.5eV。这是因为，在处于500℃或更低的温度下的固相氧化处理或固相氮化处理中，能够获得实用的响应速率，并且能够形成致密的绝缘层。 
可以在氧气气氛中(例如，在含有氧气(O2)或一氧化二氮(N2O)以及稀有气体(包括He、Ne、Ar、Kr和Xe中的至少一种)的气氛中，或者在含有氧气或一氧化二氮、氢气(H2)和稀有气体的气氛中)利用这种等离子体处理执行对半导体层32的表面的氧化。可以在氮气气氛中(例如，在含有氮气(N2)和稀有气体(包括He、Ne、Ar、Kr和Xe中的至少一种)的气氛中，在含有氮气、氢气和稀有气体的气氛中，或者在含有NH3和稀有气体的气氛中)利用这种等离子体处理执行对半导体层32的表面的氮化。例如，可以采用Ar作为稀有气体，此外，也可以采用混合了Ar和Kr的气体。 
图23示出了用于执行等离子体处理的设备的结构实例。这一等离子体处理设备包括用于布置衬底210的支撑底座280、用于引入气体的气体供应部分276、连接至用于清除气体的真空泵的排气口278、天线272、电介质板274和提供用于生成等离子体的微波的微波供应部分284。此外，通过为支撑底座280提供温度控制部分282，能够控制衬底210的温度。 
在下文中将对等离子体处理予以说明。应当注意，等离子体处理包括对半导体衬底、绝缘层和导电层的氧化处理、氮化处理、氮氧化处理、氢化处理和表面重整处理。在每种处理中，可以根据其目的选择由气体供应部分276提供的气体。 
可以按照下述说明执行氧化处理和氮化处理。首先，排空处理室，并从气体供应部分276引入含有氧气或氮气的等离子体处理气体。通过温度控制部分282将半导体衬底210加热至室温或100℃到550℃的温度。应当注意，衬底210与电介质板274之间的距离大约为20mm到80mm(优选为20mm到60mm)。接下来，从微波供应部分284向天线272提供微波。之后，通过电介质板274将微波从天线272引入到处理室内，由此生成等离子体286。通过引入微波激发等离子体，能够生成具有低电子温度(小于等于3eV，优选小于等于1.5eV)和高电子密度(大于等于1×1011cm-3)的等离子体。利用由这一高密度等离子体生成的氧根(可以包括OH根)或氮根(可以包括NH根)，或者同时利用所述氧根或氮根，能够使半导体衬底的表面氧化或氮化。通过向等离子体处理气体内混合诸如氩气的稀有气体，能够利用受到激发的稀有气体种类有效地生成氧根或氮根。采用这种方法可以通过有 效地利用由等离子体激发的活性根在500℃或更低的温度下执行由固相反应实现的氧化和氮化。 
按照下述说明形成绝缘层33的优选实例，所述绝缘层33的优选实例时采用图23所示的设备通过高密度等离子体处理形成的。通过氧气氛下的等离子体处理在半导体层32上形成具有3nm到6nm的厚度的氧化硅层，之后，在氮气氛下通过氮化等离子体对所述氧化硅层的表面进行处理，以形成氮等离子体处理层。具体而言，首先通过氧气氛下的等离子体处理在半导体层32上形成具有3nm到6nm的厚度的氧化硅膜。之后，接着在氮气氛下执行等离子体处理，由此在氧化硅层的表面上或接近表面的位置处形成含有高浓度的氮的氮等离子体处理层。应当注意，“接近表面”是指自氧化硅层的表面起大约0.5nm到1.5nm的深度处。例如，通过在氮气氛下执行等离子体处理，获得了这样的结构，其中，在自氧化硅层的表面起大约1nm的深度处含有20到50atomic％的氮。 
通过采用等离子体处理使硅层(半导体层32的典型例子)表面氧化，能够形成不带有任何界面形变的致密氧化物层。此外，利用等离子体处理使所述氧化物层氮化，从而利用氮替代顶层部分内的氧，以形成氮化物层，这样能够进一步提高密度。因而，能够形成耐压高的绝缘层。 
在任何情况下，通过如上所述的利用等离子体处理实施的固相氧化处理或固相氮化处理，都能够获得能够与在950℃到1050℃下形成的热氧化膜相比拟的绝缘层，即使在采用耐热温度为700℃或更低的玻璃衬底时亦如此。也就是说，能够形成高度可靠的绝缘层作为起着半导体元件的栅极绝缘层的作用的绝缘层，具体而言，所述半导体元件为薄膜晶体管或非易失存储元件。 
起着栅电极的作用的导电层34优选由从钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铬(Cr)、铌(Nb)等中选出的金属，或者以上述元素作为其主要成分的合金材料或化合物材料形成。或者，可以采用添加了诸如磷的杂质元素的多晶硅。或者，导电层34可以由叠层结构形成，所述叠层结构包括一个或多个金属氮化物层和上述金属层。作为金属氮化物，可以采用氮化钨、氮化钼或氮化钛。通过提供金属氮化物层，能够提高金属层的粘附性，防止层剥落。 
此外，如图3C所示，可以在半导体层32上形成起着栅极绝缘膜的作用的绝缘层33，并且可以在其中栅极绝缘膜的作用的绝缘层33上提供覆盖半导体层32的端部的绝缘层38。 
与图1A到图1C所示的绝缘层36类似，可以提供绝缘层38，使之完全覆盖半导体层32的端部。或者，与图2A到图2C所示的绝缘层39a和39b类似，可以在半导体层32的端部与起着栅电极的作用的导电层34相互重叠的区域内形成绝缘层38。此外，可以如图1B所示，使绝缘层38的端部的形状和构造垂直于半导体层的表面，或者如图3A所示，使之成锥形。或者，如图3B所示，可以使绝缘层38的端部位于半导体层32的侧表面上。 
此外，作为覆盖半导体层的端部的绝缘层，可以采用SOI(绝缘体上硅)衬底。作为SOI衬底，可以采用所谓的SIMOX(由注入氧实现分隔)衬底，其制造方式为，向镜面抛光晶片内注入氧离子，之后执行高温退火，从而在距顶表面某一深度的位置形成氧化物层，并破坏产生于顶表面层内的缺陷。 
在所述半导体衬底为n型的情况下，形成向其内注入p型杂质的p阱。例如，作为p型杂质，可以采用并以大约5×1015atoms/cm-3到1×1016atoms/cm-3的浓度添加硼。通过形成p阱，能够在这一区域内形成n沟道晶体管。此外，被添加至所述p阱的p型杂质还具有控制晶体管的阈值电压的作用。在基本对应于将在下文中予以说明的栅极的区域内形成位于所述半导体衬底内的沟道形成区，所述沟道形成区位于形成于所述半导体衬底内的一对杂质区之间。 
接下来，将在下文中描述图1A到图1C、图2A到图2C以及图3A到图3C所示的薄膜晶体管的制造过程。 
如图4A所示，在衬底30上形成绝缘层31，在绝缘层31上形成半导体层32，在半导体层32上形成绝缘层40，在绝缘层40上形成掩模41。 
通过CVD法、溅射法、涂覆法等，采用诸如氧化硅、氮化硅或含有氧和氮的硅(氮氧化硅)的绝缘材料形成绝缘层31。 
通过下述方式形成由单晶半导体或多晶半导体构成的半导体层32：使通过溅射法、等离子体CVD法或低压CVD法在衬底30的整个表面上形成的半导体层结晶，之后执行选择蚀刻。作为一种用于使半 导体膜结晶的方法，可以采用激光结晶法、利用快速热退火(RTA)或退火炉的热结晶法、利用促进结晶的金属元素的结晶法或将一种或多种前述方法结合起来的方法。以大于等于10nm小于等于150nm，优选大于等于30nm小于等于100nm，更优选大于等于50nm小于等于80nm的厚度形成半导体层32。 
通过CVD法、溅射法、涂覆法等，采用诸如氧化硅、氮化硅或含有氧和氮的硅(氮氧化硅)的绝缘材料形成绝缘层40。 
在至少覆盖半导体层32的端部的区域内形成掩模41，半导体层32将被以后栅电极覆盖。或者，在覆盖半导体层32的端部的区域内形成掩模41。采用光刻工艺通过曝光和显影形成掩模41。或者，可以通过微滴释放法有选择地释放化学成分，由此形成掩模41。 
接下来，如图4B所示，采用掩模41对绝缘层40蚀刻，以形成绝缘层36。这时，暴露半导体层32的部分。接下来，在绝缘层36和半导体层32的暴露部分上形成起着栅极绝缘膜的作用的绝缘层33。 
起着栅极绝缘膜的作用的绝缘层33由氧化硅或氧化硅与氮化硅的叠置结构等形成。可以通过采用等离子体CVD法或低压CVD法叠置绝缘层形成绝缘层33。或者，可以采用上文所述的图23所示的设备，利用等离子体处理下的固相氧化或固相氮化形成绝缘层33。这是因为，通过利用等离子体处理对半导体层(通常为硅层)进行氧化或氮化形成的绝缘层具有高耐压，并且致密、可靠性高。 
接下来，如图4C所示，在起着栅极绝缘膜的作用的绝缘层33上形成起着栅电极的作用的导电层34。此外，在半导体层32内形成与栅电极重叠的沟道形成区32a、高浓度杂质区32b和32c以及低浓度杂质区32d和32e。 
优选通过溅射法、蒸发法、喷墨法、CVD法等，采用从钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铬(Cr)、铌(Nb)等中选出的金属，或者以上述元素作为其主要成分的合金材料或复合材料形成导电层34。导电层34的厚度大于等于100nm小于等于1000nm，优选大于等于200nm小于等于800nm，更优选大于等于300nm小于等于500nm。 
利用栅电极或掩模向半导体层32有选择地添加杂质，以形成与栅电极重叠的沟道形成区32a、高浓度杂质区32b和32c以及低浓度杂质 区32d和32e。 
接下来，将参考图4D到图4F描述一种模式，其中采用的过程与图4A到图4C所示的过程不同。 
如图4D所示，在衬底30上形成绝缘层31，在绝缘层31上形成半导体层32。接下来，在半导体层32上形成起着栅极绝缘膜作用的绝缘层33，之后形成绝缘层40，进而在绝缘层40上形成掩模41。 
接下来，如图4E所示，采用掩模41蚀刻绝缘层40，由此形成绝缘层36。这里，应当适当选择绝缘层33和40，从而实现只是有选择地蚀刻绝缘层40而不蚀刻绝缘层33的目的。换言之，形成绝缘层40的膜比绝缘层33具有更高的密度和蚀刻速度。可以通过改变源气体的流速和电压值形成这样的膜。或者，在采用不同的材料形成绝缘层33和绝缘层40之后，可以采用仅对绝缘层40进行有选择地蚀刻的蚀刻剂蚀刻绝缘层40，以形成绝缘层36。 
之后，采用与图3C类似的方式，形成起着栅电极的作用的导电层34，并在半导体层32内形成与栅电极重叠的沟道形成区32a、高浓度杂质区32b和32c以及低浓度杂质区32d和32e。 
采用上述方式，能够制造出一种抑制了半导体层与栅电极之间的漏电流的薄膜晶体管。 
尽管绝缘层40是通过图4A所示的薄膜形成法形成的，但是可以在通过图5A所示的涂覆法形成绝缘层46之后，通过与图4B和图4C所示的类似的过程形成绝缘层48。 
绝缘层46可以具有单层结构或叠层结构，所述结构由诸如环氧树脂、聚酰亚胺、聚酰胺、聚乙烯酚、苯并环丁烯或丙烯酸树脂的有机材料或诸如硅醚树脂的硅氧烷材料等形成。应当注意，硅氧烷材料对应于含有Si-O-Si键的材料。硅氧烷具有含有硅(Si)和氧(O)的键的框架结构。作为取代基，可以采用至少含有氢的有机基(例如，烷基或芳香烃基)。作为取代基，还可以采用氟代基。或者，可以采用至少含有氢的有机基和氟代基作为取代基。 
通过这样的过程形成的绝缘层在整个衬底上具有很小的不均匀性，并且降低了所述不均匀性对绝缘层33的影响。因此，即使当绝缘层33的膜厚度小时，也能够保持其覆盖度。 
或者，如图5D所示，在半导体层32形成起着栅极绝缘膜的作用 的绝缘层33，之后可以形成绝缘层46，进而可以在绝缘层46上形成掩模47。此后，如图5E所示，采用掩模47对绝缘层46蚀刻，以形成覆盖半导体层32的端部的绝缘层48，绝缘层33插置于二者之间。 
将参考图6A到6F和图7A到7I描述一种半导体器件制造方法，其采用的过程与上文所述过程不同。 
如图6A所示，在衬底30上形成绝缘层31，在绝缘层31上形成半导体层32。之后，在半导体层32上形成掩模44，在掩模44、半导体层32和绝缘层31上形成绝缘层。这里，将掩模44形成为具有梯形截面，所述梯形的顶边长于底边(在下文中，将这一形状称为倒梯形)。通过这样做，当在其上形成绝缘层时，能够在掩模上形成绝缘层45，并围绕掩模形成绝缘层36，即在半导体层32和绝缘层31的暴露部分上形成绝缘层36。 
接下来，如图6B所示，去除掩模44，同时去除形成于在掩模44上的绝缘层45。结果，只保留了覆盖半导体层32的端部的绝缘层36。 
此后，在半导体层32和绝缘层36上形成起着栅极绝缘膜作用的绝缘层33，在起着栅极绝缘膜作用的绝缘层33上形成起着栅电极的作用的导电层34。此外，在半导体层32内形成与栅电极重叠的沟道形成区32a、高浓度杂质区32b和32c以及低浓度杂质区32d和32e。 
接下来，将参考图6A到图6F描述一种模式，其中采用的过程与图6A到图6C所示的过程不同。 
如图6D所示，在衬底30上形成绝缘层31，在绝缘层31上形成半导体层32。之后，在半导体层32上形成起着栅极绝缘膜作用的绝缘层33，在绝缘层33上形成具有倒梯形形状的掩模44，之后，在具有倒梯形形状的掩模44、半导体层32和绝缘层33上形成绝缘层36。 
接下来，如图6E所示，去除掩模44，从而将形成于掩模44上的绝缘层45也去除。结果，只保留了覆盖半导体层32的端部的绝缘层36。 
之后，采用与图6C类似的方式，形成起着栅电极的作用的导电层34，并在半导体层32内形成与栅电极重叠的沟道形成区32a、高浓度杂质区32b和32c以及低浓度杂质区32d和32e。 
采用上述方式，能够制造出一种抑制了半导体层与栅电极之间的漏电流的薄膜晶体管。 
尽管绝缘层36和45是通过图6A倒6F所示的薄膜形成法形成的，但是在如图7A所示，在半导体层32上形成掩模50，通过涂覆法在掩模50和半导体层32上形成绝缘层51的情况下，如图7B所示，对绝缘层51和掩模50进行各向异性蚀刻，以形成经蚀刻的绝缘层53和经蚀刻的掩模52。在图7B中，虚线50a表示蚀刻前的掩模50，虚线51a表示蚀刻前的绝缘层51。 
接下来，去除经蚀刻的掩模52，由此能够形成覆盖半导体层32的端部的绝缘层53，如图7C所示。通过这样的方法形成的绝缘层53在整个衬底上具有很小的不均匀性，并且降低了所述不均匀性对绝缘层33的影响。因此，即使当绝缘层33的膜厚度小时，也能够保持其覆盖度。 
或者，如图7F所示，在半导体层32上形成起着栅极绝缘膜的作用的绝缘层33，之后在绝缘层33上形成掩模50，进而通过涂覆法在掩模50和绝缘层33上形成绝缘层51。 
接下来，如图7G所示，对绝缘层51和掩模50进行各向异性蚀刻，以形成经蚀刻的绝缘层53和经蚀刻的掩模52。 
接下来，如图7H所示，去除经蚀刻的掩模52，由此能够形成覆盖半导体层32的端部的绝缘层53，绝缘层33插置于二者之间。通过这样的过程形成的绝缘层53在整个衬底上具有很小的不均匀性，并且降低了所述不均匀性对以后形成的起着栅电极作用的导电层34的影响。因此，即使当绝缘层33的膜厚度小时，也能够保持其覆盖度。 
将参考图8A到图8I以及图9A到图9I描述一种半导体器件的制造方法，其采用的过程与上文所述的过程不同。在图8A到图8I以及图9A到图9I中示出了采用半导体层作为掩模形成覆盖半导体层的端部的绝缘层的过程。下文描述的制造过程能够提高吞吐量，因为与图4A到图4F、图5A到图5F、图6A到图6F以及图7A到图7I相比，能够减少一个用于形成掩模的光掩模。此外，还降低了采用光掩模的掩模对准步骤的数量，因此能够抑制由对准偏差导致的成品率的降低。 
将参考图8A到图8I描述采用背面曝光并采用半导体层作为掩模形成覆盖所述半导体层的端部的绝缘层的过程。 
如图8A所示，在衬底30上形成绝缘层31，在绝缘层31上形成半 导体层32。之后，在半导体层32上形成绝缘层40，此后形成抗蚀剂58。 
这里，采用透光材料形成衬底30、绝缘层31和绝缘层40，从而对抗蚀剂58曝光。换言之，可以采用具有透光特性的衬底。 
接下来，采用来自衬底30一侧的光54照射抗蚀剂58，由此使抗蚀剂58的部分曝光。作为光54，采用能够被半导体层32吸收，同时能够穿过衬底30、绝缘层31和绝缘层40，并使抗蚀剂58曝光的光。这里，采用半导体层作为掩模对抗蚀剂58曝光；因此，可以采用能够被半导体层吸收的波长大于等于350nm的光，通常为i线(365nm)、g线(436nm)或h线(405nm)。此外，在提高光量时，光在半导体层32的背面逡巡，因而也能使半导体层32上的抗蚀剂曝光。 
如图8B所示，对曝光的抗蚀剂显影，以形成掩模60。之后，如图8C所示，采用掩模60对绝缘层40蚀刻，从而能够形成覆盖半导体层32的端部的绝缘层36。 
此后，如图8D所示，在半导体层32和绝缘层36上形成起着栅极绝缘膜的作用的绝缘层33。此外，在半导体层32内形成与栅电极重叠的沟道形成区32a、高浓度杂质区32b和32c以及低浓度杂质区32d和32e。 
接下来，将参考图8F到图8I描述一种模式，其采用的过程不同于图8A到图8E所示的过程。 
如图8F所示，在衬底30上形成绝缘层31，在绝缘层31上形成半导体层32。之后，在半导体层32上形成起着栅极绝缘膜的作用的绝缘层33，在绝缘层33上形成绝缘层40。之后，形成抗蚀剂58。接下来，采用来自衬底30一侧的光54照射抗蚀剂58，由此使抗蚀剂58的部分曝光。 
如图8G所示，对经曝光的抗蚀剂显影，以形成掩模60。之后，如图8H所示，采用掩模60只对绝缘层40进行蚀刻，由此能够形成覆盖半导体层32的端部的绝缘层36，绝缘层33插置于二者之间。 
之后，如图8I所示，采用与图8E类似的方式，形成起着栅电极的作用的导电层34，并在半导体层32内形成与栅电极重叠的沟道形成区32a、高浓度杂质区32b和32c以及低浓度杂质区32d和32e。 
采用上述方式，能够制造出一种抑制了半导体层与栅电极之间的 漏电流的薄膜晶体管。 
接下来，将参考图9A到图9I描述采用用于形成半导体层的掩模形成覆盖半导体层的端部的绝缘层的过程。 
如图9A所示，在衬底30上形成绝缘层31，在绝缘层31上形成半导体层59。之后，在半导体层59上形成掩模60。 
接下来，如图9B所示，采用掩模60对半导体层59进行蚀刻，以形成半导体层32。 
接下来，如图9C所示，通过灰化蚀刻并去除掩模60，从而将掩模60形成为尺寸与其相比较小的掩模61，之后在掩模61的表面上执行防液体处理。这里，作为防液体处理，采用氟等离子体处理掩模61的表面。尽管这里是在形成了掩模61之后，在掩模61的表面上执行防液体处理，但是也可以采用喷墨法通过释放防液体成分在半导体层32上形成防液体成分。虚线60a表示执行灰化之前的掩模60。 
作为防液体成分的例子，可以采用包括碳氟化合物链的有机树脂(基于氟的树脂)。所述基于氟的树脂可以是聚四氟乙烯(PTFE；4-氟化乙烯树脂)、全氟代烷氧基链烷(PFA；4-氟代乙烯全氟代烷基乙烯撑共聚物树脂)、全氟代乙烯丙烯共聚物(PFEP；4-氟代乙烯6-氟代甲基乙烯共聚物树脂)、乙烯-四氯乙烯共聚物(ETFE；4-氟代乙烯-乙烯共聚物树脂)、聚偏二氟乙烯(PVDF；氟代亚乙烯树脂)、聚氯三氟乙烯(PCTFE；3-氟代氯化乙烯树脂)、乙烯-三氟氯乙烯共聚物(ECTFE；3-氟代氯化乙烯-乙烯共聚物树脂)、聚四氟乙烯-全氟代间二氧杂环戊烯共聚物(TFE-PDD)、聚氟乙烯(PVF；氟代乙烯基树脂)等。 
作为防液体成分的例子，可以采用由化学式Rn-Si-X(4-n)表示的有机硅烷。在这一化学式中，R表示相对不活跃的基，例如氟代烷基和烷基；X表示诸如卤素、甲氧基、乙氧基或乙酸基的水解基，其能够通过缩合反应与衬底表面上的羟基或所吸收的水化学结合。 
作为有机硅烷的例子，可以采用以氟烷基作为R的氟烷基硅烷(在下文中也称为FAS)。FAS的氟烷基R具有(CF3)(CF2)x(FH2)y的结构，其中x是0到10的整数，y是0到4的整数。在多个R或X与Si化学结合时，所有的R或X可以是相同的，也可以是不同的。作为FAS的典型例子，有诸如十七氟四氢化癸基三乙氧基硅烷、十七氟四氢化癸 基三氯代硅烷、十三氟代四氢化辛基三氯代硅烷和三氟丙基三甲氧基硅烷的氟烷基硅烷(FAS)。 
作为有机硅烷的另一个例子，可以采用乙烷基作为R的烷氧基硅烷。作为烷氧基硅烷，优选采用碳数为2到30的烷氧基硅烷。典型地，可以给出乙基三乙氧基硅烷、丙基三乙氧基硅烷、辛基三乙氧基硅烷、癸基三乙氧基硅烷、十八烷基三乙氧基硅烷(ODS)、廿烷基三乙氧基硅烷和三十烷基三乙氧基硅烷。具体而言，优选采用具有长链烷基的硅烷化合物，因为能够降低浸润性。 
接下来，通过涂敷法或印刷法形成绝缘层62。这里，涂覆或印刷含有绝缘材料的成分，之后使其干燥并对其烘焙，由此形成绝缘层62。可以适当采用与图5A和5D所示的绝缘层46的材料相类似的材料作为绝缘层62的材料。 
接下来，去除掩模61，从而能够形成覆盖半导体层32的端部的绝缘层62。 
此后，如图9D所示，在半导体层32上形成起着栅极绝缘膜作用的绝缘层33，在起着栅极绝缘膜作用的绝缘层33上形成起着栅电极作用的导电层34。此外，在半导体层32内形成与栅电极重叠的沟道形成区32a、高浓度杂质区32b和32c以及低浓度杂质区32d和32e。 
尽管绝缘层62相对于衬底表面向上凸起，但是也可以如图9E所示形成相对于衬底表面向下凹入的绝缘层63。可以根据形成绝缘层62和63的成分的浓度、粘滞度等适当选择绝缘层62和63的形状。 
接下来，将参考图9F到图9I描述一种模式，其采用的过程不同于图9A到图9E所示的过程。 
如图9F所示，在衬底30上形成绝缘层31，在绝缘层31上形成半导体层59。之后，在半导体层59上形成起着栅极绝缘膜的作用的绝缘层33，之后在绝缘层33上形成掩模60。 
接下来，如图9G所示，采用掩模60对半导体层59和绝缘层33蚀刻，从而形成半导体层32和绝缘层33c。 
接下来，如图9H所示，通过灰化蚀刻并去除掩模60，从而将掩模60形成为尺寸与其相比较小的掩模61，之后在掩模61的表面上执行防液体处理，以形成防液体层61a。接下来，通过涂覆法或印刷法形成覆盖半导体层32的绝缘层62，绝缘层33c插置于二者之间。之后， 去除掩模61。 
之后，采用与图9E类似的方式，形成起着栅电极的作用的导电层34，之后在半导体层32内形成与栅电极重叠的沟道形成区32a、高浓度杂质区32b和32c以及低浓度杂质区32d和32e。 
采用上述方式，能够制造出一种抑制了半导体层与栅电极之间的漏电流的薄膜晶体管。 
接下来，将参考图10A到10G以及图11A到11C描述不采用掩模形成覆盖半导体层的端部的绝缘层的过程。 
如图10A所示，在衬底30上形成绝缘层31，在绝缘层31上形成半导体层32。接下来，在位于衬底30之上的半导体层32的每一侧上形成绝缘层55。这里，通过喷墨法或印刷法有选择地形成含有用于形成绝缘层的材料的成分，由此能够形成覆盖半导体层32的端部的绝缘层55。 
接下来，如图10B所示，在半导体层32和绝缘层55上形成起着栅极绝缘膜作用的绝缘层33。 
接下来，如图10C所示，在起着栅极绝缘膜的作用的绝缘层33上形成起着栅电极的作用的导电层34。此外，在半导体层32内形成与栅电极重叠的沟道形成区32a、高浓度杂质区32b和32c以及低浓度杂质区32d和32e。 
尽管绝缘层55相对于衬底表面向上凸起，但是也可以如图10D所示形成相对于衬底30的表面向下凹入的绝缘层56。可以根据形成绝缘层55和56的成分的浓度、粘滞度等适当选择绝缘层55和56的形状。 
接下来，将参考图10E到10G描述一种模式，其采用的过程与图10A到10D所示的过程不同。 
如图10E所示，在衬底30上形成绝缘层31，在绝缘层31上形成半导体层32。之后，在半导体层32上形成起着栅极绝缘膜作用的绝缘层33，此后在位于半导体层32的每侧之上的绝缘层33上形成绝缘层55。 
之后，采用与图10D类似的方式，形成起着栅电极的作用的导电层34，之后在半导体层32内形成与栅电极重叠的沟道形成区32a、高浓度杂质区32b和32c以及低浓度杂质区32d和32e。 
尽管绝缘层55相对于衬底表面向上凸起，但是也可以如图10G所 示形成相对于衬底30的表面向下凹入的绝缘层56。 
采用上述方式，能够制造出一种抑制了半导体层与栅电极之间的漏电流的薄膜晶体管。 
将参考图11A到11C描述在不采用掩模的情况下形成覆盖半导体层的端部的绝缘层的过程，其与上述过程不同。 
如图11A所示，在衬底30上形成绝缘层31，在绝缘层31上形成半导体层32。这里，半导体层32的端部的侧表面优选垂直于衬底30的表面或与之成大于等于85°小于等于95°的角。通过这种方式，能够以提高的成品率形成将在以后形成的绝缘层69。之后，在半导体层32上形成绝缘层40。这里，绝缘层40的膜厚度优选是半导体层32的膜厚度的1.5到3倍。通过等离子体CVD法，采用氧化硅或氮氧化硅形成绝缘层40。 
接下来，主要沿垂直于衬底的方向通过各向异性刻蚀有选择地蚀刻绝缘层40，从而能够形成如图11B所示的与半导体层32的侧表面接触的绝缘层69。通过这种方法，所形成的绝缘层69能够覆盖由半导体层32的侧表面与绝缘层31形成的边缘，但不覆盖由半导体层32的侧表面和顶表面形成的边缘。 
接下来，如图11B所示，在半导体层32和绝缘层69上形成起着栅极绝缘膜作用的绝缘层33。 
接下来，如图11C所示，在起着栅极绝缘膜的作用的绝缘层33上形成起着栅电极的作用的导电层34。此外，在半导体层32内形成与栅电极重叠的沟道形成区32a、高浓度杂质区32b和32c以及低浓度杂质区32d和32e。 
应当注意，低浓度杂质区32d和32e是根据需要形成的。 
采用上述方式，能够制造出一种抑制了半导体层与栅电极之间的漏电流的薄膜晶体管。 
(实施模式2) 
在本实施模式中，提供了一种半导体元件的结构及其制造方法，在所述半导体元件结构中，能够抑制由半导体层的端部中的栅极绝缘膜的覆盖度的降低而导致的栅极电压的泄漏电流。在本文的描述中，将薄膜晶体管用作所述半导体元件。 
图12A是用于说明本发明的半导体器件的主结构的截面图。具体而言，图12A示出了薄膜晶体管的横断面，图12B和12C每者示出了图12A所示的制造过程中半导体层的端部67的放大图。 
在具有绝缘表面的衬底30上形成这一薄膜晶体管。此外，在衬底30和薄膜晶体管之间形成绝缘层31。所述薄膜晶体管包括半导体层66、起着栅极绝缘膜作用的绝缘层33和起着栅电极作用的导电层34。此外，半导体层66包括沟道形成区32a、高浓度杂质区32b和32c以及低浓度杂质区32d和32e。 
在本实施模式中描述的半导体层66的特征是半导体层66在除了侧表面以外的区域内包括具有第一膜厚度的区域66a和具有第二膜厚度的区域66b，其中，第二膜厚度大于第一膜厚度。此外，起着栅极绝缘膜作用的绝缘层33的特征在于，绝缘层包括具有第三膜厚度的区域33a和具有第四膜厚度的区域33b，第四膜厚度大于第三膜厚度。应当注意，半导体层66的具有第一膜厚度的区域66a与绝缘层33的具有第三膜厚度的区域33a与半导体层66的侧表面接触。以这种方法，能够在半导体层66的侧表面的周围确保绝缘层的足够大的厚度；因此，能够抑制半导体层66与起着栅电极作用的导电层34之间的漏电流的产生。 
接下来，将参考图12B和12C描述在本实施模式中描述的半导体层和绝缘层的形成方法。 
如图12B所示，在衬底30上形成绝缘层31，在绝缘层31上形成半导体层66。这里，半导体层66的侧表面优选以大于等于30°小于80°的角度，更优选以大于等于45°小于等于60°的角度倾斜。在通过这种方式构形时，在后面能够采用等离子体有效地照射半导体层66的侧表面，并且能够使半导体层66的侧表面周围的绝缘层的膜厚度大。接下来，在半导体层32上形成绝缘层33。 
接下来，在绝缘层33上形成掩模68。优选将掩模68形成为覆盖将成为半导体层的沟道形成区的部分。接下来，利用图23所示的在实施模式1中描述的设备，通过采用高密度等离子体处理的固相氧化使半导体层66的一部分氧化，或通过采用高密度等离子体处理的固相氮化使其氮化。通过采用这样的等离子体处理的氧化或氮化形成的绝缘层具有高耐压，并且其致密、稳定性高。 
结果，如图12C所示，半导体层的一部分，尤其是位于与半导体层的侧表面接触的区域66a中的半导体层部分的膜厚度变薄，因而覆盖所述部分的绝缘层的膜厚度变厚。应当注意，虚线66c表示在执行高密度等离子体处理之前的半导体层。 
此外，在利用掩模68相半导体层66添加磷或硼之后，如图12B所示执行等离子体处理，由此加速半导体层66的氧化速度。因此，在与半导体层66的侧表面接触的区域内，半导体层66的膜厚度变薄，覆盖所述区域的绝缘层33的膜厚度变厚。 
通过上述方式，能够在半导体层66的侧表面的周围确保绝缘层的足够大的厚度；因此，能够抑制半导体层66与起着栅电极作用的导电层34之间的漏电流的产生。 
(实施模式3) 
在本实施模式中，提供了一种半导体元件的结构及其制造方法，在所述半导体元件结构中，能够抑制由半导体层的端部中的栅极绝缘膜的覆盖度的降低而导致的栅极电压的泄漏电流。在本文的描述中，将薄膜晶体管用作所述半导体元件。 
图13A是用于说明本发明的半导体器件的主结构的截面图。具体而言，图13A示出了薄膜晶体管的横截面；图13B和13C每者示出了图13A中的半导体层的端部64的放大图。在具有绝缘表面的衬底30上制造这一薄膜晶体管。此外，在衬底30和薄膜晶体管之间形成绝缘层33。所述薄膜晶体管包括半导体层32、起着栅极绝缘膜作用的绝缘层33和起着栅电极作用的导电层34。此外，半导体层32包括沟道形成区32a、高浓度杂质区32b和32c以及低浓度杂质区32d和32e。 
如图13B所示，半导体层32的侧表面相对于与衬底平行的平面以角度θ1倾斜，起着基础膜的作用的绝缘层31的表面相对于与衬底平行的平面以角度θ2倾斜。θ1大于等于10°小于等于40°，θ2大于等于5°小于等于15°。通过这种方式，当起着基础膜作用的绝缘层31的表面的倾角小于半导体层32的端部的侧表面的倾角时，半导体层32与绝缘层31的界面变得平滑，能够提高形成于半导体层32和绝缘层31之上的起着栅极绝缘膜作用的绝缘层33的覆盖度。因此，能够防止半导体层32与栅电极之间产生漏电流。 
此外，如图13C所示，起着基础膜的作用的绝缘层31的表面可以相对于衬底表面凸起。即使具有这样的形状，半导体层32与绝缘层31之间的界面也会变得平滑，并且能够提高形成于半导体层32和绝缘层31之上的起着栅极绝缘膜作用的绝缘层33的覆盖度。因此，能够防止半导体层32与栅电极之间产生漏电流。 
(实施模式4) 
在本实施模式中，将描述一种半导体元件的例子，其具有如上所述的能够降低栅电极与半导体层之间的漏电流的结构。尽管在本实施模式中将描述应用了实施模式1中所述的结构的例子，但是也可以适当应用实施模式2和3。 
在图14A到14C中，示出了一种薄膜晶体管的结构，其应用了能够抑制栅电极与半导体层之间的漏电流的结构。 
如图14A所示，可以在起着栅电极作用的导电层34的侧表面上形成间隔体35。此外，凭借间隔体35的采用，能够在起着栅电极作用的导电层34的每一侧沿沟道长度方向形成低浓度杂质区32d或32e。低浓度杂质区32d和32e起着轻度掺杂漏极(LDD)的作用。通过提供低浓度杂质区32d和32e，能够降低漏极边缘处的电场，从而能够抑制因重复写入和擦除导致的劣化。 
可以通过下述方式在导电层34的侧表面上有选择地形成间隔体35：通过CVD法、溅射法等在绝缘层33和导电层34上形成厚度为导电层34的1.5到3倍的绝缘层，之后通过各向异性刻蚀蚀刻所述绝缘层。 
或者，可以采用如图14B所示的结构，其中，起着栅电极作用的导电层由叠置导电层形成，其中的一个导电层大于另一个导电层。换言之，可以使叠置导电层中的一个向外扩展。这里，示出了这样一个例子，其中，处于与起着栅极绝缘膜作用的绝缘层33接触的一侧上的导电层80的面积大于形成于其上的导电层81的面积。应当注意，导电层81可以大于导电层80，但不限于此。形成于导电层81之外的导电层80的区域与低浓度杂质区32d和32e重叠，绝缘层33插置于它们之间。在通过这种方式形成起着栅电极作用的导电层80和81时，能够通过形成于导电层81之外的导电层80的区域向半导体层添加杂 质。换言之，通过添加杂质的步骤，能够在半导体层32内同时形成沟道形成区32a、高浓度杂质区32b和32c以及低浓度杂质区32d和32e。因此，能够提高吞吐量。 
或者，可以采用如图14C所示的结构，其中，起着栅电极作用的导电层覆盖低浓度杂质区32d和32e。就采用这种结构的薄膜晶体管而言，在形成起着栅电极作用的导电层82之前向半导体层32添加低浓度杂质，在形成低浓度杂质区32d和32e之后，形成起着栅电极作用的导电层82。接下来，采用导电层82作为掩模向半导体层32内添加高浓度杂质。通过这种方式能够形成薄膜晶体管。 
或者，尽管未示出，但是可以形成具有单一漏极结构的薄膜晶体管，其中，半导体层32包括沟道形成区32a以及高浓度杂质区32b和32c，但不包括低浓度杂质区。就这样的薄膜晶体管而言，不需要形成低浓度杂质区的步骤；因此，能够提高吞吐量。 
接下来，将参考图15A到图15D描述一种非易失存储元件的结构，所述非易失存储元件采用了能够减少栅电极和半导体层之间的漏电流的结构。 
图15A所示的非易失存储元件包括：形成于半导体层32上的起着隧道氧化物膜作用的绝缘层83；以及形成于绝缘层83上的电荷累积层84、起着控制绝缘膜的作用的绝缘层85和起着栅电极的作用的导电层86。此外，对准电荷累积层84的末端和起着栅电极作用的导电层86的末端。此外，这一非易失存储元件具有单一漏极结构，其中，半导体层32包括沟道形成区32a以及高浓度杂质区32b和32c，但不包括低浓度杂质区。就这样的非易失存储元件而言，不需要形成低浓度杂质区的步骤；因此，能够提高吞吐量。 
采用起着隧道氧化物膜作用的绝缘层83作为向电荷累积层84内注入电荷的隧道绝缘层。可以采用与实施模式1中描述的起着栅极绝缘膜作用的绝缘层33的材料和形成方法类似的材料和形成方法形成绝缘层83。典型地，可以由氧化硅、氧化硅和氮化硅的叠置结构等形成绝缘层83。或者，可以采用图23所示的设备在半导体层32的表面上执行高密度等离子体处理，从而使半导体层32的表面氧化，由此形成所述绝缘层。或者，可以通过下述方式形成所述绝缘层：通过等离子体CVD法采用氧化硅形成绝缘层，之后，采用图23所示的设备执行 等离子体处理，从而使所述表面氧化或氮化。在这种情况下，在使氧化硅的表面氮化时，在所述氧化硅层的表面上或表面附近提供具有高氮浓度的氮等离子体处理层。应当注意，“接近表面”是指自氧化硅层的表面起大约0.5nm到1.5nm的深度处。例如，通过在氮气氛下执行等离子体处理，获得了这样的结构，其中，在自氧化硅层的表面起大约1nm的深度处含有20到50atomic％的氮。 
在后面描述的电荷累积层是由导电层或半导体层形成的浮置栅极的情况下，优选将绝缘层83形成为具有3nm到6nm的厚度。例如，在栅极长度为600nm的情况下，可以将绝缘层83形成为具有3nm到6nm的厚度。或者，在后面描述的电荷累积层由绝缘层形成的情况下，优选将所述绝缘层83形成为具有1nm到10nm的厚度，更优选为1nm到5nm。例如，在栅极长度为600nm的情况下，可以将绝缘层83形成为具有1nm到3nm的厚度。 
电荷累积层84可以是由半导体材料或导电材料的层或颗粒形成的浮置栅极。作为半导体材料，可以采用硅、硅-锗等。在采用硅时，可以采用非晶硅或多晶硅。此外，也可以采用掺有磷的多晶硅。作为导电材料，可以采用从钽(Ta)、钛(Ti)、钼(Mo)和钨(W)中选出的元素；以上述元素作为其主要成分的合金；结合了上述元素的合金膜(典型地为Mo-W合金膜或Mo-Ta合金膜)；或者具有导电性的硅膜。在由这样的材料形成的导电层之下，可以形成诸如氮化钽(TaN)、氮化钨(WN)、氮化钛(TiN)或氮化钼(MoN)的氮化物；或者诸如硅化钨、硅化钛或硅化钼的硅化物。此外，可以采用由上述半导体材料、导电材料或半导体材料和导电材料构成的叠置结构。例如，可以采用硅层和锗层的叠置结构。 
或者，可以将电荷累积层84形成为具有能够保持电荷的陷阱的绝缘层。作为此类材料的典型例子，可以采用硅化合物或锗化合物。作为硅化合物，可以采用氮化硅、氮氧化硅、添加了氢的氮氧化硅等。作为锗化合物，可以采用氮化锗、添加了氧的氮化锗、添加了氢的氧化锗、添加了氧和氢的氮化锗、添加了氮和氢的氧化锗等。 
作为起着控制绝缘膜作用的绝缘层85，可以通过低压CVD法、等离子体CVD法等形成由氧化硅、氮化硅、氮氧化硅或氧化铝等构成的一个或多个层。以1nm到20nm的厚度，优选以5nm到10nm的厚度 形成绝缘层85。例如，可以采用通过淀积厚度为3nm的氮化硅层和厚度为5nm的氧化硅层形成的叠层。 
对于起着栅电极作用的导电层86而言，可以适当采用实施模式1中描述的起着栅电极作用的导电层34的材料和形成方法。 
此外，如图15B所示，可以在电荷累积层84、起着控制绝缘膜作用的绝缘层85和起着栅电极作用的导电层86的侧表面上形成掩模87。应当注意，可以在起着隧道氧化物膜作用的绝缘层83、电荷累积层84、起着控制绝缘膜作用的绝缘层85和起着栅电极作用的导电层86的侧表面上形成掩模87。此外，掩模87与低浓度杂质区32d和32e重叠，绝缘层83插置于它们之间。 
或者，可以采用如图15C所示的结构，其中，电荷累积层89大于起着栅电极作用的导电层86。换言之，电荷累积层89可以向外扩展。形成于导电层86之外的电荷累积层89的区域与低浓度杂质区32d和32e重叠，绝缘层33插置于它们之间。在通过这种方式形成电荷累积层89和起着栅电极作用的导电层86时，能够通过形成于导电层86之外的电荷累积层89的区域向半导体层添加杂质。换言之，通过添加杂质的步骤，能够在半导体层32内同时形成沟道形成区32a、高浓度杂质区32b和32c以及低浓度杂质区32d和32e。因此，能够提高吞吐量。 
或者，如图15D所示，电荷累积层91可以小于起着栅电极作用的导电层93。就采用这种结构的薄膜晶体管而言，在形成起着栅电极作用的导电层93之前向半导体层32添加低浓度杂质，在形成低浓度杂质区32d和32e之后，形成起着栅电极作用的导电层93。接下来，采用导电层93作为掩模向半导体层32内添加高浓度杂质。通过这种方式形成了薄膜晶体管。 
可以采用这样的非易失存储元件获得具有各种模式的非易失半导体存储装置。图16示出了非易失存储单元阵列的等效电路的例子。存储1位数据的存储单元MS01包括选择晶体管S01和非易失存储元件M01。将选择晶体管S01串联于位线BL0与非易失存储元件M01之间，将其栅极连接至字线WL1。将非易失存储元件M01的栅极连接至字线WL11。在向非易失存储元件M01内写入数据时，将字线WL1和位线BL0的电势设为H电平，将位线BL1的电势设为L电平，向字线WL11施加高压，从而在上述电荷累积层内累积电荷。在擦除数据时，将字 线WL1和位线BL0的电势设为H电平，同时可以向字线WL11施加负极性高压。 
在这一存储单元MS01内，在绝缘表面上将选择晶体管S01和非易失存储元件M01每者均形成为彼此隔开的岛状半导体层；因此，即使不设置元件隔离区也能够防止与其他选择晶体管或非易失存储元件之间发生干扰。此外，存储单元MS01中的选择晶体管S01和非易失存储元件M01均为n沟道型；因此，在二者均由彼此分隔的岛状半导体层形成时，能够省略这两个元件之间的线路。 
图17示出了将非易失存储元件直接连接至位线的NOR型等效电路。在这一存储单元阵列中，将字线WL和位线BL设置为彼此相交，并将所述非易失存储元件设置在每一交叉点。就NOR型而言，将非易失存储元件的漏极连接至位线BL。将非易失存储元件的源极共同连接至所述源极线SL。 
同样，就这一情况而言，在存储单元MS01内，在绝缘表面上将非易失存储元件M01均形成为彼此隔开的岛状半导体层；因此，即使不设置元件隔离区也能够防止与其他非易失存储元件之间发生干扰。此外，将多个非易失存储元件(例如，图17所示的M01到M23)作为一个块处理，并将这些非易失存储元件形成为相互隔开的岛状半导体层；因此，能够同时执行对一个块的擦除操作。 
例如，NOR型的操作如下。在写入数据时，将源极线SL设为0V，向所选的用于数据写入的字线WL施加高压，并将对应于数据“0”和数据“1”的各电势提供给位线BL。例如，将分别对应于数据“0”和数据“1”的H电平电势和L电平电势提供给位线BL。在向其提供了用于写入数据“0”的H电平电势的每一非易失存储元件中，在漏极附近产生电子，并将其注入到浮置栅极内。在数据“1”的情况下不会发生这样的电子注入。 
在向其提供数据“0”的存储单元内，通过源极和漏极之间的强横向电场在漏极附近产生热电子，并将所述热电子注入到电荷累积层内。通过向电荷累积层内注入电子而提高了阈值电压的状态为“0”。就数据“1”而言，不产生热电子，并且不向电荷累积层内注入电子，由此保持低阈值电压的状态，即擦除状态。 
在想要擦除数据时，向源极线SL施加大约10V的正电压，并将位 线BL设置为浮置状态。之后，向字线WL施加负极性高压(向每一控制栅极施加负极性高压)，由此从电荷累积层提取电子。通过这种方式能够获得数据“1”的擦除状态。 
在想要读取数据时，通过将源极线SL设为0V，将位线BL设为大约0.8V，并向所选的字线WL提供被设为数据“0”和数据“1”的阈值之间的中间值的读取电压，由此采用连接至位线BL的读出放大器判断是否引出了非易失存储元件的电流。 
图18示出了NAND型存储单元阵列的等效电路。其内串联了多个非易失存储元件的NAND单元NS1连接至每一位线BL。块BLK1包括多个NAND单元。图18所示的块BLK1中的字线的数量为32(字线WL0到WL31)。将设置于块BLK1内的同一行上的非易失存储元件共同连接至对应于这一行的字线上。 
在这种情况下，由于非易失存储元件M0到M31是串联的，因而可以将它们作为一个组由半导体层形成。通过这样做，能够省略连接非易失存储元件的线路，从而实现集成。此外，能够容易地执行相邻NAND单元之间的分离。此外，可以单独形成用于选择晶体管S1和S2的半导体层以及用于NAND单元NS1的半导体层。在执行从非易失存储元件M0到M31的电荷累积层提取电荷的擦除操作时，能够同时执行对一个NAN单元的擦除操作。此外，可以由一个半导体层形成共同连接至一条字线的非易失存储元件(例如M30的行)。 
在将NAND单元NS1变成处于擦除状态后，即将NAND单元NS1中的每一非易失存储元件的阈值变成处于负电压状态之后，执行写入操作。从处于源极线SL一侧的存储元件M0开始依次执行写入。在下文中将以向存储元件M0中写入数据为例对写入操作进行粗略描述。 
在写入数据“0”的情况下，如图19A所示，向选择栅极线SG2提供(例如)Vcc(电源电压)，以导通选择晶体管S2，并向位线BL0施加0V电压(地电势)。向选择栅极线SG1施加0V电压，从而使选择晶体管S1截止。接下来，向存储单元M0的字线WL0施加高压Vpgm(大约20V)，并向另一字线施加中间电压Vpass(大约为10V)。由于位线BL的电压为0V，因此所选的存储单元M0的沟道形成区的电势为0V。由于字线WL0与所述沟道形成区之间的电势差大，因此通过上述FN隧道电流向存储单元M0的电荷累积层注入电子。通过这种 方式，获得了存储单元M0的阈值电压为正的状态(写入“0”的状态)。 
在写入“1”的情况下，如图19B所示，向位线BL施加(例如)Vcc(电源电压)。由于选择栅极线SG2的电压为Vcc，因此在Vcc-Vth(Vth是选择晶体管S2的阈值电压)的情况下选择晶体管S2截止。因此，使存储单元M0的沟道形成区进入浮置状态。接下来，向字线WL0施加高压Vpgm(20V)，同时向另一字线施加中间电压Vpass(10V)，从而通过每一字线与每一沟道形成区之间的电容耦合使所述沟道形成区的电压从(Vcc-Vth)增大到(例如)大约8V。由于使沟道形成区的电压提高到了这样的高压，因此与写入“0”的情况不同，字线WL0与沟道形成区之间的电势差小。因此，不会由FN隧道电流导致向存储单元M0的浮置栅极内注入电子。通过这种方式，保持存储单元M0的阈值电压为负的状态(写入了“1”的状态)。 
在执行擦除操作的情况下，如图20A所示，向包括在所选块内的所有字线施加负极性高压(Vers)。将位线BL和源极线SL设为浮置状态。作为其结果，在该块的所有存储单元内，浮置栅极中的电子被通过隧道电流发射到半导体层内。因此，所述存储单元的每一阈值电压均沿负方向漂移。 
在图20B所示的读取操作中，将选择读取的存储单元M0的字线WL0设为电压Vr(例如0V)，并向未选的存储单元的字线WL1到WL31以及选择栅极线SG1和SG2施加读取中间电压Vread，其中，Vread比施加到字线WL1到WL31上的电源电压稍高一些。也就是说，如图21所示，除了所选的存储元件之外的存储元件起着传输晶体管的作用。通过这种方式，探测电流是否流过了选择读取的存储单元M0。也就是说，在存储单元M0中存储的数据为“0”的情况下，由于存储单元M0截止，因而位线BL不放电；而在存储单元M30中存储的数据为“1”的情况下，由于存储单元M0导通，因而位线BL放电。 
图22是具有上述存储元件的非易失半导体存储器件的电路方框图的例子。在非易失半导体存储器件中，在同一衬底上形成存储单元阵列252和外围电路254。存储单元阵列252具有图16、17或18所示的结构。外围电路254的结构如下。 
在存储单元阵列252周围提供用于选择字线的行译码器262和用于选择位线的列译码器264。通过地址缓冲器256向控制电路258发送 地址，并分别将内部行地址信号和内部列地址信号转移到行译码器262和列译码器264。 
在写入或擦除数据时，采用通过升高电源电势得到的电势。出于这一目的，提供由控制电路258根据操作模式控制的升压电路260。将升压电路260的输出通过行译码器262和列译码器264提供给字线WL和位线BL。将列译码器264输出的数据输入至读出放大器266。将从读出放大器266读出的数据存储在数据缓冲器268内，在控制电路258的控制下以随机的方式对其访问，以及通过数据输入/输出缓冲器270将其输出。通过数据输入/输出缓冲器270将写入数据一次性存储在数据缓冲器268内，并在控制电路258的控制下将其转移到列译码器264。 
通过这种方式，在所述非易失半导体存储器件的存储单元阵列252内，必须采用与电源电势不同的电势。因此，优选至少将存储单元阵列252与外围电路254相互电隔离。在这种情况下，如下文中的实施例所示，当非易失存储元件和外围电路的晶体管每者均由形成于绝缘表面上的半导体层形成时，能够容易地实现隔离。通过这种方式，防止了故障，并且能够获得具有低能耗的非易失半导体存储器件。 
在下文中，将通过实施例详细描述本发明的非易失半导体存储器件。在下文描述的本发明的每一结构当中，所有的附图均采用相同的附图标记表示相同的元件，因而将省略对其的重复说明。 
[实施例1] 
在这一实施例中，将参考附图描述作为半导体器件的具有非易失存储元件的非易失半导体存储器件的一个例子。这里，在所述非易失半导体存储器件中，同时形成构成存储部分的非易失存储元件和诸如晶体管的构成逻辑部分的元件，逻辑部分与存储部分设置于同一衬底上，并执行对存储部分等的控制。 
首先，在图16中示出了本实施例中描述的非易失半导体存储器件中的存储部分的示意图。 
在这一实施例描述的存储部分中，提供多个存储单元，每一存储单元包括控制晶体管S和非易失存储元件M。在图16中，一个存储单元包括控制晶体管S01和非易失存储元件M01。类似地，每一存储单 元包括控制晶体管S02和非易失存储元件M02、控制晶体管S03和非易失存储元件M03、控制晶体管S11和非易失存储元件M11、控制晶体管S12和非易失存储元件M12或者控制晶体管S13和非易失存储元件M13。 
将控制晶体管S01的栅电极连接至字线WL1，将其源极或漏极之一连接至位线BL0，将其源极或漏极中的另一个连接至非易失存储元件M01的源极或漏极。将非易失存储元件M01的栅电极连接至字线WL11，将其源极或漏极之一连接至控制晶体管S01的源极或漏极，将其源极或漏极中的另一个连接至源极线SL。 
应当注意，由于设置于存储部分内的控制晶体管的驱动电压高于设置于逻辑部分内的晶体管的驱动电压，因此优选将设置于存储部分内的晶体管和设置于逻辑部分内的晶体管的栅极绝缘膜形成为具有不同的厚度。例如，在驱动电压低并希望阈值电压变化小时，优选提供包括薄栅极绝缘膜的薄膜晶体管；而当驱动电压高并要求栅极绝缘膜具有高耐受能力时，优选提供包括厚栅极绝缘膜的薄膜晶体管。 
因此，在这一实施例中，将参考附图描述这样一种情况，其中，为逻辑部分内的晶体管形成薄绝缘层，在所述逻辑部分内驱动电压低，并希望阈值电压变化小，同时为存储部分内的晶体管形成厚绝缘层，在存储部分内驱动电压高并且要求栅极绝缘膜具有高耐受能力。应当注意，图28A到图28D是顶视图，图25A到25C、图26A到26C以及图27A到27C是图28A到28D中的A和B之间、C和D之间、E和F之间以及G和H之间的部分的横截面图。此外，A和B之间以及C和D之间的部分示出了设置于逻辑部分内的薄膜晶体管，E和F之间的部分示出了社火自语存储部分内的非易失存储元件，G和H之间的部分示出了设置于存储部分内的薄膜晶体管。此外，尽管在本实施例中所描述的情况为，设置于A和B之间的部分内的薄膜晶体管为p沟道型，设置于C和D之间以及G和H之间的部分内的薄膜晶体管为n沟道型，设置于E和F之间的部分内的非易失存储元件为MONOS型，并且通过电子执行非易失存储元件的电荷累积，但是本发明的非易失半导体器件不限于此。 
首先，在衬底100上形成岛状半导体层104、106和108，第一绝缘层102插置于其间，此后形成覆盖所述岛状半导体层104、106和108 的第二绝缘层111。接下来，在第二绝缘层111之上形成掩模114(参考图25A和28A)。 
这里，采用玻璃衬底作为衬底100。作为第一绝缘层102，通过CVD法形成厚度为50nm的、所含有的氮超过氧的氮氧化硅层，之后形成厚度为100nm的、所含有的氧超过氮的氮氧化硅层。 
接下来，通过等离子体CVD法在第一绝缘层102上形成厚度大于等于10nm小于等于150nm，优选大于等于30nm小于等于100nm，更优选大于等于50nm小于等于80nm的半导体层。这里，形成厚度为66nm的非晶硅层，并在500℃的温度下对其加热一小时，之后在550℃的温度下对其加热四个小时，以去除非晶硅层内含有的氢。之后，采用激光以35cm/sec的扫描速度照射所述非晶硅，使之结晶，由此形成多晶硅层。这里，采用具有LD激发的连续波(CW)激光器(YVO4的二次谐波(波长为532nm))作为激光光源。接下来，在去除了通过激光照射形成于多晶硅层表面上的氧化物膜之后，采用过氧化氢溶液重新在多晶硅层上形成氧化物膜，并在其上涂覆抗蚀剂。之后，通过光刻工艺对所述抗蚀剂曝光和显影，以形成掩模。此后，向所述多晶硅层内掺杂1×1017到3×1017cm-3的硼(B)，以控制将在后面形成的薄膜晶体管的阈值电压。接下来，采用掩模对所述多晶硅层蚀刻，以形成由多晶硅形成的半导体层104、106和108。这时，采用流量比为4∶15的SF6和氧气作为蚀刻气体。 
接下来，在去除了掩模之后，采用流量比为1∶800的硅烷和一氧化二氮(N2O)作为材料，通过CVD法形成厚度为40nm的、所含有的氧超过氮的氮氧化硅层作为第二绝缘层111。之后，在第二绝缘层111上涂覆抗蚀剂，并通过光刻工艺对所述抗蚀剂曝光和显影，以形成掩模114。 
接下来，采用掩模114，通过采用蚀刻剂的湿法蚀刻蚀刻所述第二绝缘层111，以形成第三绝缘层112，所述蚀刻剂是氢氟酸、氟化铵和表面活性剂的混合体。 
应当注意，形成于半导体层108之上的第三绝缘层112起着将在后面形成的薄膜晶体管中的栅极绝缘膜的作用。此外，在栅极绝缘膜的膜厚度薄的薄膜晶体管内，覆盖半导体层104、106和108的端部的第三绝缘层112能够降低在半导体层和栅电极内产生的漏电流。 
接下来，分别在半导体层104、106和108上形成厚度为1到10nm，优选为1到5nm的第四绝缘层116、118和120。 
这里，采用氩气、氧气和氢气在110Pa的压强下，以400℃的衬底温度在半导体层104、106和108上执行高密度等离子体处理，以使半导体层104、106和108氧化，由此分别在半导体层104、106和108上形成作为第四绝缘层116、118和120的氧化物层。应当注意，这时的气流比例为氩气∶氧气∶氢气＝180∶1∶1。或者，可以通过CVD法或溅射法形成作为第四绝缘层116、118和120的氧化硅层或氮化硅层；或者还可以采用高密度等离子体处理在通过CVD法或溅射法形成的上述层上执行氧化处理或氮化处理。或者，在采用高密度等离子体处理在半导体层104、106和108上执行氧化处理之后，通过再次执行高密度等离子体处理执行氮化处理。在这种情况下，形成与半导体层104、106和108接触的氧化硅层，并在氧化硅层的表面上或表面附近形成氮等离子体处理层。在所述氮等离子体处理层的结构中，在从氧化硅层的表面起大约1nm的深度处含有比率为20到50atomic％的氮。在氮等离子体处理层中，形成含有氧和氮的硅(氮氧化硅)。 
在该实施例中，形成于设置在存储部分内的半导体层108上的第四绝缘层120起着将在后面形成的非易失存储元件中的隧道氧化物膜的作用。因此，第四绝缘层120的厚度越薄，隧道电流的流动越容易，所能获得的存储器的操作速度越高。此外，随着第四绝缘层120的厚度变薄，能够以更低的电压在以后形成的电荷累积层内累积电荷，因而能够降低非易失半导体存储器件的功耗。因此，优选形成薄的第四绝缘层116、118和120(例如，小于等于10nm)。 
通常，热氧化法使一种已知的用来在半导体层上形成薄绝缘层的方法。但是，在采用熔点不够高的衬底，例如，玻璃衬底作为衬底100的情况下，通过热氧化法形成第四绝缘层116、118和120是非常困难的。此外，通过CVD法或溅射法形成的绝缘层的问题在于，由于在层内包含缺陷，以及在形成厚度薄的层时产生了诸如针洞的缺陷，因而膜质量不够高。因此，通过采用本实施例中描述的高密度等离子体处理形成第四绝缘层116、118和120，能够形成比通过CVD法和溅射法形成的绝缘层更为致密的绝缘层。此外，在通过CVD法或溅射法形成绝缘层的情况下，有时未能充分覆盖半导体层的端部，从而在半导体 层和将要在后面形成于第四绝缘层120上的导电层之间产生泄漏。但是，这里，半导体层的端部被第三绝缘层112覆盖，并且能够通过进一步执行高密度等离子体处理而形成致密的第四绝缘层；因此，半导体层104、106和108的端部能够被第三绝缘层112和第四绝缘层116、118和120充分覆盖。结果，能够实现高速操作，并且能够提高存储器的电荷保持特性。 
接下来，形成覆盖第一绝缘层112以及第四绝缘层116、118和120的电荷累积层122(参考图25C)。电荷累积层122可以由具有能够俘获膜内的电荷的缺陷的绝缘层或者含有导电颗粒或诸如硅的半导体颗粒的绝缘层形成。这里，通过采用硅烷、氨气、一氧化二氮和氢气的等离子体CVD法形成所含有的氮超过氧的氮氧化硅层。这时的流量比为硅烷∶氨气∶一氧化二氮∶氢气＝1∶10∶2∶40。所述电荷累积层可以由诸如氮化锗的锗化合物、添加了氧的氮化锗、添加了氮的氧化锗、添加了氧和氢的氮化锗或添加了氮和氢的氧化锗形成，以替代氮氧化硅层。在将诸如氮化锗的锗化合物、添加了氧的氮化锗、添加了氮的氧化锗、添加了氧和氢的氮化锗或添加了氮和氢的氧化锗用于电荷累积层时，通过在含有锗元素的气氛(例如，含有GeH4和N2、GeH4和NH3或GeH4和N2O等的气氛)内执行等离子体CVD法形成所述电荷累积层。或者，蒸发通过在氨气气氛内加热氧化锗而获得的烧结体，由此形成采用氮化锗的电荷累积层。此外，通过在含有GeH4和H2的气氛中，在含有GeH4、SiH4和H2的气氛当中，或在类似气氛中执行等离子体CVD法形成锗颗粒或硅-锗颗粒。 
这里，形成氮氧化硅层作为电荷累积层122，以形成MONOS(金属-氧化物-氮化物-氧化物半导体)非易失存储元件。但是，可以按照下述说明形成电荷累积层122：通过等离子体CVD法形成厚度为50nm的非晶硅层，之后采用激光照射非晶硅层，以形成多晶硅层。或者，可以通过溅射法形成厚度为30nm的钨层作为电荷累积层122。或者，可以通过等离子体CVD法形成锗层或硅锗层作为电荷累积层122。 
接下来，有选择地去除形成于半导体层104和106上的第二绝缘层116、118和电荷累积层122，以及形成于半导体层108上的电荷累积层122，以保留形成于半导体层108上的第二绝缘层120和电荷累积 层122。这里，通过抗蚀剂124有选择地覆盖形成于存储部分内的半导体层108，并通过蚀刻有选择地去除未被抗蚀剂124覆盖的第二绝缘层116和118以及电荷积聚122(参考图26A)。应当注意，在图26A示出的例子中，通过蚀刻有选择地去除电荷累积层122，从而保留电荷累积层122的部分，以形成电荷累积层126。 
接下来，形成第五绝缘层128，以覆盖半导体层104和106、形成于半导体层108上的电荷累积层126和半导体层108(图26B所示)。 
通过CVD法或溅射法等，采用诸如氧化硅、氮化硅或氮氧化硅的绝缘材料形成作为单个层或叠层的第五绝缘层128。这里，采用流速为1∶800的硅烷和一氧化二氮(N2O)作为材料，通过等离子体CVD法形成厚度为1到20nm的、所含有的氧超过氮的氮氧化硅层，从而将其作为第五绝缘层128。 
形成于半导体层108上的第五绝缘层128起着将在后面形成的非易失存储元件中的控制绝缘层的作用，而形成于半导体层104和106上的第五绝缘层128则起着将在以后完成的晶体管内的栅极绝缘膜的作用。 
接下来，形成厚度大于等于100nm小于等于1000nm，优选大于等于200nm小于等于800nm，更优选大于等于300nm小于等于500nm的导电层134、136、138和140，以覆盖形成于半导体层104、106和108上的第五绝缘层128(参见图26C和28B)。这里，叠置厚度为30nm的氮化钽层和厚度为270nm的钨层作为所述导电层，之后，利用掩模有选择地蚀刻所述叠置的导电层，由此形成每者由30nm厚的氮化钽层和270nm厚的钨层构成的导电层134、136、138和140。形成于设置在存储部分内的半导体层108上的导电层138起着将在以后完成的非易失存储元件的控制栅极的作用，导电层134、136和140起着将在以后完成的晶体管中的栅电极的作用。 
接下来，通过光刻工艺有选择地形成覆盖半导体层104的掩模142，并采用掩模142以及导电层136、138和140作为掩模向半导体层106内引入杂质元素，由此形成杂质区(参考图27A)。这里，采用磷(P)作为杂质元素。这里，以1021atoms/cm3的峰值浓度向半导体层内添加磷(P)。 
图29A和29B示出了非易失存储元件的放大图。图29A是存储部 分内的非易失存储元件的顶视图，图29B是沿图29A内的A-B线获得的截面图。如图29B所示，优选不向被绝缘层112覆盖的半导体层区域添加杂质。在区域126a中，绝缘层120是形成于电荷累积层126与半导体层之间、起着隧道氧化物膜作用的绝缘层。另一方面，在区域126b中，绝缘层112是形成于电荷累积层126与半导体层之间、起着隧道氧化物膜作用的绝缘层。因此，当起着隧道氧化物膜作用的绝缘层的膜厚度在区域126b内存在不同时，向电荷累积层内的电子注入和发射将发生变化，非易失存储元件的特性将发生劣化。因此，优选不向处于存储部分内的、被覆盖半导体层的端部的绝缘层所覆盖的半导体层区域中掺杂杂质。 
在图27A中，通过引入杂质元素在半导体层106内形成每者形成了源极区或漏极区的杂质区146以及沟道形成区144。此外，在半导体层108中形成每者形成了源极区或漏极区的杂质区150以及沟道形成区148。此外，在半导体层108中形成每者形成了源极区或漏极区的杂质区154以及沟道形成区152。 
接下来，有选择地形成覆盖半导体层106和108的抗蚀剂156，并采用抗蚀剂156和导电层134作为掩模向半导体层104内引入杂质元素，由此形成杂质区(参考图27B和27C)。作为杂质元素，采用赋予n型导电性的杂质元素或赋予p型导电性的杂质元素。这里引入的杂质元素(例如硼(B))的导电类型不同于向图27A所示的半导体层106和108内引入的杂质元素的导电类型。这里，以1021atoms/cm3的峰值浓度向半导体层内添加硼(B)。结果形成了每者形成源极区或漏极区的杂质区160以及沟道形成区158。 
接下来，形成覆盖第三绝缘层128以及导电层134、136、138和140的绝缘层162，并通过加热激活半导体层内的杂质。之后，在绝缘层162上形成每者电连接到形成于半导体层104、106或108内的杂质区146、150、154或160的导电层164(参考图27C和28D)。 
可以采用下述结构提供绝缘层162：诸如氧化硅、氮化硅或氮氧化硅的包括氧或氮的绝缘层；诸如DLC(金钢石状碳)的含有碳的层；或由诸如环氧树脂、聚酰亚胺、聚酰胺、聚乙烯苯酚、苯并环丁烯或丙烯酸的有机材料或诸如硅醚树脂的硅氧烷材料形成的单层或叠层结构。应当注意，硅氧烷材料对应于包括Si-O-Si键的材料。硅氧烷 具有含有硅(Si)和氧(O)的键的框架结构。作为取代基，可以采用至少含有氢的有机基(例如，烷基或芳香烃基)。作为取代基，还可以采用氟代基。或者，可以采用至少含有氢的有机基和氟代基作为取代基。 
这里，作为绝缘层162，采用硅烷和一氧化二氮，通过等离子体CVD法形成厚度为50nm的、所含有的氧超过氮的氮氧化硅层；采用硅烷、氨气、氢气和一氧化二氮，通过等离子体CVD法形成厚度为100nm的、所含有的氮超过氧的氮氧化硅层；以及采用硅烷和一氧化二氮，通过等离子体CVD法形成厚度为600nm的、所含有的氧超过氮的氮氧化硅层。 
这里，对于半导体层内杂质的活化而言，在550℃的温度下，在氮气氛中执行加热。 
采用从铝(Al)、钨(W)、钛(Ti)、钽(Ta)、钼(Mo)、镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)、钕(Nd)、碳(C)和硅(Si)中选出的元素或者以上述元素作为其主要成分的合金材料或化合物材料，通过CVD法或溅射法等形成作为单层或叠层的导电层164。以铝作为其主要成分的合金材料对应于，例如，含有作为主要成分的铝和镍的材料；或者含有作为主要成分的铝、镍以及碳和硅中的一者或两者的合金材料。导电层164可以采用，例如，由阻挡层、铝硅合金(Al-Si)层和阻挡层构成的叠层结构；或者由阻挡层、铝硅合金(Al-Si)层、氮化钛(TiN)层和阻挡层构成的叠层结构。应当注意，阻挡层对应于由钛、钛的氮化物、钼或钼的氮化物形成的薄膜。铝和铝硅合金由于电阻值低，并且价格低廉，因而是形成导电层164的优选材料。此外，在提供上层和下层阻挡层时，能够防止在铝和铝硅合金中产生小丘。此外，在由作为高度可还原元素的钛形成阻挡层的情况下，即使在结晶半导体层上形成了薄自然氧化物膜，也能够减少所述自然氧化物膜，并实现与结晶半导体层的有利接触。 
这里，通过采用CHF3和He的干法蚀刻有选择地蚀刻所述绝缘层，以形成开口，从而暴露半导体层中的杂质区146、150、154和160的部分。接下来，通过溅射法叠置具有60nm的厚度的钛层、具有40nm的厚度的氮化钛层、具有300nm的厚度的铝层和具有100nm的厚度的 层。之后，采用掩模通过光刻工艺执行蚀刻，由此形成导电层164。 
尽管在本实施例描述的例子中同时形成了起着形成于存储部分内的非易失存储元件的控制绝缘膜和形成于逻辑部分内的薄膜晶体管的栅极绝缘膜的作用的绝缘层(如图26B所示)，但是本发明不限于此。例如，可以按照图30A到30C所示形成绝缘层。对其具体的描述如下。 
首先，在与上文类似形成了图25C所示的状态之后，在电荷累积层122上形成第三绝缘层128(参考图30A)。接下来，有选择地形成覆盖半导体层108的抗蚀剂124，之后有选择地去除形成于半导体层104、106和108上的电荷累积层122和第三绝缘层128，由此形成电荷累积层126和绝缘层127(图30B)。之后，分别在半导体层104和106的暴露表面上形成每者起着栅极绝缘膜的作用的绝缘层168和170(参考图30C)。可以采用所描述的在形成第二绝缘层116、118和120的过程中采用的高密度等离子体处理提供绝缘层168和170，或者可以通过CVD法或溅射法形成绝缘层168和170。 
如图30A到30C所示，可以采用不同的厚度和材料形成形成于逻辑部分内的薄膜晶体管的栅极绝缘膜和形成于存储部分内的非易失存储元件的控制绝缘膜。 
此外，在本实施例描述的过程中，可以将绝缘层172(也称为侧壁)提供为与每者起着栅电极作用的导电层134、136、138和140的侧表面接触(参考图31A和31B)。通过采用绝缘层172向半导体层104、106和108内引入杂质元素，能够在半导体层104、106和108内形成每者起着LDD区的作用的低浓度杂质区180、174、176和178。 
应当注意，可以形成与半导体层104直接接触的绝缘层172(参考图31A)，或者可以采用在绝缘层172下面形成了其他绝缘层或电荷累积层的结构(参考图31B)。 
此外，尽管在本实施例描述的结构中，在设置于存储部分内的半导体层108与导电层138相互交叉的部分内形成了电荷累积层126，但是本发明不限于此。例如，可以采用这样的结构，其中，在半导体层108的整个表面上提供电荷累积层126。在将非易失存储元件的沟道长度和沟道宽度分别设为L和W时，可以将电荷累积层126设置为既大于沟道长度L又大于沟道宽度W，或者可以将其设置为大于沟道长度L或沟道宽度W之一，或者可以将其设置为既小于沟道长度L又小于 沟道宽度W(始终将电荷累积层126设置于半导体层108上的状态)。 
可以将本实施例与在本说明书中描述的实施模式或其他实施例结合实现。 
[实施例2] 
在这一实施例中，将参考附图描述这样一种情况，其中，在上述实施例描述的结构中的一个岛状半导体层上提供多个非易失存储元件。应当注意，采用相同的附图标记表示与上述实施例中相同的元件，并将省略对其的说明。图32为顶视图，图33A和33B分别示出了沿图32的E-F线和G-H线得到的截面图。 
在这一实施例描述的非易失半导体存储器件中，提供分别电连接到位线BL0和BL1的岛状半导体层200a和200b，并在每一岛状半导体层200a和200b中提供多个非易失存储元件(参考图32、33A和33B)。具体而言，在半导体层200a中，在选择晶体管S01和S02之间提供包括多个非易失存储元件M0、M30和M31的NAND单元202a。此外，在半导体层200b的选择晶体管之间提供包括多个非易失存储元件的NAND单元202b。此外，提供相互隔开的半导体层200a和半导体层200b，从而使彼此相邻的NAND单元202a和NAND单元202b彼此绝缘。 
此外，当在一个岛状半导体层内提供多个非易失存储元件时，更高的非易失存储元件集成度将成为可能，并且能够形成高容量非易失半导体存储器件。 
可以将本实施例与在本说明书中描述的实施模式或其他实施例结合实现。 
[实施例3] 
在这一实施例中，将在下文中参考附图描述能够实现非接触数据输入和数据输出的半导体器件的应用实例。将能够实现非接触数据输入和数据输出的半导体器件称为RFID标签、ID标签、IC标签、IC芯片、RF标签、无线标签、电子标签或无线芯片。 
如图34所示，半导体器件800具有在不发生接触的条件下交换数据的功能，起包括高频电路810、电源电路820、复位电路830、时钟 发生电路840、数据解调电路850、数据调制电路860、用于控制其他电路的控制电路870、存储电路880和天线890。高频电路810是从天线890接收信号的电路。高频电路810将接收自数据调制电路860的信号输出至天线890。电源电路820是由所接收的信号生成电源电势的电路。复位电路830是生成复位信号的电路。时钟发生电路840是基于从天线890输入的接收信号生成各种时钟信号的电路。数据解调电路850是对接受信号解调并将其输出至控制电路870的电路。数据调制电路860是调制接收自控制电路870的信号的电路。例如，作为控制电路870，可以提供代码提取电路910、代码判决电路920、CRC判决电路930和输出单元电路940。应当注意，代码提取电路910是单独提取包含在传输至控制电路870的指令中的多个代码的电路，代码判决电路920是将所提取的代码与对应于基准的代码相比较以确定指令内容的电路，CRC判决电路930是基于所确定的代码检测是否存在传输误差的电路。 
接下来，将描述上述半导体器件的操作实例。首先，通过天线890接收无线电信号。通过高频电路810向电源电路820传输无线电信号，并生成高电源电势(以下称为VDD)。将VDD提供给包含在半导体器件800中的每一电路。此外，对通过高频电路810传输至数据解调电路850的信号解调(以下称为解调信号)。此外，将经由高频电路810通过复位电路830传输的信号和通过时钟发生电路840传输的调制信号传输至控制电路870。通过代码提取电路910、代码判决电路920、CRC判决电路930等分析传输至控制电路870的信号。之后，根据经分析的信号，输出存储在存储电路880内的半导体器件的信息。通过输出单元电路940对半导体器件的输出信息编码。此外，使经过编码的半导体器件800的信息通过数据调制电路860经由天线890作为无线电信号发射。应当注意，低电源电势(下文中称为VSS)在包含于半导体器件800内的多个电路中是共用的，并且可以将VSS设为GND。此外，可以采用上述半导体元件，典型地采用薄膜晶体管形成高频电路810、电源电路820、复位电路830、时钟发生电路840、数据解调电路850、数据调制电路860、用于控制其他电路的控制电路870、存储电路880等。此外，可以将上述非易失半导体存储器件应用于存储电路880。由于在本发明的半导体器件中能够降低驱动电压，因而能够在 更长的距离内实现非接触数据通信。 
因此，可以通过从读取器/写入器向半导体器件800发送信号以及采用读取器/写入器接收由半导体器件800发射的信号而读取半导体器件的数据。 
此外，半导体器件800可以在不安装电源(电池)的情况下通过电磁波向每一电路提供电源电压，或者半导体器件800可以安装电源(电池)，从而通过电磁波或电源(电池)向每一电路提供电源电压。 
接下来，将参考附图描述上述半导体器件的结构的例子。图35A示出了本实施例的半导体器件的顶视图，图35B示出了沿图35A的X-Y线得到的截面图。 
如图35A所示，所述半导体器件在衬底400上设有存储电路404、集成电路部分421和天线431。应当注意，图35A和35B所示的存储电路404对应于图34所示的存储电路880；集成电路部分421对应于图34所示的高频电路810、电源电路820、复位电路830、时钟发生电路840、数据解调电路850、数据调制电路860和控制电路870；天线431对应于图34所示的天线890。此外，可以采用在上述实施例中描述的薄膜晶体管形成存储电路404和集成电路部分421的部分。此外，可以采用上述非易失存储器件形成存储电路404的部分。 
如图35B所示，在半导体器件中，在衬底400和衬底401之间插置元件形成层403。采用粘合剂402和405使元件形成层403分别附着于衬底400和401。此外，在元件形成层403内形成绝缘层453、非易失存储元件440以及晶体管441和442。在非易失存储元件440以及晶体管441和442之上形成绝缘层454，在绝缘层454内形成线路。在绝缘层454和线路上形成天线431，在天线431和绝缘层455上形成绝缘层432。将天线431连接至线路456，线路456在形成于绝缘层455中的开口内形成于绝缘层454上。将线路456连接至作为集成电路的部分的高频电路。尽管这里描述了存储电路404包括非易失存储元件440和晶体管441，集成电路部分421包括晶体管442的情况，但是还包括电阻元件、电容器、整流器等。 
在这一实施例中，采用聚酰亚胺层形成绝缘层455；将钛膜、铝膜和钛膜的叠层用于所述导电层；并且将通过印刷法形成的银合金层用于天线431。形成降低天线431的不平坦性的绝缘层432，优选通过涂 覆法涂覆成相应分并使其干燥，之后对其焙烧来形成绝缘层432。这里，采用环氧树脂层形成绝缘层432。将PEN膜用于衬底400和401，并将热塑料树脂用于粘合剂402和405。 
应当注意，可以将天线设置为与存储电路重叠，或者可以将其设置在存储电路的外围，不与存储电路重叠。在天线与存储电路重叠的情况下，它们可以完全或部分相互重叠。在天线部分和存储电路相互重叠的时，能够减少天线传输数据时由信号噪声等导致的半导体器件的故障或由电磁感应产生的电动势的波动等；由此提高了可靠性。此外，能够降低半导体器件的尺寸。 
此外，作为上文所述的能够实现非接触数据输入和数据输出的半导体器件中的信号传输方法，可以采用电磁耦合型、电磁感应型或微波型。可以由研制人根据具体应用适当选择传输方法，并根据传输方法提供最佳的天线。 
例如，在采用电磁耦合型或电磁感应型(例如，13.56MHz)作为半导体器件中的信号传输方法的情况下，由于利用了随着磁场密度的变化而产生的电磁感应，因而将起着天线作用的导电层形成为环形(例如，环形天线)或螺旋形(例如，螺旋天线)。 
在采用微波型(例如，UHF波段(860到960MHz)或2.45GHz等)作为半导体器件中的信号传输方法的情况下，可以根据用来传输信号的电磁波的波长适当确定起着天线作用的导电层的形状，例如长度。例如，可以将起着天线作用的导电层形成为线形(例如，偶极子天线)、平面形(例如，接线天线)或带形等。此外，起着天线作用的导电层的形状不限于线形；可以根据电磁波的波长将其提供为波浪形、蛇形或将它们结合起来的形状。 
通过CVD法、溅射法、诸如丝网印刷法或照相凹版印刷法的印刷法、微滴释放法、喷洒法或电镀法等，采用导电材料形成起着天线作用的导电层。采用从铝(Al)、钛(Ti)、银(Ag)、铜(Cu)、金(Au)、铂(Pt)、镍(Ni)、钯(Pd)、钽(Ta)和钼(Mo)中选出的元素或者以上述元素作为其主要成分的合金材料或化合物材料形成具有单层结构或叠层结构的导电材料。 
例如，在采用丝网印刷法形成起着天线作用的导电层的情况下，可以通过有选择地印刷导电膏，之后使所述导电膏干燥，并对其烘焙 来提供所述导电层，在所述导电膏中，溶解或散布着颗粒尺寸为几nm到几十μm的导电颗粒。作为导电颗粒，可以采用银(Ag)、金(Au)、铜(Cu)、镍(Ni)、铂(Pt)、钯(Pd)、钽(Ta)、钼(Mo)和钛(Ti)等当中的一种或多种的金属颗粒、卤化银的细小颗粒或者散布的纳米颗粒。此外，作为包含在导电膏中的有机树脂，可以采用从起着金属颗粒的黏合剂、溶剂、分散剂和涂覆成分的作用的有机树脂中选出的一种或多种有机树脂。典型地，可以提供诸如环氧树脂或硅树脂的有机树脂。除了上述材料之外，还可以将陶瓷或铁氧体等应用于天线。 
此外，在应用电磁耦合型或电磁感应型，并将具有天线的半导体器件设置为与金属接触时，优选在半导体器件和金属之间设置具有导磁性的磁性材料。在将具有天线的半导体器件设置为与金属接触时，随着磁场的变化，在金属中存在涡流，由于由涡流产生的去磁磁场减弱了所述磁场，因而将缩短通信距离。因此，通过在半导体器件与金属之间提供具有导磁性的材料，能够抑制金属的涡流，并且能够抑制通信距离的缩短。应当注意，可以采用具有高磁导率和低高频损耗的铁氧体或金属薄膜作为所述磁性材料。 
尽管在本实施例描述的半导体器件中，在元件形成层内直接形成了诸如晶体管的半导体元件和起着天线作用的导电层，但是本发明不限于此。例如，可以在不同的衬底上提供半导体元件和起着天线作用的导电层，之后时所述衬底相互附着，从而使所述半导体元件与所述导电层相互电连接。 
采用本发明，能够制作出抑制了半导体层与栅电极之间的漏电流的高度可靠的半导体器件。 
接下来，将描述能够实现非接触数据输入和数据输出的半导体器件的使用实例。包括显示部分3210的便携式终端的侧表面设有通信器(例如读取器/写入器)3200，物品3220的侧表面设有半导体器件3230(参考图36A)。当通信器(例如读取器/写入器)3200置于包括在物品3220内的半导体器件3230之上时，将在显示部分3210上显示物品的相关信息，例如，原料、原产地、每一生产过程的检查结果、分销历史或物品说明等。此外，在通过传送带传输产品3260时，采用通信器(例如读取器/写入器)3240和设置在产品3260上的半导体器件3250 能够对产品3260进行检查(参考图36B)。因此，在将所述半导体器件用于系统时，能够容易地获得信息，并且能够实现系统的功能性和附加值的提高。 
此外，可以将本发明的非易失半导体存储器件应用于各个领域中带有存储器的电子装置内。例如，作为应用了本发明的非易失半导体存储器件的电子装置的例子，给出了摄像机、数字照相机、护目镜型显示器(头戴显示器)、导航系统、还音装置(例如汽车音频或音频部件)、计算机、游戏机、移动信息终端(例如移动计算机、移动电话、移动游戏机或电子书)、设有记录介质的图像重现装置(具体而言是指复现诸如DVD(数字通用盘)的记录介质的装置，其设有用于显示再现图像的显示器)。图37A到37E示出了所述电子装置的具体例子。 
图37A和37B每者示出了数字照相机。图37B示出了图37A所示的数字照相机的背面。这一数字照相机包括机壳2111、显示部分2112、透镜2113、操作键2114、快门2115等。此外，所述数字照相机包括可拆卸的非易失存储器2116，存储器2116存储由数字照相机获取的数据。可以将通过采用本发明形成的非易失半导体存储器件应用于存储器2116。 
图37C示出了移动电话，其是便携式终端的代表实例。这一移动电话包括机壳2121、显示部分2122、操作键2123等。此外，所述移动电话还包括可拆卸非易失存储器2125，可以在存储器2125内存储移动电话电话号码、图像、音乐数据等，并对其复现。可以将通过采用本发明形成的非易失半导体存储器件应用于存储器2125。 
图37D示出了数字播放器，其是音频设备的代表实例。图37D所示的数字播放器包括主体2130、显示部分2131、存储部分2132、操作部分2133、耳机2134等。可以采用头戴耳机或无线耳机替代耳机2134。对于存储部分2132而言，可以采用利用本发明形成的非易失半导体存储器件。例如，通过采用存储容量为20到200千兆字节(GB)的NAND非易失存储器，并对操作部分2133进行操作，能够记录和复现图像和声音(音乐)。应当注意，能够通过在显示部分2131上的黑色背景上显示白色字符而减少功耗。这对移动音频设备尤为有效。设置于存储部分2132内的非易失半导体存储器件可以是可拆卸的。 
图37E示出了电子图书(也称为电子纸张)。这一电子图书包括主体2141、显示部分2142、操作键2143和存储部分2144。可以在主体2141内包含调制调解器，或者可以采用无线发送和接收信息的结构。对于存储部分2144而言，可以采用利用本发明形成的非易失半导体存储器件。例如，通过采用存储容量为20到200千兆字节(GB)的NAND非易失存储器，并对操作键2143进行操作，能够记录并复现图像和声音(音乐)。设置于存储部分2144内的非易失半导体存储器件可以是可拆卸的。 
如上所述，本发明的非易失半导体存储器件的应用范围是非常宽的，可以将其应用于各个领域的电子装置内，只要所述电子装置包括存储器即可。 
[实施例4] 
在这一实施例中，将描述通过计算得到的实施模式1中所述的能够抑制漏电流的半导体元件中的第二绝缘层36的最佳厚度的模拟结果。在这一实施例中，采用薄膜晶体管作为半导体元件。 
首先，将提供薄膜晶体管中第二绝缘层36的最佳厚度的模拟结果。就计算而言，在离散化网目(mesh)上(由Mesh形成的“Devise-3D”)，采用迭代法解器件方程((1)载流子连续方程，(2)泊松方程)。就计算而言，，采用NihonSynopsys Co.Ltd出品的“Dessis-3D”。 
图38A到38C示出了计算采用的p沟道薄膜晶体管的结构。图38A是所述薄膜晶体管的顶视图。所述薄膜晶体管的沟道宽度和沟道长度分别是3.5μm和1.5μm。半导体层、起着栅极绝缘膜作用的绝缘层33(下文称为第一绝缘层33)和覆盖半导体层的端部的绝缘层36(下文称为第二绝缘层36)相互重叠的区域的宽度(下文称为FOx区域37)为1μm；起着栅电极作用的导电层34与开口之间的距离为1μm；所述开口与FOx区域37之间的距离为1μm。此外，在所述开口中，即每者起着源极区或漏极区的作用的杂质区32b和32c掺有硼。硼的激活率为10％，薄层电阻为500Ω，硼的浓度为4.87×1019/cm3。 
图38B是沿图38A的A1-B1线的得到的截面图，图38C是沿图38A的A2-B2线得到的截面图。所述半导体层的厚度为66nm，所述 第一绝缘层33的厚度为20nm，所述起着栅电极作用的导电层34的厚度为400nm。在这一条件下，通过计算模拟了在将第二绝缘层36的厚度设为0nm、20nm、40nm、60nm、70nm、80nm和100nm时薄膜晶体管的电流-电压特性。图39示出了其结果。在图39中，x记号表示第二绝缘层36的膜厚度为0nm时的电流-电压特性，黑色三角形记号表示第二绝缘层36的膜厚度为20nm时的电流-电压特性，黑色菱形记号表示第二绝缘层36的膜厚度为40nm时的电流-电压特性，黑色圆形记号表示第二绝缘层36的膜厚度为60nm时的电流-电压特性，黑色方块记号表示第二绝缘层36的膜厚度为70nm时的电流-电压特性，白色圆形记号表示第二绝缘层36的膜厚度为80nm时的电流-电压特性，白色方块记号表示第二绝缘层36的膜厚度为100nm时的电流-电压特性。 
根据图39，我们发现，当第二绝缘层36的膜厚度增大时产生了扭结。 
这里，将在下文中解释电流-电压特性中产生扭结的原因。半导体层、第一绝缘层33和第二绝缘层36相互重叠的区域(FOx区域37)变成了由半导体层32、第一绝缘层33、第二绝缘层36和起着栅电极作用的导电层34构成的寄生MOS晶体管。在所述寄生MOS晶体管中，起着栅极绝缘膜作用的第一绝缘层的膜厚度(这里是第一绝缘层33和第二绝缘层36的厚度之和)变厚。此外，寄生MOS晶体管的沟道长度短。因此，在短沟道效应的作用下，在具有低阈值(Vth)的寄生MOS晶体管内产生了电流。在将所述电流-电压特性与常规薄膜晶体管(起着栅极绝缘膜作用的绝缘层仅为第一绝缘层33的薄膜晶体管)的电流-电压特性结合时，形成了扭结。 
接下来，通过计算模拟开始在薄膜晶体管的电流-电压特性中产生扭结的第二绝缘层36的膜厚度。这里，在图40中示出了表现范围49内的电流-电压特性的曲线的倾角(Δlog(Id)/)ΔlogVg)，在范围49中，电压从-1.6到-0.8V。可以说，图39所示的曲线具有扭结，在所述曲线中，改变了通过对所述倾角的一阶微分获得的值(即，通过对示出了电流-电压特性的曲线的二阶微分获得的值)的符号(这里，将正值变成了负值)。 
这里，如图40所示，当第二绝缘层36的厚度为80nm时，以及当 第二绝缘层36的厚度为100nm时，将通过对示出了电流-电压特性的曲线的二阶微分获得的值从正值改成了负值。因而，我们发现，当第二绝缘层36的厚度小于等于70nm时，在电流-电压特性内没有产生扭结。 
此外，当在半导体层32上形成第一绝缘层33之前，存在去除形成于半导体层32的表面上的氧化物层的步骤。形成于半导体层32的表面上的氧化物层是半导体层32与空气中的氧气接触并受到氧化而形成的自然氧化膜。在去除了所述氧化物层之后，如图41A所示，还要去除作为半导体层32的基础膜形成的绝缘层31的部分，以形成凹陷37。之后，在形成第一绝缘层33时，未充分覆盖半导体层32的不平坦和凹陷37，并且部分截断了第一绝缘层33，这是一个问题。在通过这样的方式在第一绝缘层33上形成了栅电极之后，将在半导体层32和栅电极层之间产生漏电流。 
鉴于此，第二绝缘层36的厚度必须足够厚，以覆盖绝缘层31的凹陷。由于所述凹陷大约为5nm深，因而第二绝缘层36的厚度优选大于等于5nm。 
出于上述原因，第二绝缘层36的膜厚度大于等于5nm小于等于70nm，能够借此抑制薄膜晶体管的漏电流，并保持所述电流-电压特性。应当注意，此时的第一绝缘层33的膜厚度为20nm。 
此外，在半导体层32上形成具有不同厚度的绝缘层；将具有薄的膜厚度的区域(即形成第一绝缘层33的区域)的厚度设为t1，将具有厚的膜厚度的区域(即形成了第一绝缘层33和第二绝缘层36的区域)的厚度设为t2。这是，根据在电流-电压特性中不产生扭结的第一绝缘层33和第二绝缘层36的厚度的计算结果，具有厚膜厚度的区域的厚度t2优选大于等于t1的1.2倍小于等于t1的4.5倍。 
此外，根据上述计算的结果，半导体层32上具有薄的膜厚度的绝缘层(即第一绝缘层33)的厚度优选大于等于3nm小于等于30nm，半导体层32上具有厚膜厚度的绝缘层(即第一绝缘层33和第二绝缘层36的叠层)的厚度优选大于等于3.6nm小于等于135nm，更优选大于等于5nm小于等于135nm。当第一绝缘层33的厚度小于3nm时，产生厚度变化，并且在半导体层32和栅电极之间产生漏电流。另一方面，当第一绝缘层33的厚度大于30nm时，难以制造能够高速工作的 薄膜晶体管。这时的薄膜晶体管的沟道长度为0.1到3μm，优选为0.1到1.5μm。此外，薄膜晶体管的S值为50到120mV/dec，优选为60到100mV/dec。凭借这样的结构，能够制造抑制了漏电流并且能够实现高速操作的薄膜晶体管。 
[实施例5] 
接下来，将在下文中描述每者具有厚度为50nm或150nm的第二绝缘层36的n沟道薄膜晶体管和p沟道薄膜晶体管的电流-电压特性的测量结果。 
首先，将参考图4A到4F解释薄膜晶体管的制造过程。在衬底30上形成起着基础膜作用的绝缘层31，在绝缘层31上形成半导体层32。作为衬底，采用厚度为0.7mm的AN 100(由ASAHI GLASS CO.，LTD制造)。作为绝缘层31，通过等离子体CVD法形成厚度为50nm的氧氮化硅层，之后形成厚度为100nm的氮氧化硅层。作为半导体层32，通过下述方式形成晶体硅层：通过等离子体CVD法形成厚度为66nm的非晶硅层，在温度为500℃的加热炉内对所述非晶硅层加热一小时，以去除其中的氢气，之后采用激光照射所述非晶硅层。就执行激光照射的条件而言，采用脉冲Nd:YVO4激光器的二次谐波作为激光振荡器。接下来，采用通过光刻工艺形成的抗蚀剂掩模有选择地蚀刻所述晶体硅层，由此形成半导体层32。 
接下来，通过等离子体CVD法在半导体层32上形成厚度为50nm或150nm的氮氧化硅层作为绝缘层40，之后，利用通过光刻工艺形成的抗蚀剂掩模对所述氮氧化硅层有选择地蚀刻，由此形成第二绝缘层36。 
接下来，在半导体层32和第二绝缘层36上形成第一绝缘层33。这里，通过等离子体CVD法形成厚度为20nm的氮氧化硅层作为第一绝缘层33。 
接下来，形成起着栅电极作用的导电层34。这里，通过下述方式形成起着栅电极作用的导电层34：通过溅射法形成厚度为30nm的氮化钽层，形成厚度为170nm或370nm的钨层，采用通过光刻工艺形成的抗蚀剂掩模对所述氮化钽层和钨层有选择地蚀刻。应当注意，以后将要被包含到所述n沟道薄膜晶体管中的栅电极是厚度为30nm的氮化 钽层和厚度为370nm的钨层的叠层，以后将被包含到所述p沟道薄膜晶体管中的栅电极是厚度为30nm的氮化钽层和厚度为170nm的钨层的叠层。 
接下来，采用起着栅电极作用的导电层34作为掩模向半导体层32内添加杂质，由此形成源极区和漏极区。这里，通过离子掺杂法，向以后将要被包含在所述n沟道薄膜晶体管中的半导体层中掺杂磷。就此时的离子掺杂法的条件而言，加速电压为20kV，剂量为3.4×1015/cm2。此外，通过离子掺杂法，向以后将要被包含在所述p沟道薄膜晶体管中的半导体层中掺杂硼。就此时的离子掺杂法的条件而言，加速电压为15kV，剂量为3.4×1015/cm2。 
接下来，在第一绝缘层33和起着栅电极作用的导电层34上形成层间绝缘层。作为所述层间绝缘层，通过等离子体CVD法形成厚度为100nm的氧氮化硅层，之后形成厚度为600nm的氮氧化硅层。之后，通过加热使所述半导体层32氢化。 
接下来，蚀刻所述层间绝缘层和第一绝缘层33，以形成开口，从而部分暴露半导体层32中的源极区和漏极区中的每一个。接下来，通过溅射法叠置厚度为100nm的钛层、厚度为300nm的铝层和厚度为100nm的钛层。之后，采用通过光刻工艺形成的掩模执行选择蚀刻，由此形成叠置了钛层、铝层和钛层的线路。通过上述过程，形成了每者具有厚度为50nm的第二绝缘层36的n沟道薄膜晶体管和p沟道薄膜晶体管，以及每者具有150nm的厚度的第二绝缘层36的n沟道薄膜晶体管和p沟道薄膜晶体管。 
图42A示出了n沟道薄膜晶体管的电流-电压特性。实线表示具有厚度为50nm的第二绝缘层36的薄膜晶体管的测量结果，虚线示出了具有厚度为150nm的第二绝缘层36的薄膜晶体管的测量结果。此外，实线和虚线42a示出了Vd(漏电压)为1V的情况下的测量结果，实线和虚线42b示出了Vd为3V的情况下的测量结果。 
如图42A所示，当第二绝缘层36的厚度为50nm时，在示出了薄膜晶体管的电流-电压特性的曲线中不存在扭结；而当第二绝缘层36的厚度为150nm时，在示出了薄膜晶体管的电流-电压特性的曲线中观察到了扭结。 
图42B示出了p沟道薄膜晶体管的电流-电压特性。实线表示具 有厚度为50nm的第二绝缘层36的薄膜晶体管的测量结果，虚线示出了具有厚度为150nm的第二绝缘层36的薄膜晶体管的测量结果。此外，实线和虚线43a示出了Vd(漏电压)为-1V的情况下的测量结果，实线和虚线43b示出了Vd为-3V的情况下的测量结果。 
如图42B所示，当第二绝缘层36的厚度为50nm时，在示出了薄膜晶体管的电流-电压特性的曲线中不存在扭结；而当第二绝缘层36的厚度为150nm时，在示出了薄膜晶体管的电流-电压特性的曲线中轻微地观察到了扭结。 
因此，在使覆盖半导体层的端部的绝缘层(第二绝缘层)的厚度处于在实施例4中通过计算得到的范围内时，能够制造出电流-电压特性不具有扭结的薄膜晶体管。 
本申请基于2006年4月28日在日本专利局提交的日本专利申请No.2006-126670和2006年9月20日在日本专利局提交的日本专利申请No.2006-254205，其全部内容在此引作参考。 

Claims (14)

1.一种半导体器件，包括：
形成于绝缘表面上的半导体层；
形成于所述半导体层上的栅电极；
设置于所述半导体层和所述栅电极之间的第一绝缘层，
其中，所述第一绝缘层包括具有第一膜厚度的第一区域和具有第二膜厚度的第二区域，所述第二膜厚度大于所述第一膜厚度，并且
其中，具有所述第二膜厚度的所述第二区域覆盖所述半导体层的端部；以及
设置在所述绝缘表面上的第二绝缘层，
其中所述第二绝缘层的端部位于所述半导体层的倾斜的侧表面上，且
其中所述第一绝缘层覆盖所述第二绝缘层。
2.根据权利要求1所述的半导体器件，其中，所述第二膜厚度大于等于所述第一膜厚度的1.2倍小于等于所述第一膜厚度的4.5倍。
3.根据权利要求1所述的半导体器件，其中，所述第一膜厚度大于等于3nm小于等于30nm，所述第二膜厚度大于等于3.6nm小于等于135nm。
4.根据权利要求1到3中的任何一项所述的半导体器件，其中，所述半导体层的被所述栅电极覆盖的第三区域具有第三膜厚度，所述半导体层的端部具有第四膜厚度，所述第四膜厚度小于所述第三膜厚度。
5.一种半导体器件，包括：
形成于绝缘表面上的半导体层；
形成于所述半导体层上的栅电极；
形成于所述半导体层和所述栅电极之间的栅极绝缘膜；以及
形成在所述绝缘表面上的绝缘层，
其中所述绝缘层的端部位于所述半导体层的倾斜的侧表面上，且其中所述栅极绝缘膜覆盖所述绝缘层。
6.根据权利要求5所述的半导体器件，其中，所述绝缘层具有位于所述半导体层上的开口。
7.根据权利要求5所述的半导体器件，其中，所述绝缘层为不连续层。
8.根据权利要求7所述的半导体器件，其中，所述绝缘层的长度沿所述栅电极的栅极长度方向大于等于3μm小于等于10μm。
9.根据权利要求5所述的半导体器件，其中，所述栅极绝缘膜的膜厚度为20nm，所述绝缘层的膜厚度大于等于5nm小于等于70nm。
10.根据权利要求5所述的半导体器件，其中，所述绝缘层的端部的侧表面垂直于所述绝缘表面。
11.根据权利要求5所述的半导体器件，其中，所述绝缘层的端部的侧表面相对于所述绝缘表面倾斜。
12.根据权利要求1和5中任何之一所述的半导体器件，其中该半导体器件是选自由摄像机、数字照相机、护目镜型显示器、导航系统、还音装置、计算机、游戏机、移动信息终端、设有记录介质的图像重现装置构成的组的一种器件。
13.一种半导体器件的制造方法，包括：
在绝缘表面上形成半导体层；
在所述半导体层上形成第一绝缘层；
在所述第一绝缘层上形成掩模，
有选择地去除所述第一绝缘层，以形成第二绝缘层，使得所述第二绝缘层的端部位于所述半导体层的倾斜的侧表面上；
在所述半导体层和所述第二绝缘层上形成起着栅极绝缘膜作用的第三绝缘层；以及
在所述第三绝缘层上形成起着栅电极作用的导电层。
14.根据权利要求13所述的半导体器件的制造方法，其中该半导体器件是选自由摄像机、数字照相机、护目镜型显示器、导航系统、还音装置、计算机、游戏机、移动信息终端、设有记录介质的图像重现装置构成的组的一种器件。
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