CN101044615A - 具有垂直u形晶体管的dram单元 - Google Patents

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CN101044615A CNA2005800356369A CN200580035636A CN101044615A CN 101044615 A CN101044615 A CN 101044615A CN A2005800356369 A CNA2005800356369 A CN A2005800356369A CN 200580035636 A CN200580035636 A CN 200580035636A CN 101044615 A CN101044615 A CN 101044615A
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Abstract

本发明包含具有U形晶体管(2406)的半导体结构(100)，所述U形晶体管(2406)通过蚀刻半导体衬底(110)形成。在一个实施方案中，将所述晶体管的源极/漏极区设置在由衬底(110)中相交的沟槽限定的支柱对的顶部上。一根支柱通过在环绕的沟槽上方延伸的槽脊(2407)连接到所述对中的另一根支柱上。所述槽脊和所述支柱的下部限定在U形结构的相反侧的U形沟道，面向在这些相反侧的沟槽中的栅极结构，形成两面环绕的晶体管。任选地，还使用栅极电极材料填充在一对支柱之间的空间以限定三面环绕的栅极晶体管。每一对源极/漏极区中的一个延伸至位线(2914)，并且另一个延伸至存储器存储器件，如电容器(2910)。本发明还包括形成半导体结构的方法。

Description

具有垂直U形晶体管的DRAM单元
相关申请的引用
本申请涉及2004年5月26日提交的美国申请号10/855,429，其题目为Semiconductor Structures、Memory Device Constructions，and Methods forForming Semiconductor Structures。
                        发明背景
技术领域
本发明涉及半导体结构、存储器件构造和用于形成半导体结构的方法。
背景技术
集成电路设计者常常需要通过减小单个元件的尺寸，并且通过减小相邻元件之间的间距，增加在集成电路中的元件的集成度或密度。普通的集成电路元件的一个实例是在许多器件如存储电路、处理器等中都能找到的晶体管。典型的集成电路晶体管包含在衬底的表面形成的源极、漏极和栅极。
较普通的半导体器件是存储器件，其中动态随机存取存储器(DRAM)单元是示例性存储器件。DRAM单元包含晶体管和存储器存储结构，其中典型的存储器存储结构是电容器。半导体器件的现代应用可以使用大量的DRAM单位单元。
因此，需要研究用于制造半导体器件的新方法。还需要研制可以在半导体应用如DRAM结构中使用的新的半导体器件构造。
发明概述
在一个实施方案中，本发明包括形成半导体结构的方法。在半导体衬底，如硅晶片或体硅的一部分中蚀刻出具有水平部分和垂直部分的网格。在另一个实施方案中，在形成网格之前，在半导体衬底上生长出外延层。将网格蚀刻到半导体衬底中形成通过网格的部分相互间隔的硅的重复区域。所述重复区域形成硅支柱阵列，所述硅支柱阵列具有沿着第一轴的第一间距和沿着第二轴的第二间距。第二轴与第一轴基本垂直。第二间距约等于第一间距的2倍。多对硅支柱形成U形晶体管。
将水平网格部分的第一部分蚀刻至第一深度，并且将水平网格部分的第二部分蚀刻至第二深度。第一深度小于第二深度。具有第一深度的水平网格部分与具有第二深度的水平网格部分交替。在一个实施方案中，用第一材料填充水平网格部分的第一部分，并且用第二材料填充水平网格部分的第二部分。U形晶体管中的每一根支柱与所述U形晶体管中的另一根支柱通过第一材料隔开，并且一个U形晶体管与另一个U形晶体管通过第二材料隔开。优选地，第一材料和第二材料是含氧化物材料。在另一个实施方案中，第一材料是含氮化物材料，并且第二材料是含氧化物材料。
将垂直网格部分蚀刻至第三深度。优选地，第三深度大于第一深度并且小于第二深度。在一个实施方案中，用形成DRAM晶体管的栅极的绝缘体和导体填充垂直网格部分。
在一个实施方案中，本发明包括半导体结构。所述结构包含半导体衬底和在所述半导体衬底中形成的栅极线网格。所述网格限定通过该网格的部分相互间隔的非栅极线区域的阵列。所述阵列具有沿着第一轴的第一间距和沿着与第一轴基本垂直的第二轴的第二间距。第二间距约等于第一间距的两倍。所述非栅极线区域包含垂直延伸的源极/漏极区。
在另一个实施方案中，本发明包括存储器件构造。所述构造包含半导体衬底和蚀刻到所述半导体衬底中的栅极线。所述构造还包含第一垂直延伸的源极/漏极区和第二垂直延伸的源极/漏极区，两个区域均由衬底形成并且至少部分被栅极线环绕。源极/漏极区通过栅极线门控式(gatedly)相互连接。存储器存储器件电连接到第一源极/漏极区上。位线电连接到第二源极/漏极区上。
在本发明的一个方面中，用于形成集成电路用晶体管的方法包括蚀刻半导体衬底以形成U形硅支柱对和环绕所述U形硅支柱对的蚀刻区域，其中所述硅支柱对包含第一支柱和第二支柱。所述方法还包括在第一支柱中形成第一源极/漏极区和在第二支柱中形成第二源极/漏极区。所述方法还包括在蚀刻区域的至少一部分中形成栅极线，其中所述栅极线至少部分环绕第一支柱和第二支柱，并且其中第一源极/漏极区、第二源极/漏极区和栅极线的至少一部分形成U形晶体管。
在另一个方面中，用于形成半导体器件的方法包括将第一组沟槽在半导体衬底中蚀刻至第一深度。所述方法还包括将第二组沟槽在半导体衬底中蚀刻至第二深度，其中第一组沟槽与第二组沟槽基本平行，并且其中在半导体衬底中第一组沟槽与第二组沟槽相互交替间隔。所述方法还包括将第三组沟槽在半导体衬底中蚀刻至第三深度，其中第三组沟槽与第一组沟槽和第二组沟槽基本垂直。第一、第二和第三组沟槽限定垂直延伸的支柱的阵列，其中所述垂直延伸的支柱的阵列包含垂直的源极/漏极区。在第三组沟槽的至少一部分中形成栅极线，在此所述栅极线和所述垂直的源极/漏极区形成多个晶体管，其中多对源极/漏极区通过晶体管沟道相互连接。
在另一个方面中，用于形成存储器阵列的方法包括将器件掩模施用到半导体衬底上，以在所述半导体衬底上形成交替的第一线和第一间隙的第一图案。所述方法还包括加工所述半导体衬底以形成第一组沟槽，其中在所述半导体衬底中，在由第一间隙限定的区域的至少一部分内形成第一组沟槽。所述方法还包括在形成第一组沟槽之后，将外围掩模施用到半导体器件上，其中所述外围掩模保护邻近阵列区域的外围。所述方法还包括加工所述半导体衬底以形成与第一组沟槽基本平行的第二组沟槽，其中在所述半导体衬底中，在所述阵列区域的至少一部分内形成第二组沟槽。所述方法还包括：在形成第二组沟槽之后，将字线掩模施用到所述半导体器件上，以在所述半导体衬底上形成交替的第二线和第二间隙的第二图案，其中第二线和第二间隙与第一线和第一间隙的路径相交；和加工所述半导体衬底以形成第三组沟槽，其中在所述半导体衬底中，在由第二间隙限定的区域的至少一部分内形成第三组沟槽，并且在被保护的外围中不形成第三组沟槽。
在另一个方面中，用于在半导体结构中形成多个U形晶体管的方法包括通过多条第一沟槽将每一个U形晶体管的第一支柱与第二支柱隔开，和通过多条第二沟槽将每一个U形晶体管与相邻的U形晶体管隔开，第二沟槽比第一沟槽向半导体衬底中延伸得更深。
在另一个方面中，集成电路包含半导体衬底和在所述半导体衬底中形成的第一和第二U形晶体管。第一U形晶体管与第二U形晶体管由第一沟槽隔开，第一沟槽比第一和第二U形晶体管向所述半导体衬底中延伸得更深。所述半导体结构还包含将第一和第二U形晶体管与第三和第四U形晶体管隔开的第二沟槽，其中第二沟槽延伸到所述半导体衬底中并且比第一沟槽更浅。
在另一个方面中，存储单元包含半导体衬底和在所述半导体衬底中形成的U形晶体管。U形晶体管包含第一支柱和第二支柱，其中第一支柱与第二支柱通过延伸到所述半导体衬底中的沟槽隔开。所述半导体结构还包含连接到第一支柱上的存储器存储器件和连接到第二支柱上的位线。
在另一个方面中，半导体结构包含多列突部。每个突部包含源极、漏极和沟道。所述半导体结构还包含将所述列相互隔开的多道字线间隙。所述结构还包含在所述字线间隙的一部分内形成的多条栅极线。所述栅极线的每一条至少部分环绕所述列之一。
在另一个方面中，电子器件包含至少一个U形半导体结构，所述U形半导体结构具有通过端壁连接的在相反侧上的第一U形表面和第二U形表面。第一U形表面与第二U形表面基本平行。所述U形半导体结构包含第一源极/漏极区和第二源极/漏极区。所述电子器件还包含沿着第一U形表面形成的第一沟道和沿着第二U形表面形成的第二沟道。所述电子器件还包含面向两个U形表面的栅极线和直接邻近每一个端壁的场隔离元件。
在另一个方面中，形成存储单元的方法包括蚀刻半导体衬底以形成至少一个具有第一U形表面和第二U形表面的U形晶体管。第一U形表面与第二U形表面基本平行。所述U形晶体管包含第一源极/漏极区、第二源极/漏极区和栅极线，其中在所述半导体衬底中形成第一源极/漏极区和第二源极漏极区。所述方法还包括在所述半导体衬底中沿着第一U形表面形成第一沟道，和在所述半导体衬底中沿着第二U形表面形成第二沟道。所述方法还包括形成面向第一沟道和第二沟道中的每一条的栅极线。
在另一个方面中，形成半导体结构的方法包括在半导体衬底中蚀刻一组字线沟槽，和在半导体衬底中蚀刻一组深沟槽。第二组沟槽与字线沟槽组交叉并且形成格栅，其中所述字线沟槽组和所述深沟槽组限定所述半导体衬底中的多个突部。所述方法还包括在每一个突部中限定重掺杂区和轻掺杂区，将栅极材料沉积到所述字线沟槽组中，和隔体蚀刻所述栅极材料以限定在所述突部的侧壁上的栅极电极。
在另一个方面中，半导体结构包含半导体衬底和U形突部，所述U形突部被蚀刻到所述半导体衬底中的一组字线沟槽和一组深沟槽环绕。所述U形突部包含第一支柱和第二支柱。第一支柱和第二支柱由延伸到所述半导体衬底中的一组浅沟槽的一条浅沟槽隔开，并且第一支柱和第二支柱通过在环绕的沟槽上方延伸的槽脊连接。所述结构还包含在第一支柱的顶部形成的第一源极/漏极区、在第二支柱的顶部形成的第二源极/漏极区和在所述字线沟槽组中形成的栅极结构。槽脊和第一支柱和第二支柱的下部限定在所述U形突部的相反侧的U形沟道。所述U形沟道面向在所述字线沟槽组中形成的栅极结构。
在如下申请中公开了在衬底上构建的网格和阵列半导体结构：WernerJuengling的美国专利申请号10/855,429，律师备案号MI22-2456，题目为Semiconductor Structures，Memory Device Constructions，and Methods forForming Semiconductor Structures，2004年5月26日提交。
为了概述本发明，在此描述了本发明的某些方面、优点和新的特征。应该理解不是根据本发明的任何具体的实施方案都必然能够实现所有这些优点。因此，本发明可以用以下方式具体化或者实施：实现或优化在此教导的一个优点或一组优点，而无需实现可以在此教导或暗示的其它优点。
附图简述
现在将参考附图描述实现本发明的各种特征的普通构造。提供附图和相关说明是用于说明本发明的实施方案而非限制本发明的范围。在全部附图中，重复使用参考标记以表示在所引的元件之间的对应关系。
图1说明了其中可以形成晶体管阵列的半导体器件的一个实施方案的透视图。沿着线A-A所取的视图显示了半导体器件的第一横截面并且沿着线B-B所取的视图显示了半导体器件的第二横截面。
图2说明了在形成另外的半导体加工层之后，沿着半导体器件的一个实施方案的线A-A所取的横截面图。
图3说明了将要用于在图2中说明的器件的光掩模的一个实施方案的顶视平面图。
图4说明了在使用图3的光掩模并且将其转移以使硬质掩模层形成图案之后，沿着图2的器件的一个实施方案的线A-A所取的横截面图。
图5说明了在将图案转移到氧化物层中并且移走硬质掩模之后，沿着图4的器件的一个实施方案的线A-A所取的横截面图。
图6说明了在沉积隔体材料的覆盖层之后，沿着图5的器件的一个实施方案的线A-A所取的横截面图。
图7说明了在隔体蚀刻之后，沿着图6的器件的一个实施方案的线A-A所取的横截面图。
图8说明了在形成第一组沟槽之后，沿着图7的器件的一个实施方案的线A-A所取的横截面图。
图9说明了在填充第一组沟槽之后，沿着图8的器件的一个实施方案的线A-A所取的横截面图。
图10说明了将要用于在图9中说明的器件的光掩模的一个实施方案的顶视平面图。
图11说明了在除去顶部氧化物之后，沿着图9的器件的一个实施方案的线A-A所取的横截面图。
图12说明了在形成第二组沟槽之后，沿着图11的器件的一个实施方案的线A-A所取的横截面图。
图13说明了沿着图12的器件的一个实施方案的线A-A所取的横截面图，并且还说明了在填充第二组沟槽和接触沟槽之后，所述接触沟槽的横截面图。
图14说明了在将表面平面化之后，沿着图13的器件的一个实施方案的线A-A所取的横截面图。
图15说明了图14的器件的一个实施方案的透视图。
图16说明了将要用于在图14和15中说明的器件的光掩模的一个实施方案的顶视平面图。
图17说明了在使用图16的光掩模以将硬质掩模层形成图案之后，沿着图15的器件的一个实施方案的线B-B所取的横截面图。
图18说明了在形成与第一组沟槽和第二组沟槽垂直的第三组沟槽之后，沿着图17的器件的一个实施方案的线B-B所取的横截面图。
图19说明了在形成栅极电介质和栅极电极层之后，沿着图18的器件的一个实施方案的线B-B所取的横截面图。
图20说明了在隔体蚀刻并且使栅极电极层和电介质层内凹之后，沿着图19的器件的一个实施方案的线B-B所取的横截面图。
图21说明了在将器件再氧化以形成鸟喙并且在内凹的栅极电极和栅极电介质层的顶部形成绝缘隔体之后，沿着图20的器件的一个实施方案的线B-B所取的横截面图。
图22说明了在沉积金属层并且进行自对准硅化(silicidation)处理之后，沿着图21的器件的一个实施方案的线B-B所取的横截面图。
图23说明了在填充第三组沟槽并且将表面平面化之后，沿着图22的器件的一个实施方案的线B-B所取的横截面图。
图24说明了图23的器件的一个实施方案的示意性顶视平面图。
图25说明了图23和图24的晶体管的U形突部和沟槽的透视图，是在没有填充剂材料的情况下，为说明性目的而显示的。
图26说明了U形晶体管的一个实施方案的横截面图，显示了n+源极和漏极区、p-沟道和栅极电极的相对位置。
图27是描述在微处理器和存储器件之间的通讯的示意图。
图28是包含多条字线和位线的存储器阵列的电路图。
图29说明了存储器阵列的一部分的示意性横截面。
图30是说明与优选实施方案使用的字线的一个实施方案的存储器阵列的一部分的示意性顶视平面图。
图31是说明与优选实施方案使用的字线的另一个实施方案的存储器阵列的一部分的示意性顶视平面图。
图32是说明字线的另一个实施方案的存储器阵列的一部分的示意性顶视平面图。
图33说明了沿着图32的线A-A所取的三面晶体管的横截面图。
图34说明了沿着图32的线B-B所取的横截面图。
图35是沿着图32的线C-C所取的横截面图，显示了用于三面晶体管的倒U形栅极层。
优选实施方案详述
本发明公开了用于半导体结构如存储器阵列、字线、晶体管或任何其它结构的器件。
图1是在加工中的半导体器件100的透视图，在所述半导体器件100中可以形成晶体管。在一个实施方案中，器件100包含存储器阵列。器件100包含半导体衬底110，所述半导体衬底110可以包含多种适合的材料的任何一种。半导体衬底110可以包含半导体结构和/或在其上制备的其它层，或本领域中通常使用的任何掺杂的硅平台。尽管说明的半导体衬底110包含固有掺杂的单晶硅晶片，但是本领域技术人员应该理解其它方案中的半导体衬底110可以包含其它形式的半导体层，包括半导体器件的其它活性或可操作部分。
在一个任选的实施方案中，在衬底110上生长出外延层104。外延层104是通过外延生长法在衬底110上生长以使晶片的晶体结构延伸的半导体层(例如，硅)。在一个实施方案中，外延层104的厚度优选在约2μm至6μm的范围内，更优选在约3μm至约5μm的范围内。在下述蚀刻步骤之前，在衬底110上生长出外延层104的情况下，外延层104应该被认为是衬底110的一部分。如鉴于以下图26的描述应该理解，外延层104可以重掺杂有与背景衬底掺杂相反的导电类物质，以作为形成的一个或多个晶体管的活性区。
通过沿着线A-A切开器件100形成的平面所取的视图显示了半导体器件100的第一横截面，并且通过沿着线B-B切开器件100形成的平面所取的视图显示了在下述制造过程的各个阶段的半导体器件100的第二横截面。
图2说明了器件100的第一横截面。如图2中说明，半导体器件100还包含在衬底110上形成的材料210的层和任选的外延层104。
优选地，可以相对于衬底110(硅)和氮化硅选择性蚀刻材料210，并且可以各自相对于材料210选择性蚀刻衬底110和氮化硅。
在一个实施方案中，材料210含氧化物，例如二氧化硅，其厚度优选在约1,000至约5,000的范围内，并且更优选在约2,000至约3,000的范围内。可以使用任何适合的沉积方法，例如化学气相沉积(CVD)或物理气相沉积(PVD)沉积材料210。
根据本发明的一个实施方案，半导体器件100还包含在氧化物层210上形成并且适合用作硬质掩模的材料212的层。在优选的实施方案中，硬质掩模212包含无定形碳。在其它实施方案中，硬质掩模212可以包含原硅酸四乙酯(TEOS)、多晶硅、Si3N4、SiO3N4、SiC或任何其它适合的硬质掩模材料。可以使用任何适合的沉积方法，例如化学气相沉积(CVD)或物理气相沉积(PVD)沉积材料212。在另一个实施方案中，材料212是在光刻处理中使用的光致抗蚀剂。
图3说明了施用到器件100上以将硬质掩模层212形成图案的光掩模300的一部分。光掩模300的阴影部分表示其中在使用光刻和蚀刻技术之后硬质掩模212将保留的区域，并且非阴影部分表示其中除去硬质掩模212的区域。掩模300形成通过间隙304相互隔开的间隔线302的图案。线302和间隙304沿着水平方向延伸。
在一个实施方案中，线302是约1100至约1300宽，并且间隙304是约700至约900宽。
优选地，掩模300还包含比间隙304更宽并且在水平方向上延伸的接触间隙306。如从以下图30的论述中可以得到更好的理解，在一个实施方案中，接触间隙306在器件100上提供代替接触，例如字线接触的区域。
图4说明了在使用光掩模300(图3)并且将硬质掩模212形成图案之后，与第一横截面相同地观察的器件100。如图4中说明，在衬底110的其中掩模300(图3)形成线302的区域上，硬质掩模212保留。然而，从衬底110的其中掩模300形成间隙304的区域，除去硬质掩模212。
可以使用熟知的光刻和蚀刻技术将硬质掩模212形成图案。例如，在一些实施方案中，将光致抗蚀剂以覆盖层的形式沉积到器件100上，并且暴露于穿过分划板的辐照中。在这种曝光之后，将光致抗蚀剂膜显影以在硬质掩模212的表面上形成光致抗蚀剂掩模300(图3)，并且通过掩模300蚀刻硬质掩模212以在间隙304中使器件110的氧化物210暴露。在说明的实施方案中，通过同位素蚀刻使硬质掩模212或之前的光掩模300的特征缩小，从而加宽在特征之间的间隙。
图5说明了在蚀刻氧化物210并且移走硬质掩模212之后，与第一横截面相同地观察的图4的器件100。
在一些实施方案中，使用例如离子铣、反应离子蚀刻(RIE)或化学蚀刻的方法蚀刻氧化物210。如果选择涉及化学蚀刻剂的蚀刻方法(包括RIE)，则可以使用多种熟知的蚀刻剂中的任何一种，例如CF4。
如图5中说明，所述蚀刻方法在衬底110上的其中掩模300(图3)或硬质掩模212(图4)形成间隙304的区域中蚀刻氧化物210，从而暴露衬底110。在衬底110的其中掩模300(图3)或硬质掩模212(图4)形成线302的区域上，氧化物210保留。
图6说明了在氧化物210上形成一层隔体材料602之后，与第一横截面相同地观察的图5的器件100。优选地，隔体材料602填充间隙304的约1/20至1/3。优选地，可以相对于衬底110(硅)和氧化物210选择性蚀刻隔体材料602，并且可以相对于隔体材料602选择性蚀刻衬底110(硅)和氧化物210。在一个实施方案中，隔体材料602层包含含氮化物材料，例如氮化硅，其厚度优选在约150至约250的范围内，并且更优选在约180至约220的范围内。可以使用任何适合的沉积方法，例如化学气相沉积(CVD)或物理气相沉积(PVD)沉积材料602。
图7说明了在形成氮化物隔体702之后，与第一横截面相同地观察的图6的器件100。在一个实施方案中，采用熟知的隔体蚀刻方法，各向异性蚀刻优选除去水平表面并且将氮化物层602形成图案成为隔体702。隔体702在间隙304中形成使得间隙304变窄。隔体702沿着间隙304的侧面内边缘，在水平方向上纵向延伸，并且其宽度优选在约150至约250的范围内，并且更优选在约180至约220的范围内。
图8说明了在硅衬底110中蚀刻出多条第一或″浅″沟槽800之后，与第一横截面相同地观察的图7的器件100。使用例如离子铣、反应离子蚀刻(RIE)或化学蚀刻的方法，在间隙304的硅衬底110中蚀刻出第一沟槽800。如果选择涉及化学蚀刻剂的蚀刻方法(包括RIE)，则可以使用多种熟知的蚀刻剂中的任何一种，例如Cl2。
第一或浅沟槽800的深度优选在约2,700至约3,300的范围内，更优选在约2,850至约3,150的范围内。第一沟槽800的宽度优选在约170至约430的范围内，并且更优选在约200至约400的范围内。沟槽800在器件100的水平方向上纵向延伸。参见图3。
图9说明了在沉积材料900层以填充第一沟槽800之后，与第一横截面相同地观察的图8的器件100。可以使用任何适合的沉积方法，例如化学气相沉积(CVD)或物理气相沉积(PVD)沉积材料900。优选地，可以相对于衬底110(硅)和氮化物702选择性蚀刻材料900。在一个实施方案中，材料900包含氧化物，例如二氧化硅。
在第二实施方案中，可以优选相对于衬底110(硅)和氧化物210选择性蚀刻材料900，并且可以各自相对于材料900选择性蚀刻衬底110(硅)和氧化物210。在第二实施方案中，材料900包含氮化物，例如氮化硅。参见图32-35的讨论以理解第二实施方案。
图10说明了施用到图9的器件100上的光掩模1000。如上所述，使用典型的掩模方法。在一个实施方案中，在将硬质掩模材料层沉积到器件100上之后，使用常规的光刻和蚀刻技术蚀刻硬质掩模。光掩模1000的阴影部分表示其中在使用常规的光刻和蚀刻技术之后，硬质掩模层保留的区域。保留的硬质掩模层防止器件100的外围受到进一步加工。
光掩模1000的非阴影部分表示其中常规的光刻和蚀刻技术除去硬质掩模层的区域。从由掩模1000的非阴影部分限定的区域内的器件100的表面中除去硬质掩模层，从而允许在由掩模1000的非阴影部分限定的区域内进一步加工器件100。
优选地，掩模300(图3)的宽度比掩模1000的开口宽度更窄，并且掩模300(图3)的长度比掩模1000的开口长度更短。
图11说明了在除去氧化物210之后，与第一横截面相同地观察的图9的器件100。氧化物210的除去在第一沟槽800之间产生间隙1100。使用例如反应离子蚀刻(RIE)的方法，将氧化物210向下蚀刻至衬底110的表面。RIE是既具有物理成分又具有化学成分的方向各向异性蚀刻。在RIE中使用的物理蚀刻处理的一个实例是溅射蚀刻。
如图11中说明，优选在通过除去氧化物留下的间隙1100中，在氮化物隔体702旁边形成第二隔体1102。在一个实施方案中，隔体1102包含含氮化物材料，例如氮化硅，其厚度优选在约360至约440的范围内，并且更优选在约380至约420的范围内。
在一个实施方案中，例如各向异性蚀刻的方法由沉积在器件100的表面上的含氮化物材料层形成隔体1102。这种方法与如上所述用于形成隔体702的方法类似。隔体1102在隔体702旁边并且在间隙1100中形成，使得间隙1100变窄。隔体1102优选填充间隙1100的约1/20至2/3，从而使间隙1100变窄至优选在约360至约440的范围内，并且更优选在约380至约420的范围内的宽度。隔体1102沿着间隙1100的侧面内边缘，在水平方向上纵向延伸。
图12说明了在蚀刻出多条第二或″深″沟槽1200之后，与第一横截面相同地观察的图11的器件100。优选使用选择性蚀刻硅衬底110并且不蚀刻氧化物和氮化物材料的一种方向性处理方法，例如离子铣或反应离子蚀刻(RIE)，在间隙1100的硅衬底110中蚀刻出第二沟槽1200。
第二或深沟槽1200的深度优选在约4,500至约5,500的范围内，并且更优选在约4,750至约5,250的范围内。第二沟槽1200的宽度优选在约170至约430的范围内，并且更优选在约200至约400的范围内。第二沟槽1200在器件100的水平方向上纵向延伸。
优选地，如所说明的，第二沟槽1200比第一沟槽800深。
图13说明了在用材料1300填充第二沟槽1200之后，与第一横截面相同地观察的图12的器件100。优选地，可以相对于衬底110(硅)和氮化硅选择性蚀刻材料1300，并且可以各自相对于材料1300选择性蚀刻衬底110和氮化硅。在一个实施方案中，材料1300包含氧化物，例如二氧化硅。使用任何适合的沉积方法，例如CVD，但是优选通过玻璃上旋转(SOG)沉积，可以沉积材料1300。如在如下论述中可以看出，材料1300将作为最终结构中的场隔离元件。
图13还说明了通过加工接触间隙306形成的接触沟槽1302。优选同时蚀刻并且在如上所述用于形成第二沟槽1200的加工过程中填充接触沟槽1302。
接触沟槽1302的深度优选在约4,500至约5,500的范围内，并且更优选在约4,750至约5,250的范围内。接触沟槽1302的宽度优选在约4F至约6F的范围内，或U形器件的约2-3倍长度。接触沟槽1302在器件100的水平方向上纵向延伸。
图14说明了在将器件100的表面平面化之后，与第一横截面相同地观察的图13的器件100。可以使用任何适合的平面化方法，例如化学机械平面化(CMP)。
如图14中说明的，器件100包含多对″体″硅支柱1400。在说明的实施方案中，填充有氧化物1300的每条第二或深沟槽1200将一对″体″硅支柱1400与邻近的一对″体″硅支柱1400隔开。在说明的实施方案中，填充有氧化物或氮化物900的更浅的第一沟槽800将每一对硅支柱1400中的第一硅支柱1402与第二硅支柱1404隔开。
图15说明了图14的器件的透视图。第一或浅沟槽800、第二或深沟槽1200、接触沟槽1302和硅支柱1400在器件100的水平方向上纵向延伸。
参考图3，光掩模300限定在器件100中蚀刻出的线302和间隙304。通过如上所述进行加工步骤，光掩模300的线特征302和间隙特征304形成沟槽800、1200和支柱1402、1404。由于在蚀刻处理过程中形成保护硅衬底110的隔体，对于掩模300的线光特征302和间隙光特征304中的每一个，器件100包含约两根支柱1402、1404。在光掩模300的相同、相邻特征之间的距离约等于硅支柱1402、1404之间的距离的两倍，并且相对于光刻限定的临界尺寸，认为更加致密充填的支柱是″双倍间距的″或″间距倍增的″。
图16说明了用于图15的器件100的第三光掩模1600的一部分。掩模1600在开口中形成隔离线1602的图案。通过间隙1604将线1602相互隔开。线1602和间隙1604沿着垂直方向延伸。第三掩模1600还形成在间隔线1602和间隙1604的图案和以阵列为界的第二掩模1000之间的区域。
参考图7，隔体702沿着在线302中保留的多行氧化物210的侧部和端部形成，从而在每行氧化物210的端部周围形成环。另外，参考图11，隔体1102沿着隔体702的侧部和端部形成，从而在形成浅沟槽800周围形成环。在下述蚀刻处理过程中，环绕间隔线1602和间隙1604的图案的第三掩模的区域导致在浅沟槽800周围的隔体702和1102的环被蚀刻。因此，隔体702，1102沿着间隙1100的侧面内边缘，在水平方向上纵向延伸，从而在器件100的外围形成线而不形成环。
图17说明了在将光掩模1600的图案转移到硬质掩模材料1700的下层上之后的图16的器件。图17说明了在通过沿着线B-B切开器件100形成的平面中，或从与第一横截面垂直的第二横截面观察的器件100的图。
在一个实施方案中，使用碳缩工艺(carbon shrink process)以将线宽度进一步减小至小于F，其中F是光掩模的特征的最小可印刷尺寸，线1602宽为0.5F并且间隙1604宽为1.5F。碳缩小方法不改变掩模1600的间距。光掩模1600的阴影部分、线1602表示其中在使用光刻和蚀刻技术之后硬质掩模层保留的区域，并且非阴影部分、间隙1604和边界1606(图16)表示其中除去硬质掩模层的区域。
如上所述，使用典型的掩模方法。在沉积硬质掩模材料层1700之后，可以使用熟知的光刻和蚀刻技术将硬质掩模1700形成图案。例如，在一些实施方案中，将光致抗蚀剂以覆盖层的形式沉积在器件100上，并且暴露于通过光掩模1600的辐照中。在这种曝光之后，将光致抗蚀剂膜显影以在硬质掩模1700的表面上形成光致抗蚀剂掩模，并且蚀刻硬质掩模1700使得在器件100的间隙区1604和边界区1606(图16)中暴露衬底110。
如图17中说明的，在衬底110的其中第三掩模1600形成线1602的区域上，硬质掩模1700保留。优选地，使用碳缩工艺(例如，通过同位素蚀刻)，将线1602减小至0.5F的宽度，并且间隙1604的宽度变成1.5F，其中F是光掩模特征的最小可印刷尺寸。
图18说明了在形成多条第三或字线沟槽1800之后，并且在移走硬质掩模1700之后，与第二横截面相同地观察的图17的器件100。
在衬底110中，在器件100的区域1604内蚀刻出第三沟槽1800。使用以相同速率蚀刻氧化物和体硅的任何干法蚀刻，可以蚀刻硅衬底110和氧化物900、1300。在其它实施方案中，第一次蚀刻蚀刻硅衬底110并且第二次蚀刻蚀刻氧化物900、1300。备选地，第一次蚀刻蚀刻氧化物900、1300并且第二次蚀刻蚀刻硅衬底110。
第三或字线沟槽1800的深度优选在约3,600至约4,400的范围内，并且更优选在约3,800至约4,200的范围内。第三沟槽1800的宽度约为1.5F，或优选在约1450至约1780的范围内，并且更优选在约1540至约1700的范围内。第三沟槽1302在与器件100的第一沟槽800和第二沟槽1200基本垂直或正交的水平面中侧向延伸。
优选地，第三沟槽1800比第一沟槽800更深以允许沿着第三沟槽1800的侧壁形成晶体管栅极电极。此外，第三沟槽1800优选与第二沟槽1200不一样深，以在启用字线时，允许第二沟槽1200在紧密间隔的晶体管之间提供隔离。
器件100还包含在第三沟槽1800之间形成的硅支柱1802。
图19说明了在形成电介质材料1902层并且在器件100上沉积材料1904层之后，与第二横截面相同地观察的图18的器件100。在一个实施方案中，电介质是包括二氧化硅的栅极氧化物。电介质1902的厚度优选在约50至约70的范围内，并且更优选在约54至约66的范围内。在一个实施方案中，通过半导体衬底110的湿法或干法氧化，随后通过掩模蚀刻，或者通过电介质沉积技术，可以涂覆电介质1902。
在一个实施方案中，材料1904包含栅极电极层，例如多晶硅，并且具有约1/2F的厚度。优选地，所述多晶硅的厚度约为540，并且更优选在约490至约510的范围内。可以使用任何适合的沉积方法，例如化学气相沉积(CVD)或物理气相沉积(PVD)沉积多晶硅1904。
还将多晶硅1904沉积在通过蚀刻边界区域1606(图16)形成的沟槽中。
图20说明了在隔体蚀刻和蚀刻多晶硅1904和电介质1902，并且使其内凹以形成隔体2000之后，与第二横截面相同地观察的图19的器件100。所述隔体蚀刻还隔开在第三沟槽1800的底部的隔体2000。
使多晶硅1904和电介质1902内凹以形成隔体2000，暴露了硅支柱1802的上侧部分2002。凹口是约900至约1100深，或约为沟槽1800的深度的1/3。
图21说明了在再氧化器件100之后并且在形成栅极绝缘隔体2102之后，与第二横截面相同地观察的图20的器件100。
在一些实施方案中，加工步骤可能对栅极氧化物1902造成损坏。再氧化处理可以在暴露的拐角(在支柱的顶部和在第三沟槽1800的底部)修复损坏的栅极氧化物1902的至少一部分。再生的栅极氧化物材料2100将晶体管的活性区与在栅极电极的高场拐角的隔体2000隔开，并且在完成再氧化处理之后形成特有的鸟喙形状。隔体2000是栅极电极或栅极层2000。在一个实施方案中，通过衬底110的湿法或干法氧化，或通过其他的普通的氧化技术进行再氧化。在一个实施方案中，从栅极层1904深腐蚀(etched back)在栅极层1904上形成的再生栅极氧化物材料2100。
如在图21中还说明的，在硅支柱1802的暴露的上侧部分2002上形成隔体2102。隔体2102包含含氮化物材料，例如氮化硅，并且以与上述用于形成隔体702的方法类似的方法形成。隔体2102小于隔体2000，并且加强在栅极的高场拐角的屏蔽，以减小或者防止电流泄漏并且防止从随后的自对准多晶硅化(salicide)处理中栅极与源极/漏极短路。形成隔体2102的方法还使用含氮化物材料填充在沟槽1800的底部的多晶硅隔体2000之间的间隙。
图22说明了在形成导电层2200之后，与第二横截面相同地观察的图21的器件100。
在一个实施方案中，将多晶硅隔体200自对准多晶硅化(salicided)(自对准硅化物化)以形成导电材料2200层。将金属层进行覆盖沉积，并且在金属接触硅的任何地方，例如在支柱的顶部和多晶硅隔体2000的暴露表面上，退火步骤导致硅化物化。在一个实施方案中，硅化物材料2200包含硅和金属，例如钨、钛、钌、钽、钴和镍，并且其厚度在约100和300之间，且更优选在约190和210之间。选择性金属蚀刻除去过量金属和不接触硅的金属。
金属硅化物形成自对准跨接(strapping)层2200以增加沿着字线的横向导电率。所述金属硅化物还形成在支柱1802的顶部上以提供源极和漏极接触，这可以从以下图29的论述中得到更好的理解。任选的物理蚀刻确保隔开在沟槽1800底部的隔体2000。
本领域普通技术人员应该理解导电层2200还可以由其它金属，例如金、铜、铝等制成，并且无需与硅反应。金属混合物同样适用于形成导电层2200。如果金属跨接层2200不通过自对准硅化物法形成，那么优选的方法是在硅上的选择性沉积。沉积导电层2200的其它方法包括但不限于快速热化学气相沉积(RTCVD)、低压化学气相沉积(LPCVD)和物理气相沉积(PVD)。
图23说明了在使用绝缘材料2300填充第三沟槽1800剩余部分之后，与第二横截面相同地观察的图22的器件100。在一个实施方案中，绝缘材料2300包含氧化物，例如二氧化硅。可以使用任何适合的沉积方法，例如SOD、CVD或PVD，沉积绝缘材料2300。
图23还说明了在平面化之后的器件100。可以使用任何适合的平面化方法，例如化学机械抛光(CMP)。CMP浆相对硅化物是优选选择的，从而保护在支柱顶部上的接触。
从第二横截面观察，器件100包含通过多条氧化物填充的第三沟槽1800相互隔开的一行硅支柱1802。硅支柱1802优选是约410至510宽，并且更优选是约440至480宽。第三沟槽1800还包含栅极电介质1902，栅极层2000和导电跨接层2200。
图24说明了器件100的顶视图。器件100包含硅支柱1802、第一或浅沟槽800、氧化物填充的第二或深沟槽1200和氧化物填充的第三字线沟槽1800的阵列。第一或浅沟槽在说明的实施方案中填充有氧化物，并且在另一个实施方案中填充有氮化物(参见图32-34和相关正文)。器件100还包含电介质层1902(没有显示)，字线隔体2000和金属跨接层2200。为清楚起见没有显示电介质层1902，电介质层1902只在硅支柱1802的侧面形成并且是将字线隔体2000与硅支柱1802隔开的薄层。为清楚起见没有显示金属跨接层2200。
硅支柱1802的阵列具有第一间距2402和第二间距2404。所述间距是在阵列中的重复元件之间的距离。第一间距2402是在y方向上测量的硅支柱1802的宽度加上在y方向上测量的硅支柱1802之间的距离。第二间距2404是在x方向上测量的硅支柱1802的长度加上在x方向上测量的硅支柱1802之间的距离。在一个实施方案中，第二间距2404约等于第一间距2402的两倍。
多对支柱1802还形成垂直晶体管的突部2406。每个垂直晶体管突部2406包含两根支柱1802，所述两根支柱1802由氧化物或氮化物填充的第一或浅沟槽800隔开，并且通过在浅沟槽800之下延伸的沟道底部部分2407连接。通过氧化物填充的第二或深沟槽1200将垂直晶体管2406在y方向上相互隔开。
通过氧化物填充的第三或字线沟槽1800将字线隔体或字线2000相互隔开。
图25说明了器件100的硅支柱1802的透视图。为清楚起见，省略在字线沟槽1800中形成的电介质层1902、字线2000和金属跨接层2200。同样，为清楚起见，以未填充的形式显示沟槽800、1200、1800。
图25说明了由上述相交的沟槽形成的多个U形突部2406。每个U形突部包含通过沟道底部部分2407连接的一对支柱1802。每个U形突部2406包含垂直晶体管的源极、漏极和沟道区。特别是，所述一对支柱1802的每根支柱1802形成晶体管的源极或漏极区。第一沟槽800将突部2406的一根支柱1802与突部2406的另一根支柱1802隔开。第二沟槽1200将一个晶体管突部2406与另一个晶体管突部2406在y方向上隔开。
每一种U形支柱构造具有面向字线沟槽1800的两个U形侧表面，从而形成两侧环绕的栅极晶体管。每对U形支柱包含具有共用的源极、漏极和栅极的两条背对背的U形晶体管流路。因为每对U形支柱中的背对背晶体管流路共用源极、漏极和栅极，所以每对U形支柱中的背对背晶体管流路不能相互独立地运行。在每对U形支柱中的背对背晶体管流路形成一个晶体管突部2406的多余流路。
当晶体管起作用时，电流i保持在U形晶体管突部2406的左侧和右侧表面。U形晶体管突部2406的左侧和右侧表面由第三或字线沟槽1800限定。每一条路线的电流保持在一个平面内。电流不转向U形晶体管突部2406的拐角。在一个实施方案中，晶体管可能变得完全耗尽(depleted)。
字线2000环绕一列U形晶体管。第三或字线沟槽1800将一根字线2000与另一根字线2000在x方向上隔开。
在一个实施方案中，第二沟槽1200比第三沟槽1800深，并且第三沟槽1800比第一沟槽800深。
在一个实施方案中，用含氧化物材料900填充第一沟槽800，用含氧化物材料1300填充第二沟槽1200，并且用含氧化物材料2300填充第三沟槽1800。任选地，在另一个实施方案中，用含氮化物材料填充第一沟槽800，用含氧化物材料填充第二沟槽1200，并且用含氧化物材料填充第三沟槽1800。如下面将对图32-35的实施方案进一步论述，另外的加工步骤可以从第一沟槽800中除去含氮化物材料，并且用导电材料填充第一沟槽800。
图26说明了与第一横截面相同地观察的晶体管的一个实施方案，其中栅极线隔体2000(没有显示)将晶体管突部2406的源极/漏极区相互门控式连接。尽管栅极线隔体2000由于与观察平面平行而在图26中没有显示，但是用虚线2414，2416表示栅极线隔体2000的高度。虚线2416还表示第三或字线沟槽1800的底部。
晶体管突部2406包含通过沟道底部部分2407连接的第一硅支柱2600和第二硅支柱2602。支柱2600、2602的每一根在支柱的最上部分具有n+掺杂的源极/漏极区，其中支柱2600的重掺杂区标记为2604，并且支柱2602的重掺杂区标记为2606。
晶体管突部2406还包含掺杂区2608，所述掺杂区2608从n+掺杂区2606延伸，通过沟道底部部分2407至掺杂区2604，将这种掺杂区2608表示为p-。掺杂区2608形成晶体管的U形沟道。
第一支柱2600的n+掺杂的源极/漏极区2604与第二支柱2602的n+掺杂的源极/漏极区2606通过U形沟道2608连接。晶体管的沟道长度是从源极/漏极区2604通过U形沟道2608延伸至源极/漏极区2606的长度。
通过沿着沟道长度调整掺杂剂浓度和类型可以影响器件的沟道特性。因此，通过用于支柱2600和2602的材料类型可以影响器件特性。此外，通过用于栅极线隔体2000的材料类型和栅极线隔体2000的厚度也影响器件特性。
优选地，在上述蚀刻步骤之前掺杂半导体衬底110以产生沟道和源极/漏极区。在一个实施方案中，在加工半导体器件100之前，掺杂外延层104以产生源极/漏极区。在另一个实施方案中，在上述蚀刻步骤过程中，在另外的加工步骤中掺杂半导体衬底110以产生源极/漏极区。在另一个实施方案中，在上述蚀刻步骤之后，在另外的加工步骤中掺杂半导体衬底110以产生源极/漏极区。可以使用任何适合的掺杂方法，例如离子注入或扩散掺杂半导体器件100。
图26说明了本发明的示例性实施方案，并且应理解本发明还包括各种修改。例如，图26中所示的掺杂剂类型可以与所示实施方案相反。因此，可以将所有n型区改变为导电性相反的(即p型)区域，同样可以将p型区改变为导电性相反的(即n型)区域。
图27说明了通过常规的地址信号2714和数据信号2716与其它电子线路2712连接的存储器阵列2710。在存储器阵列2710中，地址信号2714选择一个或多个存储器单元。另一方面，数据信号2716传输在存储器阵列2710中储存或从中取出的数据。
在一个实施方案中，存储器阵列2710是动态随机存取存储器件(DRAM)。在其它实施方案中，存储器阵列2710可以包含多种存储器件，如静态存储器、动态存储器、扩展数据输出存储器、扩展数据输出动态随机存取存储器(EDO DRAM)、同步动态随机存取存储器(SDRAM)、双数据率同步动态随机存取存储器(DDR SDRAM)、同步连接动态随机存取存储器(SLDRAM)、视频随机存取存储器(VRAM)、存储器件总线式动态随机存取存储器(RDRAM)、静态随机存取存储器(SRAM)、闪存或本领域中已知的任何其它存储器类型。
存储器阵列2710与不同类型的电子电路2712连接。作为实施例，电子线路2712可以包含访问或依赖于存储器件的任何器件，包括但不限于计算机等。
作为实例，计算机包含如在此所述运行的处理器、程序逻辑或表示数据和指令的其它的基板构造。在其它的实施方案中，处理器可以包括控制器线路、处理器线路、处理器、通用单芯片或多芯片微处理器、数字信号处理器、嵌入式微处理器、微控制器等。
在一些实施方案中，存储器阵列2710和电子线路2712是单独实现的。在其它实施方案中，使存储器阵列2710和电子线路2712一起形成整体。此外，本领域普通技术人员应该理解可以在多种器件、制品和系统中实现存储器阵列2710。
图28说明了包含多个存储单元2820的存储器阵列2710。将这些存储单元2820被组织成C1-CN列和R1-RN行。列译码器2824和行译码器2826处理地址信号2714以识别目标存储单元2820的行CN和列RN。通常将所述列(在说明的构造中)称为字线并且典型地将所述行称为位线(digit line)。
图29说明了由器件100形成的存储器阵列2710的一部分。在一个实施方案中，每一个垂直晶体管的支柱182中的一根连接到位线或位线2914(B)上，并且晶体管的另一根支柱1802连接到存储器存储器件2910(C)，例如电容器上，以形成存储器件例如DRAM的一部分。在一个实施方案中，存储器存储器件2910通过插塞或接触2912电连接到晶体管的支柱1802中的一根上。字线2000由虚线2414，2416表示。
在一个典型的实施方案中，包含U形晶体管突部2406、接触2912和存储器存储器件2910的存储单元2820和位线2914在存储器阵列2710中占据了4F2空间，其中F是由光致抗蚀剂掩模300、1600限定的最小可印刷特征。在通过图1-29说明的实施方案中，隔体702、1102减小光致抗蚀剂掩模的F大小的特征。
图30说明了包含多条字线2000的存储器阵列2710的一部分。字线2000至少部分环绕一列U形晶体管突部2406。沿着器件100中的多列U形晶体管突部2406的接触沟槽1306提供字线从上方接触用空间。
图31说明了使用字线2000的存储器阵列2710的一部分的另一个实施方案。将用于字线2000的接触放置在多列晶体管的交替端。在此实施方案中，将字线2000形成图案以在存储器阵列2710中更高度集成。
图32-35说明了包含字线3200的存储器阵列2710的一部分的另一个实施方案。存储器阵列2710还包含多个三面晶体管3202。每一个晶体管3202包含如上面图1-14所述形成的两根硅支柱1802。然而，用含氮化物材料，如氮化硅填充第一或浅沟槽800。如图16-18所述形成字线沟槽1800。
在形成栅极电介质1902并且在字线沟槽1800中沉积栅极层1904之前，如图19中说明，选择性氮化物蚀刻从浅沟槽800中除去氮化物(参见图14)。
在选择性氮化物蚀刻从浅沟槽800中除去氮化物之后，如图19中说明，形成栅极电介质1902，并且在字线沟槽1800中沉积栅极层1904。还在浅沟槽800中形成栅极电介质1902。此外，还将栅极层1904沉积在浅沟槽800中。因为浅沟槽800比字线沟槽1800窄，栅极层1904的沉积填充浅沟槽800。
如图20中说明的，栅极层1904的隔体蚀刻使沉积在浅沟槽800中的栅极层1904内凹，但是不除去在浅沟槽800中的栅极层1904。
如图21-23中所述继续进行处理。将器件100再氧化并且形成隔体2102(图21)，形成导电层2200(图22)，并且使器件100平面化(图23)。
参考图32，通过上述方法形成的字线3200限定梯型多晶硅栅极层3200。晶体管3202的三侧被梯型多晶硅栅极层3200环绕，从而形成三面环绕的栅极晶体管3202。
图33说明了从由图32的线A-A形成的平面观察的U形晶体管3202的横截面。器件100包含一对硅支柱1802、氧化物填充的深沟槽1200、浅沟槽800和衬底110。浅沟槽800包含电介质层1902，并且填充有栅极层3200。
与观察平面平行的栅极层3200的部分由虚线表示。多对支柱1802形成晶体管3202。在一对支柱1802中的每一根支柱1802与所述一对支柱1802中的另一根支柱1802由多晶硅填充的浅沟槽800隔开。每一个晶体管3202与另一个晶体管3202由氧化物填充的深沟槽1200隔开。
在说明的实施方案中，每一根支柱1802在该支柱的最上部分具有p+掺杂的源极/漏极区。晶体管3202还包含从一根支柱1802的p+掺杂区延伸至另一根支柱1802的p+掺杂区的n-掺杂区。字线3200由虚线表示。
图34说明了从由图32的线B-B形成的平面观察的存储器阵列2710的横截面。存储器阵列2710包含硅支柱1802。硅支柱1802由氧化物填充的第三沟槽1800相互隔开。硅支柱1802优选是约410至510宽，并且更优选是440至480宽。存储器阵列2710还包含栅极电介质1902、字线3200和导电跨接层2200。
图35说明了从由图32的线C-C形成的平面观察的存储器阵列2710的横截面，为方便起见没有显示导电跨接层。该图说明了形成梯型栅极层3200的″梯级″的(部分)多晶硅填充的浅沟槽800。浅沟槽800的底部3500限定梯型栅极层3200的″梯级″的下缘。存储器阵列2710包含硅支柱1802。硅支柱1802由氧化物填充的第三沟槽1800相互隔开。氧化物填充的第三沟槽1800包含梯型栅极层3200的″侧面″。存储器阵列2710还包含栅极电介质1902和导电跨接层2200。
可以将本发明的方法用于诸多应用中。例如，可以将本发明用于形成一个晶体管、一个电容器的4F2DRAM单元。在具体的实施方案中，可以认为本发明包括垂直DRAM单元技术。一根晶体管支柱将单元存储器件连接到衬底上，并且另一根晶体管支柱将位线连接到所述衬底上。自对准侧面晶体管沟道区将垂直的源极/漏极区支柱相互连接。所述单元可以具有低数字容量和低字线电阻。因为U形晶体管突部2406包含共享共用源极、漏极和栅极的两个U形表面，所以所述单元可以具有防止垂直轴问题的冗余度(redundancy)。
尽管描述了本发明某些实施方案，但是这些实施方案只是作为实施例而描述的，并且不意在限制本发明的范围。实际上，可以以各种其它形式实施在此描述的新方法和系统；此外，在不偏离本发明的精神的情况下，可以进行在此描述的方法和系统的各种省略、替换和形式上的改变。后附权利要求及其等价物意在覆盖落入本发明的范围和精神内的这些形式或修改。

Claims (57)

1.一种用于形成集成电路用晶体管的方法，所述方法包括：
蚀刻半导体衬底以形成U形硅支柱对和环绕所述U形硅支柱对的蚀刻区域，其中所述硅支柱对包含第一支柱和第二支柱；
在第一支柱中形成第一源极/漏极区；
在第二支柱中形成第二源极/漏极区；和
在所述蚀刻区域的至少一部分中形成栅极线，其中所述栅极线至少部分环绕第一支柱和第二支柱，其中第一源极/漏极区、第二源极/漏极区和所述栅极线的至少一部分形成U形晶体管。
2.权利要求1所述的方法，所述方法还包括在所述蚀刻区域的至少一部分中的所述U形硅支柱对上形成电介质层，其中所述电介质层至少部分环绕第一支柱和第二支柱。
3.权利要求1所述的方法，所述方法还包括在所述栅极线上形成金属层，和在所述金属层上进行自对准多晶硅化处理。
4.权利要求1所述的方法，所述方法还包括使用含氧化物材料填充所述蚀刻区域的至少一部分。
5.一种用于形成半导体器件的方法，所述方法包括：
将第一组沟槽蚀刻到半导体衬底中至第一深度；
将第二组沟槽蚀刻到所述半导体衬底中至第二深度，其中第一组沟槽与第二组沟槽基本平行，并且其中在所述半导体衬底中第一组沟槽与第二组沟槽相互交替隔开；
将第三组沟槽蚀刻到所述半导体衬底中至第三深度，其中第三组沟槽与第一组沟槽和第二组沟槽基本垂直；
其中第一、第二和第三组沟槽限定垂直延伸的支柱的阵列，其中所述垂直延伸的支柱的阵列包含垂直的源极/漏极区；和
在第三组沟槽的至少一部分中形成栅极线，其中所述栅极线和所述垂直的源极/漏极区形成其中多对所述源极/漏极区通过晶体管沟道相互连接的多个晶体管。
6.权利要求5所述的方法，其中第三深度大于第一深度且小于第二深度。
7.权利要求5所述的方法，所述方法还包括使用含氧化物材料填充第一组沟槽的至少一部分。
8.权利要求5所述的方法，所述方法还包括使用导电栅极材料填充第一组沟槽的至少一部分。
9.权利要求5所述的方法，所述方法还包括使用含氧化物材料填充第二组沟槽的至少一部分。
10.权利要求5所述的方法，其中所述栅极线包含栅极电极层和金属层。
11.权利要求10所述的方法，其中所述金属层包含金属硅化物。
12.权利要求5所述的方法，其中每一个晶体管包含电连接到位线上的第一源极/漏极区和电连接到存储器存储器件上的第二源极/漏极区。
13.权利要求5所述的方法，其中在蚀刻第三组沟槽之前，蚀刻第一组沟槽和第二组沟槽。
14.一种用于形成存储器阵列的方法，所述方法包括：
将器件掩模施用到半导体衬底上以在所述半导体衬底上形成交替的第一线和第一间隙的第一图案；
加工所述半导体衬底以形成第一组沟槽，其中在所述半导体衬底中，在由第一间隙限定的区域的至少一部分内形成第一组沟槽；
在形成第一组沟槽之后，将外围掩模施用到半导体器件上，其中所述外围掩模保护邻近阵列区域的外围；
加工所述半导体衬底以形成与第一组沟槽基本平行的第二组沟槽，其中在所述半导体衬底中，在所述阵列区域的至少一部分内形成第二组沟槽；
在形成第二组沟槽之后，将字线掩模施用到所述半导体器件上以在所述半导体衬底上形成交替的第二线和第二间隙的第二图案，其中第二线和第二间隙与第一线和第一间隙的路径相交；和
加工所述半导体衬底以形成第三组沟槽，其中在所述半导体衬底中，在由第二间隙限定的区域的至少一部分内形成第三组沟槽，并且不在所述被保护的外围中形成第三组沟槽。
15.权利要求14所述的方法，所述方法还包括在施用第一掩模之前，在所述半导体衬底上形成外延硅层。
16.权利要求14所述的方法，所述方法还包括在所述半导体衬底中，在由第二线限定的区域的至少一部分内形成支柱阵列。
17.权利要求16所述的方法，其中所述支柱包含垂直源极/漏极区。
18.权利要求14所述的方法，所述方法还包括在第三组沟槽的至少一部分内形成栅极线。
19.权利要求18所述的方法，其中多对支柱形成U形晶体管，其中在一对支柱中的每一根支柱由第一组沟槽中的一条沟槽隔开，并且其中每一个U形晶体管与邻近的U形晶体管由第二组沟槽中的一条沟槽隔开。
20.权利要求19所述的方法，其中每一个晶体管包含在所述一对支柱的顶部的第一源极/漏极区和第二源极/漏极区。
21.权利要求20所述的方法，所述方法还包括：
将位线电连接到第一源极/漏极区上；和
将存储器存储器件电连接到第二源极/漏极区上。
22.权利要求19所述的方法，其中被所述栅极线环绕的一列U形晶体管形成字线，所述栅极线在所述列的任一侧的第三组沟槽中的沟槽内。
23.权利要求21所述的方法，其中所述存储器存储器件是电容器。
24.一种用于在半导体结构中形成多个U形晶体管的方法，所述方法包括：
通过多条第一沟槽将每一个U形晶体管的第一支柱和第二支柱隔开；和
通过多条第二沟槽将每一个U形晶体管与邻近的U形晶体管隔开，与第一沟槽相比，第二沟槽向半导体衬底中延伸得更深。
25.权利要求24所述的方法，所述方法还包括使用第一绝缘材料填充第一沟槽。
26.权利要求25所述的方法，所述方法还包括使用第二绝缘材料填充第二沟槽。
27.权利要求24所述的方法，所述方法还包括在隔开之前，在所述半导体结构上形成外延硅层。
28.权利要求24所述的方法，所述方法还包括通过多条第三沟槽隔开多列U形晶体管，与第一沟槽相比，第三沟槽向所述半导体衬底中延伸得更深。
29.一种集成电路，其包含：
半导体衬底；
在所述半导体衬底中形成的第一和第二U形晶体管，第一U形晶体管和第二U形晶体管由第一沟槽隔开，所述第一沟槽比第一和第二U形晶体管向半导体衬底中延伸得深；和
将第一和第二U形晶体管与第三和第四U形晶体管隔开的第二沟槽，其中第二沟槽延伸到所述半导体衬底中并且比第一沟槽浅。
30.权利要求29所述的集成电路，其中第二沟槽是字线沟槽。
31.权利要求29所述的集成电路，其中使用含氧化物材料填充第一沟槽。
32.权利要求29所述的集成电路，其中第二沟槽包含栅极线。
33.权利要求29所述的集成电路，其中所述半导体衬底包含外延硅层。
34.一种存储单元，其包含：
半导体衬底；和
在所述半导体衬底中形成的U形晶体管，所述U形晶体管包含第一支柱和第二支柱，其中第一支柱和第二支柱由延伸到所述半导体衬底中的沟槽隔开；
存储器存储器件，所述存储器存储器件连接到第一支柱上；和
位线，所述位线连接到第二支柱上。
35.权利要求34所述的存储单元，其中所述位线在所述半导体衬底上方。
36.权利要求34所述的存储单元，其中所述存储器存储器件在第一支柱上方。
37.权利要求36所述的存储单元，其中所述存储器件是电容器。
38.权利要求34所述的存储单元，所述存储单元还包含与所述存储单元连接的处理器。
39.权利要求34所述的存储单元，其还包含：
沿着所述U形晶体管的相反侧形成的栅极线，其中所述栅极线基本垂直于所述沟槽；和
绝缘材料，其中所述绝缘材料基本填充所述沟槽。
40.权利要求34所述的存储单元，其还包含：
沿着所述U形晶体管的相反侧形成的栅极线，其中所述栅极线基本垂直于所述沟槽；和
导电栅极材料，其中所述导电栅极材料基本填充所述沟槽并且与所述栅极线电连接。
41.一种半导体结构，其包含：
多列突部，其中每一个突部包含源极、漏极和沟道；
将所述列相互隔开的多条字线间隙；和
在所述字线间隙中形成的多条栅极线，每一条栅极线至少部分环绕所述列之一。
42.权利要求41所述的半导体结构，其中每一个突部与所述列之一中的邻近突部由支承所述多个突部的半导体衬底中的深沟槽隔开。
43.权利要求42所述的半导体结构，其中每一个突部包含具有第一支柱和第二支柱的U形构造，第一支柱与第二支柱由浅沟槽隔开，并且第一支柱通过从所述半导体衬底中延伸出来的沟道底部部分连接到第二支柱上。
44.权利要求43所述的半导体器件，其中第一支柱包含第一源极/漏极区，并且第二支柱包含第二源极/漏极区。
45.一种电子器件，其包含：
至少一个U形半导体结构，所述U形半导体结构具有通过端壁连接的在相反侧的第一U形表面和第二U形表面，其中第一U形表面与第二U形表面基本平行，所述U形半导体结构包含第一源极/漏极区和第二源极/漏极区；
沿着第一U形表面形成的第一沟道；
沿着第二U形表面形成的第二沟道；
面向两个U形表面的栅极线；和
直接邻近每一个端壁的场隔离元件。
46.权利要求45所述的器件，其还包含：
电连接到第一源极/漏极区上的存储器存储器件；和
电连接到第二源极/漏极区上的位线。
47.一种形成存储单元的方法，所述方法包括：
蚀刻半导体衬底以形成至少一个具有第一U形表面和第二U形表面的U形晶体管，其中第一U形表面与第二U形表面基本平行，所述U形晶体管包含第一源极/漏极区、第二源极/漏极区和栅极线，其中在所述半导体衬底中形成第一源极/漏极区和第二源极/漏极区；
在所述半导体衬底中，沿着第一U形表面形成第一沟道；
在所述半导体衬底中，沿着第二U形表面形成第二沟道；和
形成面向第一沟道和第二沟道中的每一个的栅极线。
48.权利要求47所述的方法，所述方法还包括：
将存储器存储器件电连接到第一源极/漏极区上；和
将位线电连接到第二源极/漏极区上。
49.权利要求47所述的U形晶体管，其中所述U形晶体管包含DRAM的一部分。
50.一种形成半导体结构的方法，所述方法包括：
在半导体衬底中蚀刻一组字线沟槽；
在半导体衬底中蚀刻一组深沟槽，所述深沟槽组与所述字线沟槽组交叉并且形成网格，其中所述字线沟槽组和所述深沟槽组限定所述半导体衬底中的多个突部；
在每一个突部中限定重掺杂区和轻掺杂区；
将栅极材料沉积到所述字线沟槽组中；和
隔体蚀刻所述栅极材料以限定在所述突部的侧壁上的栅极电极。
51.权利要求50所述的方法，其中只在所述突部的相反侧壁上形成所述栅极电极。
52.权利要求50所述的方法，所述方法还包括在每一个突部中蚀刻浅沟槽以形成包含第一支柱、第二支柱和底部的U形突部，其中所述浅沟槽与所述深沟槽组基本平行。
53.权利要求52所述的方法，其中所述重掺杂区在所述支柱的顶部形成源极/漏极区，并且所述轻掺杂区形成从所述支柱的下部延伸并且跨过底部的U形沟道。
54.权利要求52所述的方法，其中限定掺杂区包括在蚀刻之前掺杂所述半导体衬底。
55.一种半导体结构，其包含：
半导体衬底；
被蚀刻到所述半导体衬底中的一组字线沟槽和一组深沟槽环绕的U形突部，所述U形突部包含第一支柱和第二支柱，其中第一支柱和第二支柱由延伸到所述半导体衬底中的一组浅沟槽中的浅沟槽隔开，并且其中第一支柱和第二支柱通过在所述环绕的沟槽上方延伸的槽脊连接；
在第一支柱的顶部形成的第一源极/漏极区；
在第二支柱的顶部形成的第二源极/漏极区；和
在所述字线沟槽组中形成的栅极结构；
其中所述槽脊以及第一支柱和第二支柱的下部限定在所述U形突部的相反侧的U形沟道，其中所述U形沟道面向在所述字线沟槽组中形成的所述栅极结构。
56.权利要求55所述的半导体结构，其中使用绝缘材料填充所述浅沟槽以形成两面U形晶体管。
57.权利要求55所述的半导体结构，其中使用栅极电极材料填充所述浅沟槽以形成三面U形晶体管。
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