CN100557701C - 用于对读出操作产生字符线电压的系统及方法 - Google Patents
用于对读出操作产生字符线电压的系统及方法 Download PDFInfo
- Publication number
- CN100557701C CN100557701C CNB028144171A CN02814417A CN100557701C CN 100557701 C CN100557701 C CN 100557701C CN B028144171 A CNB028144171 A CN B028144171A CN 02814417 A CN02814417 A CN 02814417A CN 100557701 C CN100557701 C CN 100557701C
- Authority
- CN
- China
- Prior art keywords
- voltage
- circuit
- rising
- supply voltage
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims abstract description 33
- 230000000630 rising effect Effects 0.000 claims abstract description 111
- 230000008859 change Effects 0.000 claims abstract description 41
- 238000001514 detection method Methods 0.000 claims abstract description 16
- 239000003990 capacitor Substances 0.000 claims description 35
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 230000001052 transient effect Effects 0.000 claims 1
- 238000012163 sequencing technique Methods 0.000 abstract description 22
- 230000004913 activation Effects 0.000 abstract description 12
- 238000012360 testing method Methods 0.000 abstract description 9
- 238000005259 measurement Methods 0.000 abstract description 4
- 238000007667 floating Methods 0.000 description 17
- 230000005055 memory storage Effects 0.000 description 8
- 230000003139 buffering effect Effects 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 230000004044 response Effects 0.000 description 6
- 239000011248 coating agent Substances 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- 238000013461 design Methods 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 230000000052 comparative effect Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000004458 analytical method Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000001276 controlling effect Effects 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000005070 sampling Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 230000011514 reflex Effects 0.000 description 2
- 230000003252 repetitive effect Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 2
- 108010076504 Protein Sorting Signals Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- NHDHVHZZCFYRSB-UHFFFAOYSA-N pyriproxyfen Chemical compound C=1C=CC=NC=1OC(C)COC(C=C1)=CC=C1OC1=CC=CC=C1 NHDHVHZZCFYRSB-UHFFFAOYSA-N 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Abstract
揭示用以产生供应已调整的升高电压(470)的闪存数组系统(600，800)与方法(900，1000)，其中电源电压(415，420)施加至电源电压电平检测电路(410，610，810)(例如，模拟至数字转换器、数字温度计)，使用该电源电压电平检测电路以自施加至电荷泵浦的电源电压电平的测量而产生一或更多的电源电压电平检测信号(435)，可使用该电荷泵浦为用于已程序化记忆胞(260)的读出模式操作的已升高的字线电压(470)，以及其中施加该电源电压电平检测信号(435)至已升高的电压补偿电路(440，620，820)以产生一或更多的已升高的电压补偿信号(445)，施加该已升高的电压补偿信号至电压升高电路(450)，可操作该电压升高电路以产生用于已程序化的核心记忆胞(260)的快闪记忆胞数组的已调整的已升高的电压(470)。因此，揭示用于电源电压VCC的变动(380)的快速补偿装置，该电源电压VCC的变动一般反射在供应至该快闪记忆胞数组的字线的电压升高电路(450)的输出(470)，藉此于读出模式期间产生字线电压，该字线电压与电源电压的变动无关。藉由补偿在施加至该升高电压电路的电源电压Vcc中的变动，以调整升高电压，藉此于字线上致能更加一致的读出电压。
Description
技术领域
本发明一般而言是关于内存系统，特别是关于闪存数组系统与用于产生电压升高电路的方法，其中可使用电压检测电路以量测施加至电压升高电路的VCC，并与升高补偿电路一起调整来自固有反射的VCC变动的升高电压输出。可施加升高电压至用于记忆胞的读出模式操作的字线。
背景技术
电子内存装置的快闪型式与其它型式是以数千个或数百万个记忆胞所构成，其调整至个别的储存以及提供资料撷取。一个一般的记忆胞储存单一2进位的信息(其参考为1位)，其具有二种可能状态的其中一种。通常组织该记忆胞成多重的记忆胞单元，例如包括8个记忆胞的字节，以及字符(word)可包括16个或更多的记忆胞，一般设计为8的倍数。藉由写入至特定的记忆胞组，执行资料储存于这样的内存装置结构，有时亦参考为程序化记忆胞。以读出操作完成从记忆胞撷取资料。除了程序化与读出操作之外，可抹除在内存装置中的记忆胞群，其中程序化在群中的每一个记忆胞成已知的状态。
组织个别的记忆胞成个别的可地址单元或群(诸如字节或字符)，经由地址译码电路，其被撷取以用于读出、程序化、或抹除操作，藉此于特定的字节或字符中的记忆胞上可执行这样的操作。一般而言个别的记忆胞包含调整用于储存1位资料的半导体结构。例如，许多现有的内存单元包括金属氧化物半导体装置，如可保留2进位的信息的晶体管。内存装置包括适当的译码与选择群电路以地址化这样的字节或字符，以及提供电压至操作中的记忆胞的电路，以达到较佳的操作。
一般藉由施加适当的电压至记忆胞金属氧化物半导体装置的特定终端，以执行抹除、程序化、以及读出操作。施加电压于抹除或程序化操作，以使得电荷储存于记忆胞中。于读出操作，施加适当的电压以导致电流流进记忆胞中，其中这电流的量指示储存在记忆胞中的资料的值。内存装置包括适当的电路以感测最终的记忆胞电流，以决定储存于其中的资料，接着提供该电路至该装置的数据总线终端，以用于撷取在系统中其它装置，于该系统中使用内存装置。
闪存是电子记忆媒体的一种型式，其不需供电而能再次写入并保持内容。闪存装置一般具有从十万次至百万次写入周期的生命。不像动态随机存取内存(DRAM)以及静态随机存取内存(SRAM)的内存芯片，于其中可抹除单一字节，而一般以固定的多位区块或区段抹除快闪记忆内存。现有的闪存以记忆胞结构构成，于其中单一位的信息储存于每一个快闪记忆胞中。于这单一位内存结构中，每一个记忆胞一般包括金属氧化物半导体(MOS)晶体管结构，其具有源极、漏极、与在基板或P井中的信道、以及位在该信道上方的堆栈栅极结构。该堆栈栅极可更包括形成在P井的表面上的薄栅极介电层(有时参考为穿隧氧化物)。堆栈栅极亦包括位在该穿隧氧化物上方的多晶硅浮动栅极以及位在该浮动栅极上方的内多介电层(interpoly dielectric layer)。该内多介电层往往为多层绝缘体，如氧化物--氮化物-氧化物(ONO)层，其具有二个氧化物层与夹于各该氧化物层的间的氮化物层。最近，多晶硅控制栅极位在该内多介电层的上方。
该控制栅极连接至字线(其与这样的记忆胞的列连接)以于一般的非或门(NOR)设计中形成这样的记忆胞的区段。此外，记忆胞的漏极区域经由导电的位线而连接在一起。藉由堆栈的栅极结构，根据在信道中产生出的电场，记忆胞的信道在源极与漏极的间导通电流。于非或门(NOR)设计中，在单一行中的晶体管的每一个漏极终端连接至相同的位线。此外，连接至特定位线的每一个快闪记忆胞具有耦合至相异的字线的堆栈栅极终端，然而在该数组中的所有快闪记忆胞具有耦合至共同的源极终端的源极终端。于操作上，使用用于程序化(写入)、读出、或抹除功能的外围译码器(peripheral decoder)与控制电路，经由个别的位线与字线以地址化个别的快闪记忆胞。
藉由施加相当高的电压至控制栅极与连接源极至接地以及连接漏极至高于源极的预定电位，而程序化这样的单一位堆栈栅极快闪记忆胞。穿越该穿隧氧化物的最终的高电场导致“佛勒-诺得汉”(Fowler-Nordheim)穿隧现象。于此制程期间，在核心记忆胞信道区域的电子经由栅极氧化物而穿隧至浮动栅极并且被捕捉于浮动栅极内，因为浮动栅极由该内多介电质与穿隧氧化物所环绕。因为捕捉电子，记忆胞的临界电压增加。经由捕捉电子而产生记忆胞的临界电压(以及因此信道的导电能力)的改变即为导致程序化记忆胞。
为了抹除一般的单一位栈栅极记忆胞，施加相当高的电压至源极，并且控制栅极保持在负电位，但是允许漏极浮动。于此情况下，在浮动栅极与源极的间，穿越穿隧氧化物而产生出强的电场。被捕捉于浮动栅极之中的电子流向并且聚集在位于源极区域上方的浮动栅极的部分并且自该浮动栅极取出，以及经由该穿隧氧化物以佛勒-诺得汉穿隧而至源极区域。当自浮动栅极移除电子，即抹除该记忆胞。
为了读出操作，在穿越记忆胞晶体管的漏极至源极施加特定的偏压。记忆胞的漏极为位线，在字节或字符群中该记忆胞的漏极可连接至其它的记忆胞的漏极。于读出操作，一般提供在现有的堆栈栅极记忆胞中的漏极的电压于0.5伏特(volt)至1.0伏特的间。接着施加电压至记忆胞晶体管的栅极(例如字线)，以导致电流自漏极流向源极。一般所施加的读出操作的栅极电压位于介在已程序化的临界电压(VT)与未程序化的临界电压的间的电平。测量最终的电流，藉此以决定储存在记忆胞中的资料值。
最近，引入双位快闪记忆胞，其允许在单一记忆胞中储存2位的信息。由于双位记忆胞的物理结构，用以读出双位记忆胞所需的位线电压一般高于单一位堆栈栅极结构记忆胞所需的位线电压。例如，有些双位记忆胞结构需要介于1.5伏特与2.0伏特的间以适当地于读出操作中偏压此记忆胞的位线或漏极。因为施加至记忆胞的位线或漏极的电压是源自记忆装置的电源电压VCC，当该电源电压处于或接近较低的额定电平，提供用于读出较新的双位记忆胞所需的较高的位线电压的能力可能受到减弱。此外，用于内存装置的低供电应用，如蜂巢式电话、桌上型计算机等，可进一步降低可使用的电源电压。
于先前技术的闪存装置中，升高电压电路使用已升高的字线电压于记忆胞的读出模式操作。于读出操作期间，VCC变动一般反射在升高电压电路的输出，而该升高电压电路被提供至快闪记忆胞数组的字线。来自该升高电路而在字线电压中的这些变动降低了在读出模式电路中用以正确地分别是否记忆胞被程序化的能力。于是，会有用于对在施加至升高电压电路的电源电压VCC中的变动以及用于快速升高电压调整的补偿装置的需求。
发明内容
为了提供本发明的一些实施型态的基本了解，以下将呈现本发明的概要。此概要并非本发明的广泛的概论。既不是确认本发明的主要或关键要素，也不是以文字说明本发明的范畴。唯一的目的是以简化的方式呈现本发明的一些概念，作为稍后呈现的更详细的说明的前言。
于本发明的用以产生电压升高电路的闪存数组系统与方法中，可利用电压检测电路的应用以量测施加至电压升高电路(例如，模拟至数字转换器、数字温度计)的VCC值，可使用该电压升高电路以产生用于记忆胞的读出模式操作的已升高的字线电压。VCC变动一般反射在升高电压电路的输出，而该升高电压电路被提供至快闪记忆胞数组的字线。藉由补偿在施加至该升高电压电路的电源电压VCC中的变动，以调整升高电压，藉此于字线上致能更加一致的读出电压。
根据本发明的一实施型态，例如，使用模拟至数字转换器，关于电源电压VCC的电压值是确定的。接着使用已决定的电压值以补偿或调整电压升高电路。例如，使用代表电源电压VCC的电压值的数字字符以有效地改变在该升高电压电路的电容值，藉此所产生的输出升高电压大致上与在电源电压VCC中的变动无关。结果，本发明提供一种普及地恒定升高电压，例如，已升高的字线电压，其有助于快闪记忆胞的正确读出，而不管在电源电压VCC中的变动。
本发明的实施型态于一些装置中找到应用，这些装置包括双位记忆胞，其需要比单一位记忆胞更高的位线读出电压；以及关于在变动电源电压的应用中使用的内存装置。
为了完成前述与相关的结束，本发明包含的特征于此后完全地说明并于所申请的专利范围中特别指出。以下的说明与所附加的图式陈述本发明的详细特定的实施例。然而，这些实施例仅指出可利用本发明的原理的一些不同方式。本发明的其它目的、优点与新的特点将于本发明的以下的详细说明并结合图式而更清楚。
附图说明
第1图概要地例式说明内存装置的布局的平面图；
第2图例式说明内存电路的核心部分的示意图；
第3图现有堆栈栅极记载胞的部分横剖面图；
第4图例式现有技术的闪存数组的许多核心记忆胞的已程序化记忆胞临界电压分布与未程序化记忆胞临界电压分布的分布图，以及介于该分布图的间的一般读出边界；
第5a图例式现有技术的用于读出记忆胞的电压升高器电路的简要示意说明；
第5b图为第5a图的电压升高器的例式读出模式时序的简要时序图以及该电压升高器的输出；
第6图为系统功能方块图其说明例式的已调整的电压升高器系统(于其中可实现本发明的不同实施型态)；
第7图根据本发明的一实施型态，例式的电源电压电平检测电路的示意说明；
第8图根据本发明的另一实施型态，例式的电压升高补偿电路的示意说明；
第9图根据本发明的一实施型态，例式的电压升高器电路的等效电路的示意说明；
第10图根据本发明的一实施型态，使用模拟/数字电路于电源电压的补偿的例式的已调整的电压升高器系统的简要示意说明；
第11图根据本发明的例式的缓存器电路的示意图；
第12图根据本发明的一实施型态，使用模拟/数字电路于电源电压的补偿的例式的已调整的电压升高器系统，以及用以修整分割器链的二组例式的电阻金属选择的简要示意说明；
第13图根据本发明在例式的电压分割器关是中的比较器与集合的网络电阻的示意图；以及
第14图结合本发明的实施型态的用于已调整的升高操作的例式方法的流程图。
具体实施方式
现在参考图式以说明本发明，其中全文使用类似的参考数字为类似的组件。本发明关于用以制造已升高电压的闪存数组，该已升高电压大致上与在电源电压VCC中的变动无关，并且可使用该已升高电压作为记忆胞的读出模式操作的已升高的字线电压。本发明包括电压升高电路，其提供大于电源电压的已升高的电压。施加电源电压VCC至电压供应电路以供应电源至升高操作。确认并补偿在电源电压VCC中的变动(于现有技术中，其反射在升高电压电路的输出)的此类变动，藉此于读出模式期间产生字线电压，其大致上与在VCC中的变动无关。
根据本发明的例式实施型态，该系统结合电压检测电路(例如，模拟至数字转换器、数字温度计)，使用电压检测电路以测量施加至电压升高电路的电源电压VCC。接着在补偿电路中使用检测到的VCC值而以产生升高电路输出电压的方式改变。藉由补偿在电源电压VCC(其施加至电压升高电路)中的这些变动，可调整升高电压，致能更稳定的字线读出电压。此允许对在闪存中重要的记忆胞的适当读出操作，即使在闪存中重要的记忆胞的电源电压有变动。
本发明的另一显著的特征为关于一般电压调整电路的慢反应时间的移除。反馈、或调整反应延迟的其它型式主要是关于在内存装置中字线上升时间较佳地为低于大约20ns。本发明的发明人以发明一种补偿方法；此设计技术具有移除循环的优点，该循环为：等待调整电路单元响应至其本身的输出，反馈这些输出至其输入电路单元，等待另一输出，接着尝试对重复方式中的接续的输出与输入作修正。
于本发明的例式的补偿方法论中，使用电源电压检测电路(例如，模拟至数字转换器、数字温度计)以测量电源电压VCC，并且输出相对于参考电压FVREF的比较结果的量″n″。经由升高电压补偿电路，每一个比较结果产生对升高电压电路的补偿修正的量。因此，在这方法中不需要反馈时间。当使用电源电压VCC的样本并且激活特定数目的比较结果，特定数目的升高电容加入与VCC值有关的升高电路。因此根据所要的电压检测与补偿单元的数目而以重复方式，调整提供至升高电路输出VBOOST的补偿量至VCC。可调整所要的补偿的分辨率以符合已升高的电压使用的特定需求，例如，藉由从8位模拟/数字转换器增加至16位的模拟/数字转换器。
于本发明的另一实施型态中，电压检测单元本身，可亦为权重的(weighted)(例如，偶数、2进位、指数)、或以任何其它合适的方式横跨电压检测范围的权重，以及较佳地可以其个别的升高补偿电路电容的权重。
首先参考现有技术第1图与第2图，半导体内存装置一般包括形成在基板中或基板内的多个个别单元。这样的装置通常包含高密度部分与低密度部分。例如，于现有技术第1图中的例式说明，内存装置如闪存10包含在单一基板上的一或更多个的高密度核心区域12与低密度外围部分14。高密度核心区域12一般包括至少一个具有个别地可地址化的与具有大致上相同的记忆胞的M×N数组，低密度外围部分14一般包括输入/输出电路与用以选择性地地址化个别的记忆胞(如用以连接已选择的记忆胞的源极、栅极与漏极至预定的电压或阻抗以致能记忆胞的被指示的操作，如程序化、读出或抹除)的电路。
于电路设计中在核心部分12中的记忆胞被耦合在一起，如第2图所示的非或门(NOR)的设计。每一个记忆胞20具有漏极，其中多于一个记忆胞的漏极被连接至共同的位线、源极24与堆栈栅极26。耦合每一个堆栈栅极26至字线(WL0，WL1，…，WLN)，而耦合每一个漏极22至位线(BL0，BL1，…，BLN)。最近，耦合每一个源极24至共同源极线CS。以已知技术的方法，使用外围译码器与控制电路，可地址化每一个记忆胞20以程序化或读出。
第3图提供在第1图与第2图中的核心区域12中的一般记忆胞20的横剖面图式。如记忆胞20一般包括在基板30中的源极24、漏极22与信道28；以及位在信道28的上方的堆栈栅极结构26。堆栈栅极26包括形成在基板30的表面上的薄栅极介电层32(一般参考为穿隧氧化物)。穿隧氧化物层32覆盖部分的硅基板30的顶表面并且用以支撑直接在信道28上方的不同层的数组。堆栈栅极26包括较低最(lower most)或第一薄膜层38，如掺杂质多晶硅(polysilicon or poly I)层其作为位于穿隧氧化物32的上方的浮动栅极38。应注意以上所强调的晶体管20的不同部分并非以比例绘制于第3图中，而是为了易于说明以辅助了解该装置的操作。
在掺杂质多晶硅层38的上方为内多介电层(interpoly dielectriclayer)40。该内多介电层40往往为多层绝缘体，如氧化物-氮化物-氧化物(ONO)层，其具有二个氧化物层与夹于各该氧化物层的间的氮化物层，或者可为另一介电层如五氧化钽(tantalum pentoxide)。最后，堆栈栅极26包括较上方或第二多晶硅层(poly II)44，其作为位于在氧化物-氮化物-氧化物(ONO)层40的上方的多晶硅控制栅极。形成在特定的列中的个别的记忆胞20的控制栅极44共有共同的字线(WL)，其连接至记忆胞的列(例如，参见第2图)。此外，如同以上所强调，于垂直栏中个别记忆胞的漏极区域22藉由导电位线(BL)一起连接。藉由堆栈栅极结构26，根据在信道28中产生的电场，记忆胞20的信道28于源极24与漏极22的间导通电流。
藉由施加相当高的栅极电压VG至控制栅极38，并且施加适度高的漏极电压VD至漏极22而程序化记忆胞20，以在接近漏极22的信道28中产生“热”(高能)电子。该热电子加速越过穿隧氧化物32并且到达浮动栅极38，因为浮动栅极38以绝缘体(内多介电层40与穿隧氧化物32)环绕，该热电子被捕捉于浮动栅极38内。被捕捉的电子导致记忆胞20的临界电压VT增加。由被捕捉的电子产生记忆胞20的临界电压的改变(以及藉此信道的导电能力)即为导致程序化该记忆胞20。
为了读出记忆胞20，施加预定的栅极电压至控制栅极44，该预定的栅极电压大于未程序化的记忆胞的临界电压但是小于已程序化的记忆胞的临界电压。若记忆胞20导通(例如，在记忆胞中感测的电流超过最小值)，则记忆胞20尚未被程序化(因此该记忆胞20处于第一逻辑状态，亦即″1″)。相反地，若记忆胞20并未导通(例如，流经记忆胞的电流并未超过临界值)，则记忆胞20已被程序化(因此该记忆胞20处于第二逻辑状态，亦即″0″)。因此，可读出每一个记忆胞20以决定是否其已被程序化(以及因此确认在记忆胞20中的数据的逻辑状态)。
为了抹除记忆胞20，施加相当高的源极电压VS至源极24并且控制栅极44维持在负电位(VG＜0volts)，然而允许漏极22浮动。于这些情况下，在浮动栅极38与源极区域24的间产生穿越穿隧氧化物32的强电场。被捕捉于浮动栅极38内的电子流向并聚集在位于源极区域24的上方的浮动栅极的部分，而且藉由穿隧该穿隧氧化物32而从浮动栅极38取出该电子而到达该源极区域22。结果，当电子自浮动栅极38移除，记忆胞20被抹除。
因此必须施加适当的电压至记忆装置10中的记忆胞20的不同终端(例如，源极、漏极与栅极)以执行关于装置10的不同操作(例如，程序化、抹除、读出)。然而，如同以上所述，直到现在已施加的电压源自源极电压，其中该装置10连接至该源极电压。然而，当电源电压不够高而无法提供所需的执行操作，该装置10可能无法操作或于特定系统中无法应用。此情况可导致该装置10的低供电的应用，例如，于可携式装置的应用中，其中的电源电压为低的。或者，于记忆装置中的记忆胞可包含双位结构，其在个别的记忆胞的漏极需要更高的位线电压以适当地执行读出操作。因此，在电源电压不足以允许适当的读出操作的情况下，需要电压升高电路以升高位线电压。并且，当电源电压VCC随着时间、温度或不同负载的应用而改变，该升高电压将反射VCC的变动。藉由提供电压升高并且补偿在电压升高电路中所反射的VCC的变动、以及致能字线升高电压(其大致上与VCC的变动无关)，因而提供更可靠的读出操作，故本发明克服这些问题或将这些问题减至最少。
第4图例式说明未程序化记忆胞250的临界电压与已程序化记忆胞260的临界电压的分隔遥远的分布200。于读出模式操作中，选择读出模式字线电压230，其介于读出边缘240的中间。接着施加字线电压230至已标示的字线以检查关键的快闪记忆胞是否导通并且因此提供关于记忆胞的临界电压是否高于字线的电压(因此程序化该记忆胞)或低于字线的电压(因此未程序化该记忆胞)的决定。
若施加至于此分析中的记忆胞的已升高的字线电压受限于电源电压VCC的变动，接着决定记忆胞是否被程序化则亦受限于不确定性，因为字线电压可能退出第4图的读出边缘240。增加额外的不确定性至记忆胞读出模式的决定，如同上述，施加至电压升高电路的参考电压亦反射电源电压VCC的变动的一些效能。于是，本发明的额外实施型态提供用于参考电压与升高电压的调整或补偿。第5a图例式说明现有技术的用于在记忆胞读出操作中馈入字线的电压升高电路300。于存取瞬时周期(ATD)期间360，升高信号312下降，并且以高压反相器327产生的升高高压(BOOSTHV)信号上升。例如，在高压反相器327上的VBOOST电位导致已饱和的N-信道金属氧化物半导体晶体管330的导通，藉此电源电压VCC经由晶体管330而大致地导通，以预充电在320的升高电容CB与在340的负载电容CL至VCC，然而升高终端(BOOST terminal)315维持在接地。于存取瞬时周期(ATD)的终点，升高信号(BOOST signal)312藉由上升以命令晶体管330关闭，而且升高终端(BOOST terminal)315从接地转换至VCC。因此，在升高电容上的充电电压现在加至电源电压VCC以强制介于升高电容CB与负载电容CL的间的电荷共有(charge sharing)，以使得在VBOOST终端310产生新的电压，VBOOST终端310高于VCC但少于2倍VCC。实际的VBOOST终端310的电压可如下计算：
来自：Q＝CV
因此；QB＝CB VVCC以及QL＝CLVCC
在VBOOST稳定之后，总电荷将为：
QTOTAL(final)＝QTOTAL(initial)
QTOTAL(final)＝(VBOOST-VCCCB+VBOOSTCL
因此：
(VBOOST-VCC)CB+VBOOSTCL＝(CB+CL)VCC
求解VBOOST∶VBOOST＝((2CB+CL)/(CB+CL))VCC
以简易的实例，其中CB＝CL＝C，将得到：
VBOOST＝(3C/2C)VCC
VBOOST＝(3/2)VCC
直观地，接着，我们证明对现有技术的电压升高器(voltage booster)而言，VBOOST产生介于VCC与2VCC的间的电压。然而，值得注意的是VBOOST为VCC以及CB与CL的值的函数。因此，只要VCC变动，升高电压输出VBOOST也会变动。如同以上讨论，在VBOOST的此类变动是不受欢迎的，因为其导致读出错误。
第5b图证明用于第5a图的例式的电压升高器的读出模式时序的例式的时序图350以及该电压升高器的输出。使用第5b图的部分的时序图以说明现有技术第5a图的操作，以及使用第5b图的其它部分的时序图作为参考以说明根据本发明的第6图与以下的例式系统的操作。
于第5b图的时间t0(355)，存取瞬时周期ATD 360上升约15至20ns，于该时段期间接地的升高电容320与负载电容CL340发生约0伏特至约VCC的预充电，如沿着VBOOST充电曲线365所示。于时间t1(356)，存取瞬时周期ATD 360再次下降，然而升高终端312与315切换至VCC，并且强制升高电容CB320与负载电容CL340共有(share)其电荷以及电源电压VCC，以使得CB与CL两者共有约VCC至4.5伏特的电荷，如沿着VBOOST充电曲线370所示。当电源电压VCC可能变动约1.2伏特，VBOOST亦将变动约1.2伏特，如380所示，使得VBOOST于310为VCC的函数，如同在310所象征。缓存器致能(LATCH_EN)时序375将于稍后结合本发明的模拟/数字功能而更详细地讨论，其中，不同比较器的输出将被暂存以确保稳定输出电压。例如，开始缓存器致能(LATCH_EN)时序375，于时间t2(357)(于t1约10ns至12ns之后)并且经由在359的t3持续至升高操作的终端，其中呈现在模拟/数字转换器的VCC测量资料被暂存至模拟/数字转换器的输出。
第6图为系统功能方块图其说明例式的已调整的电压升高器系统400，其中可实现本发明的不同实施型态。已调整的电压升高器系统400使用VCC415与接地420至模拟/数字转换器(A/D)410，以取样并测量电源电压的电平，例如，藉由比较参考电压FVREF425(其输出自独立的能隙参考电压电路430，于时间t0切换，如波形426所示)与一组或更多组由电源电压VCC所设定的标的供应电平。模拟/数字转换器(A/D)410输出一个或更多个电压电平检测信号435(其反射至VCC的已决定的值)至电压升高补偿电路440以产生补偿(例如，根据相对于由参考电压425所设定的标的供应电平的已检测的供应电平，切换一个或多个升高补偿电容终端至VCC或接地)。于存取瞬时周期ATD期间，电压升高电路450使用时序模式信号升高高压(BOOSTHV)455以及来自电路440的补偿数据以改变升高的量，藉以产生输出电压VBOOST，其大致上与在VCC中的变动无关。例如，电路450可以平行方式耦合升高补偿电容与升高电容或者负载电容。于以上的例式方式中，电压升高电路450的VBOOST输出470以升高至最终的标的电平。
因为在读出操作期间，速度为高度优先，发明人亦利用本发明的存取瞬时周期ATD的信号时序间隔的优点，以使用模拟/数字转换器检测VCC，以使得未浪费时间在分开地测量VCC与充电该补偿电容。因此使用存取瞬时周期时序以充电升高电容与负载电容，以及检测VCC的值。
第7图为说明例式的电源电压电平检测电路575(例如，模拟至数字转换器、数字温度计)的示意图，根据本发明的一实施型态，其可对应至第6图的电路410。于电路575中，以相对于由参考电压FVREF585(其输出自参考电压电路580，亦即大约12伏特的能隙参考电路)所设定的参考电平，取样并测量电源电压VCC的电平。在许多个别的部分(或位)，藉由比较器590可比较电源电压与参考电压FVREF585，因为电源电压必须达到较佳的分辨率，如n位的模拟/数字转换器575与非连续的输出595AD0至ADn(596，597，598)所示。于简化的示意图575中，VCC的实例经由电压分割器施加至比较器590的反相输入，并且参考电压FVREF585施加至非反相输入，但是，偏压与分割电源电压的许多技术是显而易见的以于不同的方式产生自电压检测电路575的一个或更多个的输出，可使用该电压检测电路575以确保VCC的值，并且任何这样的替代检测电路则视为落入本发明的范畴。于第5b图的缓存器致能(LATCH_EN)时序375期间(其开始于在357的时间t2)，呈现在模拟/数字转换器上的VCC测量资料被暂存至模拟/数字转换器的输出，藉此致能(例如，在模拟/数字转换器的输出资料为稳定的时间暂存)第8图的一组补偿电容520。于第7图中，暂存机制存在于不同的比较器590之中，然而，如稍后的说明，可使用这样的暂存功能作为较佳的接续的与非连续的电路。
第8图为根据本发明的另一实施型态(其可对应至第6图的电路440)，例式的电压升高补偿电路的简要示意说明。VBOOST的已补偿的输出510为包含升高电容CB525与负载电容CL540的初始的升高电路组件的函数，并且VBOOST的已补偿的输出510加上升高补偿电路505。升高补偿电路505使用来自第7图的电压检测电路575的AD0至ADn的同步输入作为输入。藉由来自稳定已暂存的模拟/数字输出的对应的模拟/数字同步输入，当选择补偿电容520时，根据以相对于由参考电压FVREF585所设定的参考电平的已检测的供应电平，可操作补偿电路505以切换升高补偿电容520于VCC与接地的间。当关闭存取瞬时周期ATD期间升高高压(BOOSTHV)开关530，电源电压VCC预充电负载电容CL540以及升高电容CB525，而该升高电容CB525藉由升高终端527切换至接地，以及选择的升高补偿电容C0…n520藉由选择515亦接地，与负载电容CL540维持于接地。于存取瞬时周期ATD期间的终点，打开升高高压(BOOSTHV)开关530并且切换升高电容CB525的升高终端527至VCC，以及选择的升高补偿电容C0…n520(根据检测的VCC的电平)现在亦藉由选择515切换至VCC。于此时，若这些预充电电容并未连接至负载电容，VBOOST将升高至2VCC，然而，负载电容CL540仍维持在接地，并且非选择的补偿电容520现在切换至接地。此强制所有的预充电储存在CB，并且强制选择的电容C0…n在VBOOST输出510(其使得已升高的电压到达最终的标的电平)上的所有电容之中电荷共有。
第9图为根据本发明的一实施型态，例式的电压升高器电路的等效电路的示意说明，并且如同于第8图中说明的电路500。CBeff有效的总升高电容565，如升高电路550所示，包含CB，加上所有的电压检测器选择的电容C0+…Cn。CLeff有效的总负载电容570，包含CL，加上所有的电压检测器非选择的电容C1+…Cn+1，如升高电路550所示以及VBOOST555输出线所示。因此有效的升高电容CBeff与有效的负载电容CLeff为VCC的函数。值得注意的是第9图说明一组任意的CBeff与CLeff的实例。
因此，对本发明的任意的一实例，第9图的有效的VBOOST终端电压555变成：
来自：VBOOST＝((2CB+CL)/(CB+CL))VCC
得到：VBOOST＝((2CB eff+CLeff)/(CB eff+CLeff)VCC
其中：CB eff＝CB+C0+…+Cn(选择的补偿电容)
以及其中：CLeff＝CL+C1+…+Cn+1(非选择的补偿电容)
应注意，用于此例式的方法的电容的总数目维持恒定。
第10图为根据本发明的一实施型态，使用模拟/数字电路610于电源电压的补偿的例式的已调整的电压升高器系统600的示意说明。此例式的系统包含用于电压检测电路610的8位模拟至数字转换器，该电压检测电路610使用比较器630以藉由比较电压与来自参考电压供应电路652的参考电压FVREF输出655而检测电源电压电平。系统600亦包含升高补偿电路620，例如，其包含8个可操作的暂存电路653，根据用于输出电压稳定度的目的的预定时序，以暂存每一个个别的比较器电路630的输出。例如，每一个暂存电路653的输出选择性地驱动所对应的升高补偿电容625而以个别地平行的方式耦合选择的升高补偿电容625与升高电容CB或负载电容CL。系统600更包括电压升高电路640，其包含升高电容CB、升高高压预充电晶体管(BOOSTHV precharge transistor)以及负载电容CL(例如，字线的电容)。输入参考电压波形655说明可以存取瞬时周期模式时序激活参考电压。输出VBOOST波形695说明介于t0与t1的间的预充电曲线，以及介于t1与t2的间的电荷共有的充电曲线。于最终的分析，发明人已发现于一例式的方法中，假设电源电压VCC改变约1.2伏特，则8位的均匀地权重的补偿在697提供VBOOST695调整响应改善约0.4伏特，因此使得VBOOST大致上较少依赖VCC。
以下列方式操作第10图的例式系统600。多个不同的电压(661，662，663)其皆为VCC的函数，将各该电压输入至比较器电路630，该比较器电路630亦接收参考电压FVREF。因此比较器的输出635形成数字字符(例如，000111 11)，其反射VCC的值并且，例如，根据第5b图的暂存致能(LATCH_EN)信号，经由暂存电路653暂存该数字字符。此数字字符作为VCC电平决定并且该字符的每一个位驱动其个别的电容，如同第10图的例式说明。因此，根据该数字字符，电容625的独特结合个别地以电气方式平行地与CB或CL放置，藉此改变关于CB eff与CLeff的值。因此，使用VCC的值作为改变CB eff与CLeff的补偿以使得VBOOST大致上与在VCC中的变动无关。如同之前所提到，在暂存致能时序期间(第5b图的375)，在模拟/数字转换器上呈现的VCC测量资料被暂存至模拟/数字转换器630的输出635，以同步(一致)补偿电路620的一组补偿电容625的选择，其反射该数字字符。
根据本发明的一实施型态，可使用第10图的暂存电路653作为例式说明于第11图的电路，并且以参考数字700标示。经由暂存致能信号720致能暂存电路700以通过资料值(例如AD0)，根据升高信号740的传送，该资料值接着被传送至其个别的电容终端730。例如，藉由对每个暂存电路使用升高信号740，在存取瞬时周期(ATD)时序期间，资料值并未输出至电容。虽然在第11图中说明一例式的暂存电路700，应了解可使用(若有较佳的)其它的暂存机制、电路与系统，并且这样的替代视为落入本发明的范畴。
第12图为根据本发明的一实施型态，使用模拟/数字电路810于电源电压的补偿的例式的已调整的电压升高器系统800。此例式的电路相似于第10图的电路，除了增加二组金属选择电阻电路860与870，其提供电阻分割器链的范围修整与偏移，该电阻分割器链偏压模拟/数字电路810的比较器电路830。该金属选择电阻电路提供能隙参考电压电路852与期望的输出FVREF855的修整与符合至模拟/数字电路810的比较器电路830的较佳的切换电压。
根据本发明的另一实施型态，个别地使用于第10图中610与第12图中810的VCC检测电路的电阻梯网络，可设计成参考VCC以进一步补偿参考电压FVREF的变动。如同以上的讨论，例如，FVREF为参考电压，其可经由能隙参考型式电路而产生。于是，FVREF并不是决对恒定的，而是参考在电源电压VCC中的变动而会些许变动的值。例如，已发现在一例式的能隙参考电路中，1.2伏特的标的参考电压事实上变动于约1.15伏特与1.25伏特的间，而在VCC中的变动个别为2.6伏特与3.5伏特的间。如同应了解的是，若FVREF随着VCC变动，则提供在比较器输出(例如AD0至AD7)的数字字符可能不会正确地反射所要的VCC的真值。
因此，根据本发明的一实施型态，选择电阻梯网络的电阻值以补偿随着VCC变动而在FVREF中的变动以正确地决定真正的VCC值。以接着的例式方法完成此补偿。初始时，选择在电阻梯网络中可接受的偏压电流，例如，300μA于VCC＝3V。因此，利用V＝IR，可决定电阻网络的总电阻R＝(3V)/(300μA)＝10kΩ。需确认第一比较器必须切换在VCC的已标示的值(例如，2.65V)。接着，使用该能隙参考电路的特征化(用于产生FVREF)，以决定于VCC＝2.65V时，FVREF＝1.15V。因此，使用上述的值，可决定在电阻梯网络中所需要的适当电阻值以满足以上的规范。
因此，当VCC于2.65V时，对以上特定的比较器(例如，连接AD0的第10图的比较器630)需要快速反应，例如，当VCC于2.65V时，将知道FVREF为1.15V，如同例式说明于第13图以计算电压分割器电路，其中R0+R1为电阻网络的总电阻，R0代表在该特定的比较器的上方的总电阻的和，R1为在重要的比较器的下方的电阻的和。利用电压分割器原理，已知：
[R1/(R0+R1)]VCC＝FVREF，以及
代入R0+R1的已知数值10kΩ，VCC＝2.65V，以及FVREF＝1.15V(对此特定的实例)，以求解R0以及R1。
[R1/10k Ω](2.65V)＝1.15V，R1 4.34kΩ
并且因此R0 5.66kΩ。
相似地，例如，次一个比较器应切换至VCC＝2.8V，并且由于VCC为2.8V，FVREF将具有相关的独特值。使用此值，如同所需要的，藉由决定数值于所选择的比较器以及知道FVREF如何随着VCC变动，我们可对次一个比较器节点以及接续的比较器节点重复以上的分析。因此可确认在电压分割器网络中的每一电阻值以确保比较器的输出将正确地反射真正的VCC的值，尽管在VCC中的变动导致在FVREF中的变动。
本发明的另一实施型态提供在记忆装置中用以调整升高操作的方法论，其可与本文中例式说明的记忆装置以及其它的内存装置结合。现在参考第14图，例式说明在记忆装置中用以调整升高操作的方法900。虽然在本文中以是列的事实或事件以说明例式方法900，应了解本发明并非仅限于此事实或事件的说明的次序，而根据本发明，一些步骤可发生于不同的次序及/或与非在本文中显示或说明的其它步骤共存。此外，根据本发明，并非需要所有说明的步骤以实现方法论。再者，应了解可结合本文中例式说明的装置与系统以及未例式说明的其它系统以实现方法900。
方法900包含施加电源电压至电压电平检测电路，并且藉由参考电压以决定相对于标的值的电平差异，以控制用于升高电压补偿电路(其响应供应误差)的一个或多个电容，并且修正反射在电压升高电路中的供应电平误差。已调整的升高操作方法开始于步骤902。于904，接着以电源电压检测电路(例如，模拟至数字转换器、数字温度计)取样并且测量电源电压(例如VCC)。于906，电源电压电平检测电路产生一个或多个电源电压电平检测信号(例如，第6图中与模拟/数字转换器410有关的435)，以响应相较于由该参考电压设定的标的值的VCC，于908，以施加该电源电压电平检测信号至升高补偿电路，其中已升高的电压大于该电源电压。
于910，升高补偿电路产生一个或多个已升高的电压补偿信号(例如，第6图中440的输出445)，接着于912，施加该已升高的电压补偿信号至电压升高电路(例如，第6图的450，第10图中的电容625的底部)，并且之后于步骤914，产生已调整的升高电压VBOOST(其产生于已施加的补偿)以确定资料值储存于记忆装置中。之后于916，结束该已调整的升高操作，以及对记忆装置的接续的电压升高与读出操作可重复方法900。因此方法论900提供在电压升高电路中快速且正确的电压升高，该电压升高电路使用模拟/数字转换器以补偿VCC电压变动，且于闪存数组的读出操作期间，可施加该电压升高电路至核心记忆胞。因此该方法900产生VBOOST电压，其大致上与在VCC中的变动无关。根据本发明，可提供方法论的其它变动，藉以完成已升高的电压的补偿或调整。
虽然已以一或更多的实现方式显示或说明本发明，对熟习本技术领域的其它技艺人士于阅读与了解本说明书及所附图式后，可产生等效的替代与修改。特别是关于以上说明的组件(例如，组件、装置、电路等)所呈现的不同功能，以及用于说明这类组件的用词(包括装置(means))，为对应(除非另外指出)至呈现以上的已说明组件(例如，功能性等效)的已标示功能的组件，甚至于即使非结构上等效至已揭示的结构而能呈现在本文中例式说明的实现方式的功效。此外，虽然本发明的特定特征以数种实现方式的其中的一揭示，但这样的特征可结合其它实现方式的一个或更多的其它特征，如同任何特定的应用所需要的以及对其有益的。再者，在详细说明中或申请的专利范围中的用词“包括”(includes)类似于用词“包含”(comprising)。
工业实用性
可利用该电路与相关的方法于集成电路设计的领域以提供一种升高电路，其使用补偿以调整升高电压输出，即使VCC有变动。
Claims (9)
1.一种用于对读出操作产生已调整的已升高的字符线电压的系统(400)，包含：
电源电压检测电路(410)，其包括模拟至数字转换器，且设计成检测电源电压值(415)以及产生相关的一个或更多个输出信号(435)；
电压升高电路(450)，其可操作以接收电源电压并产生该已升高的字符线电压(470)，该已升高的字符线电压具有大于该电源电压的值，其中该电压升高电路包含：
升高电容，其具有第一终端以经由开关选择性地耦合至该电源电压，并且具有第二终端以耦合至升高信号；以及
负载电容，其具有第一终端以耦合至该升高电容的该第一终端，该升高电容的该第一终端形成该电压升高电路的输出，并且该负载电容具有第二终端以耦合至电路接地电位；以及
电压升高补偿电路(440)，其可操作地耦合至该电源电压检测电路(410)与该电压升高电路(450)，并且可操作地接收来自该电源电压检测电路(410)的该一个或更多个输出信号(435)，以及根据该一个或更多个输出信号(435)而改变与该电压升高电路(450)相连的负载，藉此使得该已升高的字符线电压(470)不受该电源电压的变动的影响，其中该电压升高补偿电路包含多个补偿电容，各该补偿电容具有第一终端以耦合至该升高电容与该负载电容的该第一终端。
2.如权利要求1所述的系统(400，500)，其中该模拟至数字转换器可操作以接收该电源电压值作为模拟输入并且产生反应该电源电压值的多位字符。
3.如权利要求1所述的系统(400)，其中该电源电压检测电路(575)包含：
电压参考电路(580)；以及
多个比较器电路(577)，各该比较器电路具有第一输入(585)，该第一输入耦合至该电压参考电路(580)，以及各该比较器电路具有第二输入，该第二输入耦合至与该电源电压(578)相连的多个电压(591，592，593)的其中之一，其中各该比较器电路的输出(595)形成输出信号，该输出信号共同地形成产生反应该电源电压值(578，415)的数字字符(595，435)。
4.如权利要求1所述的系统(400)，
其中当关闭该开关，该升高信号为低并且充电该升高电容与该负载电容至大约接近该电源电压值的电压值，当开启该开关，该升高信号处于大约相等于该电源电压的高电平，并且该升高电容与该负载电容经历电荷共有，藉此使得增加该第一终端至大于该电源电压值的升高电压值，其中该升高电压值分别为该升高电容与该负载电容的电容的函数。
5.如权利要求4所述的系统(500)，其中该
多个补偿电容各具有第二终端以选择性地可耦合至电路接地电位或者大约相等于该电源电压的电压电位，该电压电位是根据来自该电源电压检测电路的该一或更多的输出信号，藉此使得该多个补偿电容的其中的一或更多以与该升高电容或该负载电容平行地置放，藉此根据该电源电压值调整该电压升高电路的负载。
6.如权利要求1所述的系统(400，600)，其中该电源电压检测电路(410，575)进一步包含参考电压电路(430，652)，其可操作以提供参考电压(425，655)，以用于比较关于该电源电压值(415)的一或更多的电压(661，662，663)与该参考电压，其中该参考电压与关于该电源电压值(415)的该一或更多的电压的比较产生关于该电源电压值(415)的一或更多的输出信号(435，635)。
7.一种在闪存装置中产生字符线读出电压的方法，其中该字符线读出电压不受电源电压的变动的影响，该方法包含以下步骤：
检测该电源电压的值(904)；以及
改变用于产生该字符线读出电压(904)的电压升高电路(910，912)的负载条件，以响应该已检测的电源电压的值，其中该负载条件变动导致该字符线读出电压不受该电源电压的变动的影响，
其中该电压升高电路包含升高电容，其具有耦合至输出节点的第一终端，并且具有耦合至升高信号的第二终端，以及其中该电压升高电路复包含负载电容，其具有耦合至电路接地电位的第一终端，并且具有耦合至该输出节点的第二终端，其中变动该负载条件(910，912)包含：
耦合多个补偿电容的第一终端至该电压升高电路(908)的该输出节点；
允许该升高信号瞬时转换至大约相等于该电源电压电平的电平；以及
根据该已检测的电源电压值，耦合该多个补偿电容的其中的一或更多的第二终端(912)至该电源电压电平，并且耦合该其它的补偿电容的第二终端至该电路接地电位，藉此根据该已检测的电源电压值改变关于该升高电容与该负载电容的有效电容。
8.如权利要求7所述的方法(900)，其中检测该电源电压值(904)包含：
输入该电源电压的值(904)至模拟至数字转换器；
以及产生关于该电源电压的值的多位数字字符(906)。
9.如权利要求7所述的方法(900)，其中检测该电源电压值(904)包含：
产生多个关于该电源电压的值的电压值；
比较各该电压值与参考电压值；以及
产生关于各该比较(906)的数字输出值，藉此产生多位数字字符并且反映该电源电压的值。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/915,018 US6535424B2 (en) | 2001-07-25 | 2001-07-25 | Voltage boost circuit using supply voltage detection to compensate for supply voltage variations in read mode voltage |
| US09/915,018 | 2001-07-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1541393A CN1541393A (zh) | 2004-10-27 |
| CN100557701C true CN100557701C (zh) | 2009-11-04 |
Family
ID=25435088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB028144171A Expired - Lifetime CN100557701C (zh) | 2001-07-25 | 2002-03-14 | 用于对读出操作产生字符线电压的系统及方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6535424B2 (zh) |
| EP (1) | EP1410396B1 (zh) |
| JP (1) | JP2005526338A (zh) |
| KR (1) | KR100865587B1 (zh) |
| CN (1) | CN100557701C (zh) |
| DE (1) | DE60202077T2 (zh) |
| TW (1) | TW563136B (zh) |
| WO (1) | WO2003012793A1 (zh) |
Families Citing this family (51)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9007791D0 (en) * | 1990-04-06 | 1990-06-06 | Foss Richard C | High voltage boosted wordline supply charge pump and regulator for dram |
| DE10234181B3 (de) * | 2002-07-26 | 2004-04-08 | Infineon Technologies Ag | Adaptive Spannungsüberwachung |
| US7849332B1 (en) | 2002-11-14 | 2010-12-07 | Nvidia Corporation | Processor voltage adjustment system and method |
| US7882369B1 (en) | 2002-11-14 | 2011-02-01 | Nvidia Corporation | Processor performance adjustment system and method |
| US7886164B1 (en) | 2002-11-14 | 2011-02-08 | Nvidia Corporation | Processor temperature adjustment system and method |
| ATE383611T1 (de) * | 2003-02-13 | 2008-01-15 | Nxp Bv | Anordnung zur masseversatzkompensation in einem datenbussystem |
| US6798275B1 (en) * | 2003-04-03 | 2004-09-28 | Advanced Micro Devices, Inc. | Fast, accurate and low power supply voltage booster using A/D converter |
| AU2003239887A1 (en) * | 2003-05-27 | 2005-01-21 | Georgia Tech Research Corporation | Floating-gate reference circuit |
| US6973003B1 (en) | 2003-10-01 | 2005-12-06 | Advanced Micro Devices, Inc. | Memory device and method |
| US7466590B2 (en) * | 2004-02-06 | 2008-12-16 | Sandisk Corporation | Self-boosting method for flash memory cells |
| US7161833B2 (en) * | 2004-02-06 | 2007-01-09 | Sandisk Corporation | Self-boosting system for flash memory cells |
| US7085190B2 (en) * | 2004-09-16 | 2006-08-01 | Stmicroelectronics, Inc. | Variable boost voltage row driver circuit and method, and memory device and system including same |
| US7154794B2 (en) * | 2004-10-08 | 2006-12-26 | Lexmark International, Inc. | Memory regulator system with test mode |
| US7864597B2 (en) * | 2004-11-29 | 2011-01-04 | Stmicroelectronics, Inc. | Method and circuit for controlling generation of a boosted voltage in devices receiving dual supply voltages |
| KR101149051B1 (ko) * | 2005-04-27 | 2012-05-25 | 에스케이하이닉스 주식회사 | 반도체 소자 |
| US7200066B2 (en) * | 2005-07-18 | 2007-04-03 | Dialog Semiconductor Manufacturing Ltd. | Accurate power supply system for flash-memory including on-chip supply voltage regulator, reference voltage generation, power-on reset, and supply voltage monitor |
| US7348836B1 (en) * | 2005-08-15 | 2008-03-25 | Nvidia Corporation | Integrated circuit core power supply event monitor |
| US20070076513A1 (en) * | 2005-10-04 | 2007-04-05 | Nian Yang | Decoder for memory device with loading capacitor |
| US7551489B2 (en) * | 2005-12-28 | 2009-06-23 | Intel Corporation | Multi-level memory cell sensing |
| US7428165B2 (en) | 2006-03-30 | 2008-09-23 | Sandisk Corporation | Self-boosting method with suppression of high lateral electric fields |
| US7511995B2 (en) * | 2006-03-30 | 2009-03-31 | Sandisk Corporation | Self-boosting system with suppression of high lateral electric fields |
| ITMI20060880A1 (it) * | 2006-05-05 | 2007-11-06 | St Microelectronics Srl | Circuito di lettura migliorato per memoria a semiconduttore |
| US7626865B2 (en) * | 2006-06-13 | 2009-12-01 | Micron Technology, Inc. | Charge pump operation in a non-volatile memory device |
| KR100859832B1 (ko) * | 2006-09-21 | 2008-09-23 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 내부전위 모니터 장치 및 모니터방법 |
| KR100809071B1 (ko) * | 2006-09-25 | 2008-03-03 | 삼성전자주식회사 | 고전압 발생 회로를 구비하는 반도체 장치 및 그 전압 발생방법 |
| KR100908527B1 (ko) * | 2007-04-25 | 2009-07-20 | 주식회사 하이닉스반도체 | 불휘발성 메모리 장치의 독출 전압 발생장치 |
| US9134782B2 (en) | 2007-05-07 | 2015-09-15 | Nvidia Corporation | Maintaining optimum voltage supply to match performance of an integrated circuit |
| US7532515B2 (en) * | 2007-05-14 | 2009-05-12 | Intel Corporation | Voltage reference generator using big flash cell |
| KR100875012B1 (ko) * | 2007-07-25 | 2008-12-19 | 주식회사 하이닉스반도체 | 전압 제공 회로와 이를 구비하는 플래시 메모리 소자 및동작 전압 제공 방법 |
| US7558116B2 (en) * | 2007-08-13 | 2009-07-07 | Spansion Llc | Regulation of boost-strap node ramp rate using capacitance to counter parasitic elements in channel |
| US8370663B2 (en) | 2008-02-11 | 2013-02-05 | Nvidia Corporation | Power management with dynamic frequency adjustments |
| CN101521044B (zh) * | 2008-02-28 | 2012-04-04 | 华邦电子股份有限公司 | 存储器及其电压监控装置 |
| US9256265B2 (en) | 2009-12-30 | 2016-02-09 | Nvidia Corporation | Method and system for artificially and dynamically limiting the framerate of a graphics processing unit |
| US9830889B2 (en) | 2009-12-31 | 2017-11-28 | Nvidia Corporation | Methods and system for artifically and dynamically limiting the display resolution of an application |
| US8839006B2 (en) | 2010-05-28 | 2014-09-16 | Nvidia Corporation | Power consumption reduction systems and methods |
| US8618869B2 (en) * | 2010-12-30 | 2013-12-31 | Rambus Inc. | Fast power-on bias circuit |
| US8780666B2 (en) * | 2011-12-30 | 2014-07-15 | Nanya Technology Corp. | Decoupling capacitance calibration devices and methods for DRAM |
| TWI475565B (zh) * | 2012-09-06 | 2015-03-01 | Univ Nat Chiao Tung | 靜態隨機存取記憶體的控制電路及其操作方法 |
| US9311980B1 (en) | 2012-10-11 | 2016-04-12 | Everspin Technologies, Inc. | Word line supply voltage generator for a memory device and method therefore |
| KR102090677B1 (ko) * | 2013-09-16 | 2020-03-18 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그것의 동작 방법 |
| US9285424B2 (en) * | 2014-07-25 | 2016-03-15 | Freescale Semiconductor,Inc. | Method and system for logic built-in self-test |
| US9659620B2 (en) | 2015-03-26 | 2017-05-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory device with self-boosted mechanism |
| SG10202111399YA (en) * | 2015-12-22 | 2021-11-29 | Immatics Biotechnologies Gmbh | Peptides and combination of peptides for use in immunotherapy against breast cancer and other cancers |
| US10366734B2 (en) * | 2017-02-03 | 2019-07-30 | Advanced Micro Devices, Inc. | Programmable write word line boost for low voltage memory operation |
| US10236053B1 (en) * | 2017-10-17 | 2019-03-19 | R&D 3 Llc | Method and circuit device incorporating time-to-transition signal node sensing |
| CN108344892B (zh) * | 2018-04-16 | 2019-05-03 | 武汉新芯集成电路制造有限公司 | 电荷泵电压检测电路 |
| WO2020033597A1 (en) | 2018-08-07 | 2020-02-13 | Battery Savers Inc. | Method and system to boost battery voltage |
| US11061646B2 (en) | 2018-09-28 | 2021-07-13 | Intel Corporation | Compute in memory circuits with multi-Vdd arrays and/or analog multipliers |
| CN109473136B (zh) * | 2018-12-24 | 2023-08-29 | 北京时代全芯存储技术股份有限公司 | 记忆体驱动装置 |
| EP3891574B1 (en) * | 2019-04-10 | 2023-08-16 | Yangtze Memory Technologies Co., Ltd. | Reconfigurable voltage regulator |
| CN112908387B (zh) * | 2021-03-04 | 2021-12-17 | 长江存储科技有限责任公司 | 三维非易失性存储器及其控制方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9007791D0 (en) | 1990-04-06 | 1990-06-06 | Foss Richard C | High voltage boosted wordline supply charge pump and regulator for dram |
| JP2838344B2 (ja) * | 1992-10-28 | 1998-12-16 | 三菱電機株式会社 | 半導体装置 |
| JP3129131B2 (ja) * | 1995-02-01 | 2001-01-29 | 日本電気株式会社 | 昇圧回路 |
| DE69513658T2 (de) | 1995-09-29 | 2000-05-31 | St Microelectronics Srl | Spannungsregler für nichtflüchtige, elektrisch programmierbare Halbleiterspeicheranordnungen |
| US5726944A (en) | 1996-02-05 | 1998-03-10 | Motorola, Inc. | Voltage regulator for regulating an output voltage from a charge pump and method therefor |
| US5818288A (en) | 1996-06-27 | 1998-10-06 | Advanced Micro Devices, Inc. | Charge pump circuit having non-uniform stage capacitance for providing increased rise time and reduced area |
| KR980005006A (ko) * | 1996-06-29 | 1998-03-30 | 김주용 | Vcc 검출수단을 이용한 비트라인 전압 보상회로 |
| JP3293577B2 (ja) * | 1998-12-15 | 2002-06-17 | 日本電気株式会社 | チャージポンプ回路、昇圧回路及び半導体記憶装置 |
| KR100555460B1 (ko) * | 1998-12-18 | 2006-04-21 | 삼성전자주식회사 | 승압회로 및 그 구동방법 |
| IT1306964B1 (it) | 1999-01-19 | 2001-10-11 | St Microelectronics Srl | Circuito a boosting capacitivo per la regolazione della tensione dilettura di riga in memorie non-volatili |
| KR200252133Y1 (ko) * | 1999-03-15 | 2001-11-16 | 박종섭 | 초기 전압 보상형 Ｖｐｐ발생회로 |
-
2001
- 2001-07-25 US US09/915,018 patent/US6535424B2/en not_active Expired - Lifetime
-
2002
- 2002-03-14 KR KR1020047001100A patent/KR100865587B1/ko not_active IP Right Cessation
- 2002-03-14 JP JP2003517883A patent/JP2005526338A/ja active Pending
- 2002-03-14 WO PCT/US2002/007642 patent/WO2003012793A1/en active IP Right Grant
- 2002-03-14 CN CNB028144171A patent/CN100557701C/zh not_active Expired - Lifetime
- 2002-03-14 EP EP02721396A patent/EP1410396B1/en not_active Expired - Lifetime
- 2002-03-14 DE DE60202077T patent/DE60202077T2/de not_active Expired - Lifetime
- 2002-06-12 TW TW091112756A patent/TW563136B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP1410396A1 (en) | 2004-04-21 |
| WO2003012793A1 (en) | 2003-02-13 |
| DE60202077D1 (de) | 2004-12-30 |
| DE60202077T2 (de) | 2005-11-03 |
| US20030021152A1 (en) | 2003-01-30 |
| KR100865587B1 (ko) | 2008-10-28 |
| JP2005526338A (ja) | 2005-09-02 |
| CN1541393A (zh) | 2004-10-27 |
| US6535424B2 (en) | 2003-03-18 |
| EP1410396B1 (en) | 2004-11-24 |
| KR20040043165A (ko) | 2004-05-22 |
| TW563136B (en) | 2003-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100557701C (zh) | 用于对读出操作产生字符线电压的系统及方法 | |
| CN101263560B (zh) | 非易失性存储器读取操作中的补偿电流 | |
| US6519180B2 (en) | Array architecture and operating methods for digital multilevel nonvolatile memory integrated circuit system | |
| US7649780B2 (en) | Semiconductor memory device | |
| EP1438567A1 (en) | Methods and systems for microfluidic processing | |
| US7974134B2 (en) | Voltage generator to compensate sense amplifier trip point over temperature in non-volatile memory | |
| US7158431B2 (en) | Single transistor sensing and double transistor sensing for flash memory | |
| US7359246B2 (en) | Memory device with a ramp-like voltage biasing structure based on a current generator | |
| US8320176B2 (en) | EEPROM charge retention circuit for time measurement | |
| US7352618B2 (en) | Multi-level cell memory device and associated read method | |
| CN101405814A (zh) | 使用不同电压的用于非易失性存储装置的检验操作 | |
| US8254178B2 (en) | Self-timed integrating differential current | |
| USRE45567E1 (en) | Bit line stability detection | |
| CN100552804C (zh) | 用于产生调整增压电压的系统及产生增压电压的方法 | |
| CN107039081A (zh) | 快速设置低压降调节器 | |
| KR100893474B1 (ko) | 반도체 기억 장치 | |
| US7782678B2 (en) | Self-timed integrating differential current sense amplifier | |
| US6643179B2 (en) | Method and circuit for dynamic reading of a memory cell, in particular a multi-level nonvolatile memory cell | |
| US8259513B2 (en) | Internal voltage generator | |
| US6317361B2 (en) | Semiconductor memory capable of detecting defective data in the memory cells thereof | |
| US4435788A (en) | Nonvolatile semiconductor memory device | |
| GB2321736A (en) | Sense amplifier for a memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20160317 Address after: American California Patentee after: Cypress Semiconductor Corp. Address before: American California Patentee before: Spansion LLC N. D. Ges D. Staates |
|
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20091104 |