CN100517718C - 半导体元件及其制造方法 - Google Patents

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CN100517718C CNB2005100797293A CN200510079729A CN100517718C CN 100517718 C CN100517718 C CN 100517718C CN B2005100797293 A CNB2005100797293 A CN B2005100797293A CN 200510079729 A CN200510079729 A CN 200510079729A CN 100517718 C CN100517718 C CN 100517718C
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Abstract

本发明提供一种半导体元件及其制造方法，其是适用于金属栅极制程的单晶体管存储器技术，其是在制作金属栅极和嵌入在绝缘结构的MIM电容器的上电极采用同一种金属材料。一栅极介电层是和嵌入在绝缘结构的MIM电容器的电容器介电层采用相同的高介电材料。本发明所述半导体元件及其制造方法，可节省成本，且具有可图形化、低阻值、良好热可靠度、良好电流动及较少电压消耗的优点。

Description

半导体元件及其制造方法
技术领域
本发明是有关于一种半导体元件及其制造方法，特别是有关具有金属-绝缘层-金属电容器的金属栅极及其制造方法。
背景技术
一般来说，存储单元包括一金属氧化物半导体场效应晶体管(MOS-FET)作为一开关元件，其和一电容器连接以作为数字数据存取元件，此元件一般称为1T-RAM元件。一称为金属-绝缘层-金属(MIM)电容器的结构具有较佳的介面与较佳的特性，因此MIM电容器成为许多存储器技术研究的主题。Leung在0-7803-65984/00，IEEE第32至36页所发表的“The ideal SoCMemory：1T-RAM”，是在此供作参考。另外，Tsu所发明的美国专利第6096597号，Ma所发明的美国专利第6329324号，Tu所发明的美国专利第6271084号，亦在此作为参考。
MOS晶体管的栅极是为存储器元件的一部分。当半导体元件尺寸持续的缩小，需要尽可能的减少栅极线的电阻，而现有的栅极材料已经不能达到元件的需求。特别是，由于栅电极需作为源/漏极的对位，其所组成的材料具有相当的限制，例如多晶硅，其可以承受源/漏极退火的高温且避免掺杂物和其下硅基板的沟道区域反应。然而，多晶硅栅极具有多晶硅消耗、电压流失和高阻值的缺点。现所采用的金属或耐火合金供作栅电极的材料。金属材料由于具有低阻值且较可符合MOS技术的需求，具有较多晶硅为佳的特性。美国专利第6001716号“金属栅极的制造方法”，在此是供作参考，其揭示一包括多个氮化钛层的金属栅极。
发明内容
因此，本发明的实施例提供1T-RAM的元件和制造方法，可使金属栅极和MIM电容器的上电极以金属材料形成，以改进电特性和简化制程。在本发明的特定实施例的优点为，金属栅极和镶嵌在绝缘结构中的MIM电容器的上电极采用相同的金属材料。此外，栅极介电层和镶嵌在绝缘结构中的MIM电容器的电容介电采用相同的介电材料。
本发明提供一种半导体元件，所述半导体元件包括：一基板，具有一第一区域和一第二区域；至少一绝缘结构，形成在该基板的第一区域中；至少一电容器，嵌入在该绝缘结构中，其中该电容器包括一下电极层、一电容器介电层形成在该下电极层上、及一上电极层形成在该电容器介电层上；及至少一第一晶体管，形成在该基板的第二区域，其中该第一晶体管包括一第一栅极介电层和一第一栅极层形成在该第一栅极介电层上；其中该上电极层和该第一栅极层是由相同的金属材料形成，且该电容器介电层和该第一栅极介电层是由相同材料组成。
本发明所述的半导体元件，该半导体元件包括：该至少一绝缘结构包括一第一绝缘结构和一第二绝缘结构，形成在该基板的第一区域中；该至少一电容器包括一第一电容器和一第二电容器，分别嵌入该第一绝缘结构和该第二绝缘结构中；其中，该第一电容器包括一第一下电极层和一第一上电极层；其中，该第二电容器包括一第二下电极层和一第二上电极层；其中该第一上电极层是经由一穿过该第一下电极层的上部和该第二下电极层的上部的接触垫电性连接该第二上电极层；及其中该连接垫是和该第一上电极层和该第二上电极层由相同材料所组成。
本发明所述的半导体元件，该上电极层是和该第一栅极层共面。
本发明所述的半导体元件，该基板包括一存储单元区域和一外围电路区域位于该基板中的该存储单元区域外的外围位置，且该第一区域和该第二区域是定义在该存储单元区域中，且该半导体元件更包括多个第二晶体管形成在该外围电路区域和该存储单元区域中，其中该第二晶体管包括一第二栅极介电层和一第二栅极层形成在该第二栅极介电层上。
本发明所述的半导体元件，该第二栅极层和该上电极层是由相同金属材料形成，且该第二栅极介电层和该电容器介电层是由相同介电材料形成。
本发明所述的半导体元件，该基板包括至少一绝缘结构于该存储单元阵列区域中；该基板包括至少一绝缘结构于该外围阵列区域中；且形成在该存储单元阵列区域中的绝缘结构的深度和形成在该外围阵列区域中的绝缘结构的深度相同，或形成在该存储单元阵列区域中的绝缘结构的深度大于形成在该外围电路区域中的绝缘结构的深度。
本发明所述的半导体元件，该上电极层是和该第一栅极层同时形成。
本发明所述的半导体元件，更包括：一第一沟槽绝缘结构和一第二沟槽绝缘结构，形成在该基板的第一区域中；一第一电容器和一第二电容器，分别嵌入该第一沟槽绝缘结构和该第二沟槽绝缘结构中；其中，该第一电容器包括一第一下电极层和一第一上电极层；其中，该第二电容器包括一第二下电极层和一第二上电极层；其中该第一上电极层是经由一穿过该第一下电极层的上部和该第二下电极层的上部的接触垫电性连接该第二上电极层：其中该连接垫是和该第一上电极层和该第二上电极层由相同材料所组成。
本发明另又提供一种半导体元件的制造方法，所述半导体元件的制造方法包括：提供一基板，具有一第一区域和一第二区域；形成一第一介电层于该基板上；形成一第一沟槽和一第二沟槽，穿过该第一介电层及该第一区域上该基板的一部分；形成一第一金属层，分别沿着该第一构槽和该第二构槽的侧壁和底部；形成至少一开口，穿过该第一介电层，以暴露该第二区域的该基板；形成一第二介电层，于该第一金属层、该开口的底部和侧壁上；及形成一第二金属层，于该第二介电层上，以填入该第一沟槽、该第二沟槽及该开口。
本发明所述的半导体元件的制造方法，更包括：形成至少一连接沟槽，于该第一金属层和该第一介电层中，以穿过该第一沟槽的上部及该第二沟槽的上部；其中，填入该第二金属层的步骤是于该连接沟槽中填入该第二金属层。
本发明所述的半导体元件的制造方法，更包括：形成一第一沟槽绝缘结构和一第二沟槽绝缘结构，于该第一区域的基板中；其中，该第一沟槽穿过该第一介电层和该第一沟槽绝缘结构的一部分；及其中，该第二沟槽穿过该第一介电层和该第二沟槽绝缘结构的一部分。
本发明所述的半导体元件的制造方法，更包括：平坦化该第二金属层，直到在该第一沟槽和该第二沟槽中剩余的第二金属层和开口中剩余的第二金属层共面。
本发明又提供一种半导体元件的制造方法，所述半导体元件的制造方法包括：提供一基板，包括一第一沟槽绝缘结构和一第二沟槽绝缘结构；形成至少一晶体管，于该第一沟槽绝缘结构和该第二沟槽绝缘结构外的基板上，其中该晶体管包括一仿制栅极介电层和一形成在该仿制栅极介电层上的仿制栅极层；形成一第一介电层，于该基板上以覆盖该第一沟槽绝缘结构和该第二沟槽绝缘结构，且包围该晶体管；形成一第一沟槽和一第二沟槽，穿过该第一介电层，至该第一沟槽绝缘结构和该第二沟槽绝缘结构的一部分；形成一第一金属层，分别于该第一沟槽和该第二沟槽的侧壁和底部上；移除该仿制栅极层和该仿制栅极介电层，以于该第一介电层中形成一开口；形成一第二介电层，于该基板上以覆盖该第一金属层及该开口的侧壁和底部；形成一第二金属层，于该第二介电层上以填入该第一沟槽、该第二沟槽及该开口；及移除部分的该第二金属层和第二介电层直到剩余在该第一沟槽和该第二沟槽中的第二金属层和开口中剩余的第二金属层共面；其中，开口中剩余的第二金属层是作为自对准栅极。
本发明所述的半导体元件的制造方法，更包括：形成至少一连接沟槽，于该第一金属层和该第一介电层中，以穿过该第一沟槽的上部及该第二沟槽的上部；其中，填入该第二金属层的步骤是将该连接沟槽填入该第二金属层；其中形成该晶体管包括：形成一间隙壁，沿着该仿制栅极层的侧壁；形成一源/漏极区域，侧向邻接该仿制栅极层的该基板；及其中形成该第一沟槽和该第二沟槽的步骤暴露该源/漏极区域和邻接该第一沟槽和该第二沟槽基板的部分。
本发明所述半导体元件及其制造方法，可节省成本，且具有可图形化、低阻值、良好热可靠度、良好电流动及较少电压消耗的优点。
附图说明
图1至图6、图8和图11至图14是为本发明实施例的金属栅极和嵌入式MIM电容器的剖面图；
图7、图9至图10和图15是为本发明实施例的金属栅极和嵌入式MIM电容器的三维图；
图16是为一适用于金属栅极制程的双STI设计的1T-RAM的剖面图。
具体实施方式
本发明提供适用于金属栅极制程的1T-RAM技术，其可克服上述现有技术使用多晶硅栅极的问题。特别是，本发明的金属栅极制程相容于嵌入式MIM电容器。在本发明的一实施例，金属栅极是和嵌入式MIM电容器的顶部栅极在相同的沉积和图形化过程中是为相同的材料。金属栅极和嵌入式MIM电容器的整合制程可广泛的应用在许多制造和工业上，特别是半导体元件的高频RF电路、静态存储器SRAM和随机动态存储器DRAM。
以下将以图1至图6、图8和图11至图14的剖面图及图7、图9至图10和图15的三维图揭示本发明实施例的1T-RAM技术结合金属栅极制程。
请参照图1。一基板10具有一存储单元阵列区域12和周边电路区域14，其分别以浅沟槽结构(STI)16、18隔绝。在以下所揭示中，基板10可为任何支撑结构，例如半导体基板、半导体晶圆或是任何包括半导体层的结构。存储单元阵列区域12是供作1T-RAM单元应用，而外围区域14是为用做I/O电路的逻辑区域。在一实施例中，存储单元阵列区域12上的STI结构16的深度d1是相当于外围区域STI结构18的深度d2。d1可介于约2500～4500埃，而d2可介于约2500～4500埃。STI结构16、18可由下列方法形成：首先，在基板中蚀刻以形成沟槽。其后，沉积隔绝材料(例如氧化物、氮化物或其组合)于沟槽中。后续，磨除多余的隔绝材料及平坦化沟槽以供之后制程进行。
如下所述，仿制晶体管是形成在存储单元阵列区域12和周边电路区域14上。在一实施例中，仿制栅极22、24是形成在相对应的仿制栅极介电层20上，且进行整合制程以形成间隙壁26、轻掺杂区LDD 28、源/漏极区30和金属硅化物层34。用以形成仿制栅极22、24的材料包括例如多晶硅、金属、金属合金和其它导电材料。此外，罩幕材料一般是用作离子布植对准，其包括SiN、SiON或SiC，此种材料亦可用作形成仿制栅极层22、24。仿制栅极介电层20可包括氧化硅、氮化硅、氮氧化硅、碳化硅或其它适合介电材料。间隙壁26可包括例如：氧化硅、氮化硅、氮氧化硅或上述的组合。金属硅化物层34可包括WSi、CoSi、NiSi或TiSi。图1所示的晶体管可采用现有的方法制造，在此不详细描述。
如图2所示，在基板10上沉积一第一介电层36以填入相邻仿制晶体管间的区域，其可使用低压化学气相沉积法(LPCVD)、常压化学气相沉积法(APCVD)、等离子化学气相沉积法(PECVD)、旋转涂布或是更先进的沉积技术。第一介电层36可包括氧化硅、氮化硅、氮氧化硅、低介电材料或上述的组合。之后，进行一非等向性蚀刻制程，例如：回蚀刻制程或是化学机械研磨制程(CMP)，以移除第一介电层36多余的部分，直到第一介电层36和仿制栅极层22、24的表面约略切齐。
如图3和图4所示，通过微影、罩幕和干蚀刻技术，可蚀刻形成电容器沟槽于存储单元阵列区域12的STI结构16中。第一光致抗蚀剂层38是位于第一介电层36上，以完全覆盖外围电路区域14，但仅覆盖部分存储单元阵列区域12。更详细的，第一光致抗蚀剂层38具有第一开口39，以定义相对应的存储单元阵列区域12上的电容器沟槽图案。之后，进行干蚀刻制程，例如：反应离子蚀刻(RIE)，以形成电容器沟槽40，如图4所示。移除位于第一开口39下的部分的第一介电层36和STI结构16直到STI结构的底部厚度T约为500～3000埃。后续移除第一介电层36上的第一光致抗蚀剂层38。因此，电容器沟槽40暴露STI结构16和邻近源/漏极区域30基板10的一部分。电容器沟槽40开口的直径是依产品需求和设计而决定。
经由金属沉积和回蚀刻技术，一下电极42a是形成在电容器沟槽40的底部和侧壁上，如图5和图6所示。请参照图5，通过顺应性沉积，第一金属层42是顺应性的形成在基板10上。第一金属层42可包括单一金属层、双层金属堆叠层或是多层金属堆叠层，并且其可由下列材料组成：W WN、Ti、TiW、TiN、Ta、TaN、Al、Cu、Mo或其组合。上述的沉积方法可包括化学气相沉积法CVD、物理气相沉积法PVD、原子层沉积法ALD或其组合。第一金属层42的沉积条件可在电容器沟槽40侧壁上连续的沉积，而其不影响沉积中或其后的电子特性。第一金属层42的厚度可介于50～500埃。请参照图6，采用CMP或是回蚀刻技术，以移除电容器沟槽40外的第一金属层42，因此仅保留电容器沟槽40侧壁和底部的第一金属层42，以作为一下电极42a。图7是为一三维图，其揭示形成在相对应的电容器沟槽40的下电极42a阵列。图6是沿图7的6-6剖面线的剖面图。
将下电极42a予以图形化之后，进行一微沟槽制程以使相邻电容器连接，如图8至图11所示。图8是沿图9的8-8剖面线的剖面图。图11是沿图10的11-11剖面线的剖面图。
请参照图8和图9，一第二光致抗蚀剂层44是形成在基板10上，其提供一第二开口45以在存储单元阵列区域12上定义至少一微沟槽图案。在一实施例中，每一下电极42a包括两非连续部分42b和42c，且第二开口45暴露两非连续部分42b和42c和其间的第一介电层36，如此在相邻电容器间形成第一连接路径。第二开口45的剖面和大小是依照MIM电容器的电连接路径。第二开口45可以为长条型、弧状、锯齿状或是其它平行、垂直、非相交或交错的开口。在如图9所示的实施例中，第二开口45包括长条型开口且每一长条型开口穿过多个电容器沟槽40，且长条型开口是沿仿制栅极层22的方向延伸。之后，如图10所示，进行干蚀刻制程(例如反应离子蚀刻法或是其它蚀刻制程)，以使微构槽图案43形成在非连续部分(42b和42c)和其间的第一介电层36，至一预定深度d4和预定宽度w。之后，移除基板10上的第二光致抗蚀剂层44。深度d4可介于0.05埃～0.3埃，且宽度w可介于100埃～1500埃。微沟槽图案43的尺寸和轮廓和数量是依照产品需求和制程限制条件而决定。形成微沟槽图案43的目的是为形成在后续制程中完成一连接构槽以跨越相邻上电极的上部部分。
在形成MIM电容器的电容器介电层和上电极之前，是通过微影、罩幕、干蚀刻或是其它选择性蚀刻制程(其是依照所蚀刻的层22、24和20所决定)，以成功的从存储单元阵列区域12和周边电路区域14移除仿制栅极层22、24和仿制栅极介电层20。因此，如图12所示，形成由间隙壁26和第一介电层36包围的第三开口46以暴露基板10。第三开口46是定义在存储单元阵列区域12和周边电路区域14上的自对准金属栅极。
图13至图15是揭示包括电容介电层和上电极的MIM电容器制程。如图13所示，一第二介电层48是顺应性的沉积在基板10上，其可采用以下的沉积技术，例如：CVD、LPCVD、APCVD、PECVD或ALD。特别是，第二介电层48覆盖下电极42a、微沟槽图案43和第三开口46。用以形成第三介电层48的材料包括高介电材料。高介电一般是指介电常数高于4，较佳者约介于8～50。高介电材料可包括双金属氧化物例如：Ta2O5、HfO2、Al2O3 InO2、La2O3、ZrO2、TaO2；铝酸盐、硅化物、上述双金属氧化物的氮氧化物、钛钙型氧化物或上述的组合。第二介电层48的厚度较佳为10～250埃。较佳者，第二介电层48是为Ta2O5层。
在第二介电层48上形成第二金属层50，以填满第三开口46、电容器沟槽40和微沟槽图案43。第二金属层50可以是单一金属层、双金属结构或多金属结构，其可为W、WNx、Ti、TiWx、TiNx、Ta、TaNx、Mo、Al、Cu或其组合。上述的x可依栅极的功函数调整。此外，第二金属层50可采用CVD、PVD、电化学电镀、蒸镀、溅镀、反应共溅镀或上述的组合的沉积方法形成，但本发明不限于此。在较佳实施例中，第二金属层50是为TiN/W/Cu的多层结构。在另一较佳实施例中，第二金属层50是为TiN/W的双层结构。
如图14所示，进行一回蚀刻或是CMP制程，以移除部分的第二金属层50和第二介电层48，其持续到暴露第一介电层36的顶部，使第一介电层36和第二金属层50的表面切齐。因此，在电容器沟槽40中剩下的第二金属层50的一部分50a是作为上电极50a，且在下电极42a和上电极50a间的第二介电层48的一部分48a是供作电容介电层48a。因此，在相对应的STI结构16中形成MIM电容器52，其称为嵌入在绝缘结构中的MIM电容器。此外，在第三开口46中的第二金属层的部分50I和50II是分别供作自对准金属栅极50I和50II。围绕金属栅极50I和50II的第二介电层48的部分48”是分别供作栅极介电。因此，在存储单元阵列区域12和周边电路区域14，分别完成金属栅极50I和50II和高介电栅极介电48”。此外，在微沟槽图案43中的部分50b是作为连接垫50b，其可连接相邻上电极50a的上部，如图15所示。
图15是为一三维图，其揭示相邻MIM电容器52间上电极50a的连接。为简化，图15未绘示电容介电层48a。图14是为沿图15的14-14剖面线的剖面图。举例来说，沿一条线的MIM电容器的上电极50a可经由连接垫50b连接。连接垫50b可以和上电极和金属栅极50I和50II共面。
因此，上述的形成1T-RAM的方法，可使金属栅极和MIM电容器的上电极具有相同的材料，并且栅极介电层和电容器介电层可同为高介电材料。因此，MIM电容器可完全和金属栅极制程整合以节省成本。此外，本发明的方法形成连接垫在相邻MIM电容器的微沟槽图案中，如此相对应的上电极可以彼此电性连接。更甚者，在存储单元阵列区域和周边电路区域上的金属栅极相较于多晶硅栅极具有可图形化、低阻值、良好热可靠度、良好电流动及较少电压消耗的优点。
本发明的实施例是提供MIM电容器，其具有嵌入在STI结构的较低部分，且较高部分是大致和金属栅极共面。MIM电容器的沟槽设计可应用在高密集的存储单元阵列。可提高电容介电层的介电常数、使电容介电层的面积增加或使电容介电层厚度较薄，以增加电容器的电容。在本发明的一范例中，一增加电容器电容的方法为借着增加电容器沟槽的深度以增加电容介电层的面积。举例来说，STI结构16的深度d1可增加，以使电容沟槽40延伸至更深的部位。
图16是为一剖面图，其揭示一1T-RAM技术适用于金属栅极制程的双STI设计。其和图1至图15相类似的部分是省略之。和周边电路区域的STI结构18比较，在存储单元阵列区域12的STI结构16”具有较深的深度。举例来说，STI结构16”具有一深度D，而其较STI结构18的深度d2为深。深度D可介于5000～9000埃，且STI结构16”的底部厚度T介于500～3000埃。因此，电容介电层48a具有较大的面积，以增加MIM电容器52的电容。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
10：基板    12：存储单元阵列区域
14：周边电路区域
16、18：浅沟槽结构
20：仿制栅极介电层
22、24：仿制栅极
26：间隙壁
28：轻掺杂区
30：源/漏极区
34：金属硅化物层
36：第一介电层
38：第一光致抗蚀剂层
39：第一开口
40：电容器沟槽
42：第一金属层
42a：下电极
42b、42c：下电极非连续部分
43：微构槽图案
44：第二光致抗蚀剂层
45：第二开口
46：第三开口
48：第二介电层
48”：第二介电层部分
48a：电容介电层
50：第二金属层
50a：上电极
50b：连接垫
50I、50II：自对准金属栅极

Claims (12)

1、一种半导体元件，其特征在于所述半导体元件包括：
一基板，具有一第一区域和一第二区域；
至少一绝缘结构，形成在该基板的第一区域中；
至少一电容器，嵌入在该绝缘结构中，其中该电容器包括一下电极层、一电容器介电层形成在该下电极层上、及一上电极层形成在该电容器介电层上；及
至少一第一晶体管，形成在该基板的第二区域，其中该第一晶体管包括一第一栅极介电层和一第一栅极层形成在该第一栅极介电层上；
其中该上电极层和该第一栅极层是由相同的金属材料形成，且该电容器介电层和该第一栅极介电层是由相同材料组成。
2、根据权利要求1所述的半导体元件，其特征在于：该
该至少一绝缘结构包括一第一绝缘结构和一第二绝缘结构，形成在该基板的第一区域中；
该至少一电容器包括一第一电容器和一第二电容器，分别嵌入该第一绝缘结构和该第二绝缘结构中；
其中，该第一电容器包括一第一下电极层和一第一上电极层；
其中，该第二电容器包括一第二下电极层和一第二上电极层；
其中该第一上电极层是经由一穿过该第一下电极层的上部和该第二下电极层的上部的接触垫电性连接该第二上电极层；及
其中该连接垫是和该第一上电极层和该第二上电极层由相同材料所组成。
3、根据权利要求1所述的半导体元件，其特征在于：该上电极层是和该第一栅极层共面。
4、根据权利要求1所述的半导体元件，其特征在于：该基板包括一存储单元区域和一外围电路区域，且该外围电路区域位于该基板中的该存储单元区域外的外围位置，且该第一区域和该第二区域是定义在该存储单元区域中，且该半导体元件更包括多个第二晶体管形成在该外围电路区域和该存储单元区域中，其中该第二晶体管包括一第二栅极介电层和一第二栅极层形成在该第二栅极介电层上。
5、根据权利要求4所述的半导体元件，其特征在于：该第二栅极层和该上电极层是由相同金属材料形成，且该第二栅极介电层和该电容器介电层是由相同介电材料形成。
6、根据权利要求4所述的半导体元件，其特征在于：
该基板包括至少一绝缘结构于该存储单元阵列区域中；
该基板包括至少一绝缘结构于该外围电路区域中；且
形成在该存储单元阵列区域中的绝缘结构的深度和形成在该外围阵列区域中的绝缘结构的深度相同，或形成在该存储单元阵列区域中的绝缘结构的深度大于形成在该外围阵列区域中的绝缘结构的深度。
7、根据权利要求1所述的半导体元件，其特征在于：
该上电极层是和该第一栅极层同时形成。
8、根据权利要求1或7所述的半导体元件，其特征在于：该半导体元件，更包括：
一第一沟槽绝缘结构和一第二沟槽绝缘结构，形成在该基板的第一区域中；
一第一电容器和一第二电容器，分别嵌入该第一沟槽绝缘结构和该第二沟槽绝缘结构中；
其中，该第一电容器包括一第一下电极层和一第一上电极层；
其中，该第二电容器包括一第二下电极层和一第二上电极层；
其中该第一上电极层是经由一穿过该第一下电极层的上部和该第二下电极层的上部的接触垫电性连接该第二上电极层：
其中该连接垫是和该第一上电极层和该第二上电极层由相同材料所组成。
9、一种半导体元件的制造方法，其特征在于所述半导体元件的制造方法包括：
提供一基板，具有一第一区域和一第二区域；
形成一第一介电层于该基板上；
形成一第一沟槽和一第二沟槽，穿过该第一介电层及该第一区域上该基板的一部分；
形成一第一金属层，分别沿着该第一构槽和该第二构槽的侧壁和底部；
形成至少一开口，穿过该第一介电层，以暴露该第二区域的该基板；
形成一第二介电层，于该第一金属层、该开口的底部和侧壁上；及
形成一第二金属层，于该第二介电层上，以填入该第一沟槽、该第二沟槽及该开口。
10、根据权利要求9所述的半导体元件的制造方法，其特征在于更包括：
形成至少一连接沟槽，于该第一金属层和该第一介电层中，以穿过该第一沟槽的上部及该第二沟槽的上部；
其中，填入该第二金属层的步骤是于该连接沟槽中填入该第二金属层。
11、根据权利要求9所述的半导体元件的制造方法，其特征在于更包括：
形成一第一沟槽绝缘结构和一第二沟槽绝缘结构，于该第一区域的基板中；
其中，该第一沟槽穿过该第一介电层和该第一沟槽绝缘结构的一部分；及
其中，该第二沟槽穿过该第一介电层和该第二沟槽绝缘结构的一部分。
12、根据权利要求9所述的半导体元件的制造方法，其特征在于更包括：
平坦化该第二金属层，直到在该第一沟槽和该第二沟槽中剩余的第二金属层和开口中剩余的第二金属层共面。
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