CN100437527C - 存储器装置 - Google Patents

Abstract

为了设置校验位而补救存储器单元的错误，必须决心增加相当数量的硬件。本发明提供一种存储器装置，该装置的测试电路(12)用硬件对存储器块(10)的存储器单元进行测试。在检测到错误单元时，其地址被记录在第一错误地址寄存器(21)或者第二错误地址寄存器(22)中。处理器如果对错误单元的地址进行存取，则第一地址比较器(31)或者第二地址比较器(32)检测该情况，将数据写入作为代替单元的第一校正寄存器(51)或者第二校正寄存器(52)，或者从其中读出数据。由此，错误单元被代替单元代替。

Description

存储器装置

技术领域

本发明涉及存储器装置及其关联技术，特别是涉及内置了测试功能的存储器装置及其控制方法、以及安装了该存储器装置的显示装置。

背景技术

近年，在系统的构筑中大容量的存储器不可缺少。用户为了追求以更高的性能或者更紧凑的方式实现更多样的功能的系统，对应存储器的大容量的要求提高。但是，随着存储器的大容量化，当然存储器单元的不良或者故障的问题变得显著。不良或者故障的存储器单元(以下简称为“错误单元”)的存在成为系统的异常动作及其他不良的原因。

以往，为了进行错误单元的检测，已知有奇偶校验。在奇偶校验中，对于规定的位长，通过怎样具有作为冗长位的奇偶位，存在仅可能进行错误单元的检测的情况，以及不仅进行检测，而且可以直至进行订正的情况。例如在专利文献1中，公开了利用奇偶校验，在被冗长化的存储器中，在陷入不能订正的事态之前进行错误订正的技术。

专利文献1：特开平10-49448号公报

发明内容

按照奇偶校验，虽然可以进行错误单元的检测和订正，但是，因此需要的冗长度一定不低，成为妨碍存储器的大容量化的主要原因。而且，由于校验位计算中所需要的时间，有时存储器的存取时间被制约。本发明是鉴于这样的课题而完成的，目的是提供面向大容量化的存储器装置及其相关技术。

本发明的存储器装置该内置：配置了存储器单元的存储器块；对所示存储器单元执行自检的测试电路；代替前述自检的结果为错误的存储器单元的代替单元；以及将对前述错误的存储器单元的存取切换为对前述代替单元的存取的旁路电路，并且，在所述存储器块的每一个区域中设置所述代替单元，根据所述存储器块的各区域的大小来决定每个该区域的所述代替单元的数量。该存储器装置也可以是被一芯片化的LSI。这时，该LSI可以是存储器专用，也可以具有存储器和利用它的任意的系统电路以及控制电路。

前述代替单元可以通过被设置在前述存储器块外面的寄存器电路构成。对于存储器块，可以设置例如数个左右的代替单元，所以与对每规定位长需要冗长位的奇偶方式相比可以降低冗长度。

在本发明的存储器装置的一个方式中，前述旁路电路包括：错误地址存储电路，存储前述错误的存储器单元的地址；比较电路，对当前被存取的地址和被存储于前述错误地址存储电路中的地址进行比较；以及切换电路，在通过比较电路而被比较的两个地址一致时，将存取目的地变更到前述代替单元。

本发明的其他方式是显示装置，该显示装置包括显示存储器，以及从该显示存储器读出并显示数据的控制电路，前述显示存储器装置内置：配置了存储器单元的存储器块；对所示存储器单元执行自检的测试电路；代替前述自检的结果为错误的存储器单元的代替单元；以及将对前述错误的存储器单元的存取切换为对前述代替单元的存取的旁路电路。显示存储器即使存在一位的错误单元也可以马上通知用户，所以在本方式的显示存储器中可以有效地置换错误单元。

本发明的再一个方式是一种存储器控制方法，该方法包括以下步骤：在使用存储器装置之前，按照规定的测试开始条件对前述存储器装置内的存储器单元实施自检的步骤；在前述自检中检测到错误时，将代替单元有效化而替代该检测到错误的存储器单元的步骤；以及在产生对于前述被检测到错误的存储器单元的存取时，将存取目的地切换到前述代替单元的步骤。

而且，以上的结构要素的任意组合，以及将本发明的结构要素和表现在方法、装置、电路等之间相互置换也作为本发明的方式而有效。

本发明的存储器装置对应大容量化。而且可以通过代替单元将错误单元作为正常单元利用。在本发明的其他方式中，可以享受该存储器装置的优点。

附图说明

图1是表示实施方式的存储器装置的结构的图。

图2是表示第一代替单元路径、第二代替单元路径、以及存储器块的内部结构的对应关系的图。

图3是表示测试电路的内部结构的图。

图4是表示第一地址比较器的内部结构的图。

图5是表示寄存器选择器的内部结构的图。

图6是表示实施方式的BIST的处理步骤的流程图。

图7是表示在实施方式中BIST后的通常动作的步骤的流程图。

标号说明

10存储器块  12测试电路  21第一错误地址寄存器  22第二错误地址寄存器  31第一地址比较器  32第二地址比较器  51第一校正寄存器  52第二校正寄存器

具体实施方式

图1表示实施方式的存储器装置100的结构。以下将对于存储器装置100进行数据的读写的主体称为“处理器”。这里，仅存储器装置100，或者存储器装置100和处理器被安装作为一个集成电路装置，即LSI。图中，“WD”是写数据，“WE”是表示高电平写、低电平读的命令信号，“A”是地址，“RD”是读数据的总称，根据需要用这些记号标记。

存储器块10是包含多个存储器单元的SRAM及其他的任意的RAM。测试电路12是所谓BIST(Built In Self Test)的电路，写选择器14对用于通过测试电路12将测试数据写入存储器块10的路径和通常的写存取路径进行切换。通常的写存取是处理器利用写总线24来实施。写总线24传送WD、A、WE。写存储器总线30连接写选择器14和存储器块10，传送WD、A、WE。测试用的WD、A、WE被从测试电路12写入写选择器14，表示在测试中的测试信号36也被输入。在测试信号36有效时，从测试电路12输出的WD、A、WE经由写选择器14而被输入到存储器块10。另一方面，在测试信号36无效时，来自处理器的写数据经由写选择器14被输入到存储器块10。

读选择器16选择来自存储器块10的读数据和后述的代替数据的一个，经由读总线26返回到处理器。

第一错误地址寄存器21、第二错误地址寄存器22存储测试电路12的BIST结果、被检测到错误的存储器地址(以下简称为“错误地址”)。测试电路12在错误发生时声明(assert)错误检测信号38，该信号成为写入触发。设置第一错误地址寄存器21和第二错误地址寄存器22两个系统，如后所述，是因为第一错误地址寄存器21负责第一区域，第二错误地址寄存器22负责第二区域的缘故。因此，如果使第一区域在测试中产生错误，更严格地说，测试电路12声明对于第一错误地址寄存器21的错误检测信号38，对于第二错误地址寄存器22的错误检测信号38设为无效(negate)。以下，因为两系列的结构相同，所以仅说明第一系列。

被存储在第一错误地址寄存器21中的错误地址被输出到第一地址比较器31。第一地址比较器31在发生从处理器到存储器块10的存取时，监视其地址，在与错误地址一致时，声明用于表示“产生对存在错误的存储器单元(以下简称为错误单元)的存取”的第一错误单元存取信号61。使能寄存器18禁止或者许可第一地址比较器31的动作自身。在动作被禁止时，第一错误单元存取信号61不被声明。

第一写逻辑电路41是逻辑电路，输入WE、WD、第一错误单元存取信号61。对于WD，第一写逻辑电路41根据定时上的需要，内置未图示的闩锁电路或者缓存器电路，当然，也可以是转接(through)电路。这里，为了简单地说明而设为转接电路。如果WE有效，即为写周期，并且第一错误单元存取信号61被声明，则第一写逻辑电路41将这时的WD写入第一校正寄存器51。由此，替代对错误单元的写数据写入，实现对作为代替单元而起作用的第一校正寄存器51的数据写入。以下，也将被记录在代替单元内的数据称为“代替数据”。

另一方面，在对于错误地址的存取进行读取时，不发生对第一校正寄存器51的写入。但是，存储于第一校正寄存器51的代替数据经由寄存器选择器20和读选择器16被返回到处理器。因此，来自存储器块10的读数据被忽视，错误地址通过代替单元被完全置换。寄存器选择器20参照第一错误单元存取信号61和第二错误单元存取信号62，决定选择哪一个校正寄存器的数据。或门34在第一错误单元存取信号61或者第二错误单元存取信号62被声明时输出高电平，由此，读选择器16选择寄存器选择器20的输出，从而输出到读总线26。

图2是表示通过第一错误地址寄存器21、第一地址比较器31、第一写逻辑电路41、第一校正寄存器51形成的第一代替单元路径，通过第二错误地址寄存器22、第二地址比较器32、第二写逻辑电路42、第二校正寄存器52形成的第二代替单元路径，以及存储器块10的内部构造的对应关系。这些代替单元电路因为为了进行错误修复而将对存储器块10的存取旁路，所以也可以认为是“旁路电路”。

如该图所示，第一、第二代替单元路径分别对应作为第一、第二区域的第一RAM10a、第二RAM10b。有时存储器块10在内部具有多个个别的RAM，这时，可以对每个RAM准备代替单元。在对每个个别的RAM准备代替单元时，例如具有可以对每个个别的RAM在其附近位置设置代替单元或者相关电路等的好处。对于个别的每个RAM大小不同时，可以根据大小决定代替单元的数量。例如，可以对8K字节的RAM设置2个，对16K字节的RAM设置4个代替单元等，按照大概比例来设置代替单元。这是因为考虑到错误单元的数量与RAM的大小成比例。图2中存在大于或等于3个的RAM，在图1中描述了2个。

图3表示测试电路12的内部结构。状态管理部102控制测试电路12整体的动作，同时在测试中声明测试信号36。状态通过复位输入RST被初始化，通过时钟输入CLK进行。地址生成部104、数据生成部106、命令生成部108分别在状态管理部102的控制下，对每个状态产生需要的地址、测试数据、写和读命令。

地址生成部104为了进行地址匹配测试，内置可增加或者减少的计数器(未图示)。比较器110比较测试数据的读取值和期望值，如果两者不一致，则作为检测到错误地址而声明错误检测信号38。错误计数器112计数错误检测的次数，在计数值超过准备的代替单元的数量时，将该情况通知状态管理部102。状态管理部102接受通知并强制结束测试。错误计数器112被构成为可以从处理器读出计数值的系统寄存器，处理器可以知道测试的结果、测试的数量和有无错误导致的强制结束。测试电路12的测试例如可以按照以下的状态进行。

1、地址00→向最终地址写入全0。

2、地址00→向最终地址一边读取(全0)一边写入全1。

3、比较检查被写入的数据是否为全0。

4、最终地址→向地址00一边读取(全1)，一边写入全0。

5、比较检查被写入的数据是否为全1。

6、地址00→向最终地址写入全1。

7、地址00→向最终地址一边读取(全1)一边写入全0。

8、比较检查被写入的数据是否为全1。

9、最终地址→向地址00一边读取(全0)，一边写入全1。

10、比较检查被写入的数据是否为全0。

11、对所有RAM的BIST结束。

12、如果错误的数量超过代替单元的数量就强制结束。

图4表示第一地址比较器31的内部结构。这里，将RAM的大小设为1～8K字节，与此对应，被输入的地址为10～13位的任意一个。比较器120对处理器输出的地址A和存储于第一错误地址寄存器21中的错误地址进行比较。但是，在第一错误地址寄存器21中没有被写入有效的错误地址时，为了避免两个地址的偶然一致，将第一错误地址寄存器21的最上位MSB作为“错误是否存在标记”使用。第一错误地址寄存器21构成为在复位以后MSB为0，在测试电路12检测到错误时，在MSB中写入1，同时写入错误地址。由此，只有在存储于第一错误地址寄存器21中的错误地址有效时，MSB为1。

而且，因为需要通过使能寄存器18许可BIST动作，所以，将使能寄存器18的输出和MSB输入到与门122中，通过其输出使比较器120启动。只有在比较器120启动，被输入的两个地址一致时，第一错误单元存取信号61才被声明。

图5表示寄存器选择器20的内部结构。寄存器选择器20具有第一选择器130、第二选择器132，分别通过第一与门136、第二与门138被控制。第一与门136、第二与门138分别输入WE和第一错误单元存取信号61、WE和第二错误单元存取信号62。

第一与门136在WE为低电平、第一错误单元存取信号61为高电平，即进行对第一校正寄存器51负责的错误地址的读取时，输出为高电平，第二选择器132的被标记为“1”的来自第一校正寄存器51的数据被输出。第二与门138在WE为低电平、第一错误单元存取信号61为高电平，即进行对第二校正寄存器52负责的错误地址的读取时，输出为高电平，第一选择器130的被标记为“1”的来自第二校正寄存器52的数据被输出。这时，由于第一与门136的输出为低电平，所以，在第二选择器132中选择被标记为“0”的来自第一选择器130的路径被选择，结果，来自第二校正寄存器52的数据被从第二选择器132输出。

闩锁电路134保持第二选择器132的输出，该输出被输入到第一选择器130被标记为“0”的一侧。第一与门136的输出和第二与门138的输出都为低电平时，即，代替单元不输出数据也可以时，闩锁电路134记录的数据通过第一选择器130、第二选择器132、闩锁电路134循环，一直被维持。以上，通过寄存器选择器20的结构，从必需的代替单元选择正确的数据，将该数据输出到读选择器16。

对以上的结构的动作进行说明。图6是BIST的处理步骤。首先，向存储器装置100输入电源，通过其他硬件或者软件的方法进行复位(S10)。将其作为契机，测试电路12的状态管理部102开始状态控制，BIST开始(S12)。因为在BIST中测试信号36被声明，所以写选择器14选择测试电路12一侧。在BIST中的写动作中，WD、A、WE被从测试电路12输出到存储器块10。另一方面，在读动作中，来自存储器块10的读数据被输入到测试电路12的比较器110，检查有无错误。

BIST的详细步骤如前所述，其间如果检测到错误(S14“是”)，则首先由错误计数器112累加错误(S16)。其结果，如果错误的数量多于代替单元(S18“是”)，则BIST被强制结束(S24)。如果错误的数量小于或等于代替单元(S18“是”)，则错误地址被记录到第一错误地址寄存器21或者第二错误地址寄存器22中(S20)，这里，如果BIST满足结束条件(S22“是”)，则结束，如果不是这样(S22“否”)，则返回S14继续测试。

接着，说明BIST结束后的通常动作。图7是通常动作的步骤。因为BIST结束，所以测试电路12不动作，写选择器14选择写总线24侧。只要不是来自处理器的存取(S30“否”)，则存储器装置100处于待机状态。

如果从处理器产生存取(S30“是”)，则通过第一地址比较器31和第二地址比较器32判定存取中的地址是否为错误地址(S32)，如果不是错误地址，则返回待机状态(S32“否”)，如果是错误地址，则第一错误单元存取信号61或者第二错误单元存取信号62被声明。由此，读选择器16不选择存储器块10，而是选择寄存器选择器20的输出，从而输出到读总线26，为读动作准备。第一写逻辑电路41监视WE，如果对错误地址的存取是写存取(S34“是”)，则将WD写入作为代替单元的第一校正寄存器51或者第二校正寄存器52(S36)。另一方面，如果不是写存取(S34“否”)，则是读存取，所以从需要第一校正寄存器51或者第二校正寄存器52的一方经由寄存器选择器20、读选择器16向处理器返回数据(S38)。

以上的实施方式中具有以下的优点。

首先，因为通过存储器装置100内部的硬件进行BIST，所以测试时间短。而且，不需要对处理器附加负担，也不需要执行用于测试的程序。

接着，因为对存储器块10准备多个代替单元就足够，所以与设置校验位而实施直到错误修复为止的存储器装置相比，可以极低地抑制硬件的增加量。

而且，在通常的存储器的出厂测试中，如果发现错误单元，则将其强制地置换为其他单元，为了进行该置换，有时永久地截断熔丝和配线，但是用该方法不能对应出厂后的错误。按照本实施方式，因为可以动态地对应出厂后的错误，所以实用性高。相反，即使假设出厂时存在错误单元，在实施方式中当然可以覆盖它们，所以与以往的方法相比没有变差。

此外，因为将代替单元设置在存储器块10的外部，所以存储器块10自身可以原样利用以往的冗长度，在设计上存在优点。

以上，根据实施方式说明了本发明。这些实施方式为示例，本技术领域的技术人员应了解，在这些各结构要素的组合中可以有各种变形例和应用例，而且，这样的变形例等也在本发明的范围内。例示这样的变形例等。

在实施方式中，假设仅存储器装置100，或者存储器装置100和处理器作为一个集成电路装置被安装。但是，当然在其中存在自由度，可以将图1的任意结构安装在LSI中，或者安装在外部。

在实施方式中，将利用存储器块10的主体简单地作为“处理器”。该处理器例如也可以是显示装置的CPU(中央处理器)及其他的控制装置，这时，考虑将存储器装置100作为显示存储器利用的应用。如果在显示存储器中存在错误单元，则例如在LCD上进行显示时产生欠点，所以总是被用户识别为“不良”。如果将实施方式的存储器装置100作为显示存储器，则可以修复错误单元，所以不单可以回避显示存储器的不良，而且可以回避LCD的其他显示装置自身的不良，其效果明显。

在实施方式中，在图2的说明中，将代替单元电路认为是“旁路电路”。但是，旁路电路还有其他的解释，例如仅考虑第一校正寄存器51以及第二校正寄存器52、仅考虑第一校正寄存器51以及第二校正寄存器52和第一地址比较器31以及第二地址比较器32、进而仅考虑它们和第一错误地址寄存器21以及第二错误地址寄存器22等。

本发明在产业上的可利用性在于可以将本发明用于存储器装置。而且，可以利用于使用了该存储器的显示装置。

Claims (4)

1、一种存储器装置，其特征在于，该存储器装置内置：

配置了存储器单元的存储器块；

对所示存储器单元执行自检的测试电路；

代替所述自检的结果为错误的存储器单元的代替单元；以及

将对所述错误的存储器单元的存取切换为对所述代替单元的存取的旁路电路，

并且，在所述存储器块的每一个区域中设置所述代替单元，根据所述存储器块的各区域的大小来决定每个该区域的所述代替单元的数量。

2、如权利要求1所述的存储器装置，其特征在于，

所述代替单元由被设置在所述存储器块外面的寄存器电路构成。

3、如权利要求2所述的存储器装置，其特征在于，

所述旁路电路包括：

错误地址存储电路，存储所述错误的存储器单元的地址；

比较电路，对当前被存取的地址和被存储于所述错误地址存储电路中的地址进行比较；以及

切换电路，在通过比较电路而被比较的两个地址一致时，将存取目的地变更到所述代替单元。

4、如权利要求1所述的存储器装置，其特征在于，

所述测试电路对所述错误检测进行计数，在超过了所述代替单元的数量时，结束所述自检。

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